JPH11218788A - アクティブマトリックス基板の製造方法 - Google Patents
アクティブマトリックス基板の製造方法Info
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- JPH11218788A JPH11218788A JP33103398A JP33103398A JPH11218788A JP H11218788 A JPH11218788 A JP H11218788A JP 33103398 A JP33103398 A JP 33103398A JP 33103398 A JP33103398 A JP 33103398A JP H11218788 A JPH11218788 A JP H11218788A
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Abstract
(57)【要約】
【課題】画素開口率の高いアクティブマトリックス基板
の製造方法を提供する。 【解決手段】定電圧共通線を形成し、その上に絶縁膜を
介して薄膜トランジスタのソース・ドレイン領域と付加
容量の第１電極となる半導体層を形成し、その上にゲー
ト絶縁膜を介してゲート電極を形成する。
の製造方法を提供する。 【解決手段】定電圧共通線を形成し、その上に絶縁膜を
介して薄膜トランジスタのソース・ドレイン領域と付加
容量の第１電極となる半導体層を形成し、その上にゲー
ト絶縁膜を介してゲート電極を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶パネルといっ
たフラットパネルディスプレイに用いるアクティブマト
リックス基板の構造に関する。
たフラットパネルディスプレイに用いるアクティブマト
リックス基板の構造に関する。
【０００２】
【従来の技術】絶縁性基板上にアモルファスシリコン、
多結晶シリコン薄膜等を能動領域として用いた薄膜トラ
ンジスターをマトリックス状に配置し、もう一枚の透明
絶縁基板とで液晶を封じ込めた液晶パネルは、小型液晶
テレビ、壁掛けテレビ、投影型液晶ディスプレイ等応用
が広い。
多結晶シリコン薄膜等を能動領域として用いた薄膜トラ
ンジスターをマトリックス状に配置し、もう一枚の透明
絶縁基板とで液晶を封じ込めた液晶パネルは、小型液晶
テレビ、壁掛けテレビ、投影型液晶ディスプレイ等応用
が広い。
【０００３】第３図は、前記液晶パネルのアクティブマ
トリックス基板の等価回路である。１はｎ本のデータ線
群（Ｓ１………Ｓｎ）、２はｍ本の走査線群（Ｇ１……
…Ｇｍ）、３はｍ×ｎ個の薄膜トランジスター、５は液
晶容量、４は不可容量である。○印は、対向基板の電極
端子であり共通に短絡されている、第４図は、液晶パネ
ルの概略断面図である。
トリックス基板の等価回路である。１はｎ本のデータ線
群（Ｓ１………Ｓｎ）、２はｍ本の走査線群（Ｇ１……
…Ｇｍ）、３はｍ×ｎ個の薄膜トランジスター、５は液
晶容量、４は不可容量である。○印は、対向基板の電極
端子であり共通に短絡されている、第４図は、液晶パネ
ルの概略断面図である。
【０００４】６は、絶縁性基板からなるアクティブマト
リックス基板、７は透明画素電極、８は絶縁性対向基
板、９は透明対向電極、１０は、薄膜トランジスターの
光リーク電流及び、画素電極間のもれ光を遮断する遮光
膜、１１は、液晶、１２はシール剤、１３は下偏光板、
１４は上偏光板である。
リックス基板、７は透明画素電極、８は絶縁性対向基
板、９は透明対向電極、１０は、薄膜トランジスターの
光リーク電流及び、画素電極間のもれ光を遮断する遮光
膜、１１は、液晶、１２はシール剤、１３は下偏光板、
１４は上偏光板である。
【０００５】第５図（ａ）は、第３図の等価回路の中の
一画素の構造を示す平面図、（ｂ）は、（ａ）内のａ−
ａ´断面図である。
一画素の構造を示す平面図、（ｂ）は、（ａ）内のａ−
ａ´断面図である。
【０００６】透明絶縁性基板６上に、アモルファスシリ
コン、多結晶シリコン薄膜１５を堆積し、パターニング
して能動領域とする。次にゲート絶縁膜１６をＣＶＤ法
で堆積するか、シリコン薄膜を酸化して形成したあと、
ゲート電極、ゲート配線（走査線）１７となる多結晶シ
リコン薄膜や、金属薄膜を堆積し、パターニングする。
次に、別の導電薄膜を堆積しパターニングして、定電圧
共通線１８とする。定電圧共通線１８は、ゲート線１７
と同一材料とすることもできるが、画素中興を横切るこ
とが多く、画素電極の開口率を低下させる原因となるた
め、透明導電膜とする場合が多い。
コン、多結晶シリコン薄膜１５を堆積し、パターニング
して能動領域とする。次にゲート絶縁膜１６をＣＶＤ法
で堆積するか、シリコン薄膜を酸化して形成したあと、
ゲート電極、ゲート配線（走査線）１７となる多結晶シ
リコン薄膜や、金属薄膜を堆積し、パターニングする。
次に、別の導電薄膜を堆積しパターニングして、定電圧
共通線１８とする。定電圧共通線１８は、ゲート線１７
と同一材料とすることもできるが、画素中興を横切るこ
とが多く、画素電極の開口率を低下させる原因となるた
め、透明導電膜とする場合が多い。
【０００７】次に、ゲート電極１７をマスクにして、Ｎ
型薄膜トランジスターをつくるならリン原子、ｐ型薄膜
トランジスターをつくるならボロン原子をイオン打込み
して、ソース・ドレイン領域を形成する。適度なアニー
ルの後、、層間絶縁膜１９を堆積し、ソース・ドレイン
領域上にコンタクトホールを開口した後、透明導電膜を
堆積しパターニングして、透明画素電極２０を形成す
る。次に、禁則材料を堆積しパターニングして、ソース
線（データ線）２１とする。第３図中の不可容量４は、
透明画素電極２０と、定電圧共通線１８の間の層間絶縁
膜１９によりつくりこまれている。
型薄膜トランジスターをつくるならリン原子、ｐ型薄膜
トランジスターをつくるならボロン原子をイオン打込み
して、ソース・ドレイン領域を形成する。適度なアニー
ルの後、、層間絶縁膜１９を堆積し、ソース・ドレイン
領域上にコンタクトホールを開口した後、透明導電膜を
堆積しパターニングして、透明画素電極２０を形成す
る。次に、禁則材料を堆積しパターニングして、ソース
線（データ線）２１とする。第３図中の不可容量４は、
透明画素電極２０と、定電圧共通線１８の間の層間絶縁
膜１９によりつくりこまれている。
【０００８】破線２２に囲まれている部分が、対向基板
上の開口部であり、ソース線２１、ゲート線１７上の領
域は遮光膜１０となる。
上の開口部であり、ソース線２１、ゲート線１７上の領
域は遮光膜１０となる。
【０００９】
【発明が解決しようとする課題】前述したように、定電
圧共通線１８は、開口率を高める上で、透明な方が望ま
しく、透明導電膜は低融点材料が多いことから層間絶縁
膜１９としては低温形成できる材料、すなわち、ＣＶＤ
膜や、スパッタ膜の必要ががある。通常、この種の膜は
ゴミ、フレークが発生しやすいため、ピンホールによっ
て画素電極２０と低電圧共通線が短絡することが多く不
良点欠陥が多発する。不可容量は大きい方が好ましく、
この場合、層間絶縁膜の膜圧を減少することは困難なた
め、電極面積を増大させるわけであるが、点欠陥の発生
率は、さらに増加する。
圧共通線１８は、開口率を高める上で、透明な方が望ま
しく、透明導電膜は低融点材料が多いことから層間絶縁
膜１９としては低温形成できる材料、すなわち、ＣＶＤ
膜や、スパッタ膜の必要ががある。通常、この種の膜は
ゴミ、フレークが発生しやすいため、ピンホールによっ
て画素電極２０と低電圧共通線が短絡することが多く不
良点欠陥が多発する。不可容量は大きい方が好ましく、
この場合、層間絶縁膜の膜圧を減少することは困難なた
め、電極面積を増大させるわけであるが、点欠陥の発生
率は、さらに増加する。
【００１０】この点欠陥の発生をおさえるには、容量を
つくる絶縁膜をピンホールの少ない、熱酸化膜にする方
法がある。第６図は不可容量を熱酸化ゲート絶縁膜によ
ってつくる方法を示したもので、（ａ）は平面図、
（ｂ）は（ａ）内のａ−ａ´断面図である。具体的に
は、不可容量は、低電圧共通線１８と、薄膜トランジス
ターのドレイン電極の延長電極との間のゲート絶縁膜容
量と画素電極２０と定電圧共通線１８との間の層間絶縁
膜容量とで構成されるが、絶縁膜厚の関係から、前者の
容量が大部分を占める。したがって、第５図に比べ、付
加容量を同程度つくる場合、電極面積を１桁近く小さく
できるため、面積、膜質からピンホールによる点欠陥
は、著しく減少する。
つくる絶縁膜をピンホールの少ない、熱酸化膜にする方
法がある。第６図は不可容量を熱酸化ゲート絶縁膜によ
ってつくる方法を示したもので、（ａ）は平面図、
（ｂ）は（ａ）内のａ−ａ´断面図である。具体的に
は、不可容量は、低電圧共通線１８と、薄膜トランジス
ターのドレイン電極の延長電極との間のゲート絶縁膜容
量と画素電極２０と定電圧共通線１８との間の層間絶縁
膜容量とで構成されるが、絶縁膜厚の関係から、前者の
容量が大部分を占める。したがって、第５図に比べ、付
加容量を同程度つくる場合、電極面積を１桁近く小さく
できるため、面積、膜質からピンホールによる点欠陥
は、著しく減少する。
【００１１】しかし、定電圧共通線１８の材料を透明材
料としても、ドレイン領域が半透明な半導体薄膜なので
透過率が低下し、開口率の低下の原因となる。
料としても、ドレイン領域が半透明な半導体薄膜なので
透過率が低下し、開口率の低下の原因となる。
【００１２】定電圧共通線１８をゲート線１７に近接さ
せれば、開口率は向上できるが、２つの配線間距離Ｗ
は、長い平行配線では、短絡する可能性が強いため、限
界があり、画素中央部を通ることは避けづらい。
せれば、開口率は向上できるが、２つの配線間距離Ｗ
は、長い平行配線では、短絡する可能性が強いため、限
界があり、画素中央部を通ることは避けづらい。
【００１３】特に、高密度の画素ピッチになると、開口
率にしめる、定電圧共通線の面積の比率が高くなり、開
口率の低下は著しい。具体的に、画素ピッチが縦５０μ
ｍ、横５０μｍぐらいの高密度パネルでは、開口率は十
分な付加容量（液晶容量の３〜５倍程度）をつくる場
合、２０％程度になり、パネル全体は遮光領域が大半を
しめるため暗っぽい表示になる。
率にしめる、定電圧共通線の面積の比率が高くなり、開
口率の低下は著しい。具体的に、画素ピッチが縦５０μ
ｍ、横５０μｍぐらいの高密度パネルでは、開口率は十
分な付加容量（液晶容量の３〜５倍程度）をつくる場
合、２０％程度になり、パネル全体は遮光領域が大半を
しめるため暗っぽい表示になる。
【００１４】本発明の目的は、高密度パネルにおいて
も、十分な付加容量をつくり、かつ開口率の高いパネル
が実現できるアクティブマトリックス基板を提供するこ
とにある。
も、十分な付加容量をつくり、かつ開口率の高いパネル
が実現できるアクティブマトリックス基板を提供するこ
とにある。
【００１５】
【課題を解決するための手段】本発明のアクティブマト
リックス基板は、絶縁性基板上に平行配置データ線群か
らなる第１の配線層と該データ線群とを直交する走査線
群からなる第２の配線層と、該配線群の交点には、デー
タ線にソース電極、走査線にゲート電極、透明画素電極
上にドレイン電極が連結する薄膜トランジスターと、該
ドレイン電極と連結する誘電体膜を隔てて対向する定電
圧共通線群からなる第３の配線層とから構成きれるアク
ティブマトリックス基板において、第１の配線層または
第２の配線層と、第３の配線層が近接または重畳し、前
記配線層間に第１の絶縁膜、薄膜トランジスターの半導
体膜、第２の絶縁膜がはさまれていることを特徴とす
る。
リックス基板は、絶縁性基板上に平行配置データ線群か
らなる第１の配線層と該データ線群とを直交する走査線
群からなる第２の配線層と、該配線群の交点には、デー
タ線にソース電極、走査線にゲート電極、透明画素電極
上にドレイン電極が連結する薄膜トランジスターと、該
ドレイン電極と連結する誘電体膜を隔てて対向する定電
圧共通線群からなる第３の配線層とから構成きれるアク
ティブマトリックス基板において、第１の配線層または
第２の配線層と、第３の配線層が近接または重畳し、前
記配線層間に第１の絶縁膜、薄膜トランジスターの半導
体膜、第２の絶縁膜がはさまれていることを特徴とす
る。
【００１６】
【作用】本発明は、開口率を上げるために、定電圧共通
線を、ソース線やゲート線や薄膜トランジスターを遮光
する遮光領域に配置した。そのために、ソース線や、ゲ
ート線と短絡しないように多層配線とした。具体的に
は、定電圧共通線上には、第１の絶縁膜、薄膜トランジ
スターの半導体膜、第２の絶縁膜が形成され、その上
に、ゲート線あるいは、ソース線が配線されている。
線を、ソース線やゲート線や薄膜トランジスターを遮光
する遮光領域に配置した。そのために、ソース線や、ゲ
ート線と短絡しないように多層配線とした。具体的に
は、定電圧共通線上には、第１の絶縁膜、薄膜トランジ
スターの半導体膜、第２の絶縁膜が形成され、その上
に、ゲート線あるいは、ソース線が配線されている。
【００１７】第１の絶縁膜、第２の絶縁膜は、それぞ
れ、定電圧共通線の熱酸化膜とすれば、ピンホールの少
ない絶縁膜となり、点欠陥の少ない高密度パネルが実現
できる。
れ、定電圧共通線の熱酸化膜とすれば、ピンホールの少
ない絶縁膜となり、点欠陥の少ない高密度パネルが実現
できる。
【００１８】
【００１９】
【実施例】第１図は、本発明の第１の実施例を示すもの
で、定電圧共通線を、ソース線と近接あるいは、重畳さ
せた構造の場合である。（ａ）は、構造の平面図であ
り、（ｂ）、（ｃ）は、（ａ）内のａ−ａ´、ｂ−ｂ´
断面図である。
で、定電圧共通線を、ソース線と近接あるいは、重畳さ
せた構造の場合である。（ａ）は、構造の平面図であ
り、（ｂ）、（ｃ）は、（ａ）内のａ−ａ´、ｂ−ｂ´
断面図である。
【００２０】工程順に説明すれば、絶縁性基板６上に、
導電膜を堆積し、パターニングして定電圧共通線１８と
する。導電膜は、金属でもよいし、高濃度不純物が添加
された多結晶シリコン薄膜でもよい。次に絶縁膜２３を
堆積する。絶縁膜は、ＣＶＤ法、スパッタ法等によるＳ
ｉＯ２膜か、熱酸化法による定電圧共通線の酸化膜でも
よい。次に多結晶シリコン薄膜、アモルファスシリコン
薄膜等の半導体薄膜１５を堆積しパターニングして、能
動領域を形成する。
導電膜を堆積し、パターニングして定電圧共通線１８と
する。導電膜は、金属でもよいし、高濃度不純物が添加
された多結晶シリコン薄膜でもよい。次に絶縁膜２３を
堆積する。絶縁膜は、ＣＶＤ法、スパッタ法等によるＳ
ｉＯ２膜か、熱酸化法による定電圧共通線の酸化膜でも
よい。次に多結晶シリコン薄膜、アモルファスシリコン
薄膜等の半導体薄膜１５を堆積しパターニングして、能
動領域を形成する。
【００２１】付加容量は、絶縁膜２３の膜圧、膜質、容
量を構成する半導体薄膜１５と定電圧共通線１８の電極
面積に依存する。熱酸化法によって構成された絶縁膜
は、ピンホールも少なく、均一なため、膜厚もうすくで
き、電極面積も小さくできる長所をもつ。
量を構成する半導体薄膜１５と定電圧共通線１８の電極
面積に依存する。熱酸化法によって構成された絶縁膜
は、ピンホールも少なく、均一なため、膜厚もうすくで
き、電極面積も小さくできる長所をもつ。
【００２２】次に、半導体薄膜１５を熱酸化するか、同
様なＣＶＤ法によりゲート絶縁膜１６を形成し、つづい
て、高ドーピンク多結晶シリコン薄膜あるい金属薄膜を
堆積し、パターニングして、ゲート電極、ゲート線１７
を形成する。次に、前記ゲート電極をマスクにして、Ｎ
型薄膜トランジスターであれば、リン原子、Ｐ型薄膜ト
ランジスターであれば、ボロン原子をイオン打込みした
後、アニールして、ソースドレイン領域２４、２５を形
成する。
様なＣＶＤ法によりゲート絶縁膜１６を形成し、つづい
て、高ドーピンク多結晶シリコン薄膜あるい金属薄膜を
堆積し、パターニングして、ゲート電極、ゲート線１７
を形成する。次に、前記ゲート電極をマスクにして、Ｎ
型薄膜トランジスターであれば、リン原子、Ｐ型薄膜ト
ランジスターであれば、ボロン原子をイオン打込みした
後、アニールして、ソースドレイン領域２４、２５を形
成する。
【００２３】次に、ＣＶＤ法により層間絶縁膜１９を堆
積し、コンタクトホールを開口する。透明導電膜を堆積
しパターニングして透明画素電極２０、金属膜を堆積し
て、パターニングによりソース線２１を形成する。この
ような工程により、薄膜トランジスターはソース線２１
にソース領域、ゲート線にゲート電極、透明画素電極２
０にドレイン領域が連結され、ドレイン領域と連結する
電極と誘電体膜である絶縁膜２３を隔てて定電圧共通線
１８が対向配置されることになる。
積し、コンタクトホールを開口する。透明導電膜を堆積
しパターニングして透明画素電極２０、金属膜を堆積し
て、パターニングによりソース線２１を形成する。この
ような工程により、薄膜トランジスターはソース線２１
にソース領域、ゲート線にゲート電極、透明画素電極２
０にドレイン領域が連結され、ドレイン領域と連結する
電極と誘電体膜である絶縁膜２３を隔てて定電圧共通線
１８が対向配置されることになる。
【００２４】定電圧共通線は、共通線上に、チャンネル
シリコン薄膜が形成されているときはチャンネル反転が
おこらないように、接地電位にしておくのが望ましい。
また、定電圧共通線上からチャンネル領域をずらしてお
けば、定電圧のレベルは由由に変えることができる。定
電圧共通線は、ソース線から少々ずれてもかまわないが
ずれ量により、遮光領域が増加し、破線２２が画素電極
の内側にくりため開口率は、少々低下する。
シリコン薄膜が形成されているときはチャンネル反転が
おこらないように、接地電位にしておくのが望ましい。
また、定電圧共通線上からチャンネル領域をずらしてお
けば、定電圧のレベルは由由に変えることができる。定
電圧共通線は、ソース線から少々ずれてもかまわないが
ずれ量により、遮光領域が増加し、破線２２が画素電極
の内側にくりため開口率は、少々低下する。
【００２５】第２図は、本発明の第２の実施例を示すも
ので定電圧共通線を、ゲート線と近接あるいは、重畳さ
せた構造の場合である。（ａ）は、構造の平面図であ
り、（ｂ）、（ｃ）は、ａ−ａ´、ｂ−ｂ´断面図であ
る。
ので定電圧共通線を、ゲート線と近接あるいは、重畳さ
せた構造の場合である。（ａ）は、構造の平面図であ
り、（ｂ）、（ｃ）は、ａ−ａ´、ｂ−ｂ´断面図であ
る。
【００２６】プロセスは、第１図のものと同じなので省
略する。第６図と比較すると、定電圧共通線と、ゲート
線が多層配置になっているため、定電圧共通線とゲート
線の感覚をなくすことが可能である。
略する。第６図と比較すると、定電圧共通線と、ゲート
線が多層配置になっているため、定電圧共通線とゲート
線の感覚をなくすことが可能である。
【００２７】したがって、第６図に比べれば、透過率と
開口率を向上できる。
開口率を向上できる。
【００２８】
【発明の効果】本発明によれば、定電圧共通線と、ソー
ス線あるいは、ゲート線と近接あるいは、重畳構造にす
ることで、画素の開口率を向上することができる。
ス線あるいは、ゲート線と近接あるいは、重畳構造にす
ることで、画素の開口率を向上することができる。
【００２９】これは、高密度画素をもつパネル（例え
ば、ビデオプロジェクターのライトバルブ）のような場
合には一層効果がある。
ば、ビデオプロジェクターのライトバルブ）のような場
合には一層効果がある。
【００３０】また、付加容量の絶縁膜を熱酸化膜にし場
合ピンホールが少なく、点欠陥の少ないパネルが実現で
き歩留りが向上、コストダウンにつながる。
合ピンホールが少なく、点欠陥の少ないパネルが実現で
き歩留りが向上、コストダウンにつながる。
【図１】本発明の実施例のアクティブマトリックス基板
の平面図である。
の平面図である。
【図２】本発明の実施例のアクティブマトリックス基板
の断面図である。
の断面図である。
【図３】アクティブマトリックス基板の基本回路図であ
る。
る。
【図４】アクティブマトリックス基板を用いた液晶パネ
ルの構造断面図である。
ルの構造断面図である。
【図５】従来のアクティブマトリックス基板の平面図で
ある。
ある。
【図６】従来のアクティブマトリックス基板の断面図で
ある。
ある。
１ ソース線（データ線） ２ ゲート線（走査線） ３ 薄膜トランジスター ４ 付加容量 ５ 液晶容量 ６ 絶縁性基板 ７ 画素電極 ８ 対向基板 ９ 対向電極 １０ 遮光層 １１ 液晶 １２ シール剤 １３ 下偏光板 １４ 上偏光板 １５ 半導体薄膜 １６ ゲート絶縁膜 １７ ゲート線（ゲート電極） １８ 定電圧共通線 １９ 層間絶縁膜 ２０ 画素電極 ２１ ソース線 ２２ 対向基板の開口領域と遮光領域の境界 ２３ 付加容量絶縁膜 ２４ ソース領域 ２５ ドレイン領域
【手続補正書】
【提出日】平成１０年１２月２１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】 アクティブマトリックス基板の製造方
法
法
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正内容】
【０００１】
【発明の属する技術分野】本発明は液晶パネルのような
フラットパネルディスプレイに用いられるアクティブマ
トリックス基板の製造方法に関する。
フラットパネルディスプレイに用いられるアクティブマ
トリックス基板の製造方法に関する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】
【課題を解決するための手段】本発明は、基板に複数の
ソース線と、複数のゲート線と、前記各ソース線と前記
各ゲート線に接続された薄膜トランジスターとを有する
アクティブマトリクス基板の製造方法において、前記基
板に導電膜を形成してパターニングして共通線を形成す
る工程と、前記共通線上に絶縁膜を形成する工程と、前
記前記絶縁膜上に前記共通線に重なるような電極と前記
薄膜トランジスターのソース・ドレイン領域となるシリ
コン薄膜を形成する工程と、前記シリコン薄膜上にゲー
ト絶縁膜を介して前記ゲート線を形成する工程と、前記
シリコン薄膜のソース領域に接続されるように且つ前記
絶縁膜を介して前記共通線に重なるように前記ソース線
を形成する工程とを有することを特徴とする。
ソース線と、複数のゲート線と、前記各ソース線と前記
各ゲート線に接続された薄膜トランジスターとを有する
アクティブマトリクス基板の製造方法において、前記基
板に導電膜を形成してパターニングして共通線を形成す
る工程と、前記共通線上に絶縁膜を形成する工程と、前
記前記絶縁膜上に前記共通線に重なるような電極と前記
薄膜トランジスターのソース・ドレイン領域となるシリ
コン薄膜を形成する工程と、前記シリコン薄膜上にゲー
ト絶縁膜を介して前記ゲート線を形成する工程と、前記
シリコン薄膜のソース領域に接続されるように且つ前記
絶縁膜を介して前記共通線に重なるように前記ソース線
を形成する工程とを有することを特徴とする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正内容】
【００２８】
【発明の効果】本発明によれば、共通線とソース線とは
絶縁膜を介して重なる構造となるため、工程を増やすこ
となく、付加容量を形成するとともに画素の開口率を向
上させることができる。
絶縁膜を介して重なる構造となるため、工程を増やすこ
となく、付加容量を形成するとともに画素の開口率を向
上させることができる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】削除
Claims (1)
- 【請求項１】絶縁性基板上に平行配置したデータ線群か
らなる第１の配線層と、前記データ線群と直交する走査
線群からなる第２の配線層と、該配線群の交点には、デ
ータ線にソース電極、走査線にゲート電極、透明画素電
極にドレイン電極が連結する薄膜トランジスターと、該
ドレイン電極と連結する電極と誘電体膜隔てて対向する
定電圧共通線群からなる第３の配線層とから構成される
アクティブマトリックス基板において、第１の配線層ま
たは第２の配線層と、第３の配線層が近接または重畳
し、前記配線層間に第１の絶縁膜、薄膜トランジスター
の半導体薄膜、第２の絶縁膜がはさまれていることを特
徴とするアクティブマトリックス基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33103398A JP3011210B2 (ja) | 1998-11-20 | 1998-11-20 | アクティブマトリックス基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33103398A JP3011210B2 (ja) | 1998-11-20 | 1998-11-20 | アクティブマトリックス基板の製造方法 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21648189A Division JP2906470B2 (ja) | 1989-08-23 | 1989-08-23 | アクティブマトリックス基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11218788A true JPH11218788A (ja) | 1999-08-10 |
| JP3011210B2 JP3011210B2 (ja) | 2000-02-21 |
Family
ID=18239086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33103398A Expired - Lifetime JP3011210B2 (ja) | 1998-11-20 | 1998-11-20 | アクティブマトリックス基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3011210B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7157295B2 (en) | 2004-05-11 | 2007-01-02 | Tpo Displays Corporation | Method of manufacturing liquid crystal display |
| KR100815694B1 (ko) * | 2001-11-21 | 2008-03-20 | 주식회사 포스코 | 휨 방지용 트로리 고정크립 |
-
1998
- 1998-11-20 JP JP33103398A patent/JP3011210B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100815694B1 (ko) * | 2001-11-21 | 2008-03-20 | 주식회사 포스코 | 휨 방지용 트로리 고정크립 |
| US7157295B2 (en) | 2004-05-11 | 2007-01-02 | Tpo Displays Corporation | Method of manufacturing liquid crystal display |
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| Publication number | Publication date |
|---|---|
| JP3011210B2 (ja) | 2000-02-21 |
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