JPH053318A - 薄膜トランジスタと薄膜トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、薄膜トランジスタの構造とその製造
方法に関し、工程数が少なく、歩留まりの高い、表示品
位の高い信頼性の高い、動作速度が早く安定した動作
の、ソース／ゲート間の絶縁破壊の少ない薄膜トランジ
スタとその製造方法を提供することを目的とする。 【構成】透明基板上にゲート電極とゲートラインを含む
層（２）と、ゲート絶縁膜と、半導体層（４、５）と、
ソース／ドレイン電極と、チャンネル保護膜（９）と、
チャンネル遮光層（１３）とを積層した薄膜トランジス
タにおいて、前記半導体層（４、５）上と前記基板上と
に形成された前記ソース／ドレイン電極は前記基板上に
形成された画素電極（６）と共通の材料で形成されてお
り、前記チャンネル保護膜（９）は、前記半導体層のチ
ャンネル部上と、前記ゲートラインと前記ソースライン
との交差部上とを覆っており、前記チャンネル遮光層
（１３）はソース電極に接続されたソースライン（１
２）と共通な導電性材料で形成され、前記遮光層が前記
ゲートラインの前記チャンネル部とは離れた部分（３
０）で接続される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は液晶ディスプレイ（ＬＣ
Ｄ），エレクトロルミネッセンス（ＥＬ）ディスプレイ
等のアクティブマトリックス回路に好適な薄膜トランジ
スタとその製造方法に関する。

【０００２】

【従来の技術】薄膜トランジスタ（ＴＦＴ）として、従
来種々の構成が提案されている。

【０００３】図７に、トランジスタ上に遮光膜を供え、
基板上に形成した透明電極の上にドレイン電極を重ね、
透明電極上の保護膜は除去した薄膜トランジスタの断面
構造を示す。図７を参照して以下にこのような薄膜トラ
ンジスタとその製造方法を説明する。

【０００４】ガラス基板１上にＭｏ，Ｃｒ，Ｔａ等の金
属によりゲート電極２を形成する。さらに、ゲート電極
２を覆うようにＳｉＮｘ，ＳｉＯｘ，ＴａＯｘ等の材料
でゲト絶縁膜３を堆積する。

【０００５】さらに、その上からａ−（アモルファス）
Ｓｉ、ｐｏｌｙ−（多結晶）Ｓｉ等のｉ型（真性）半導
体膜４とａ−Ｓｉ，ｐｏｌｙ−Ｓｉ等のｎ型半導体膜５
を堆積し、その下のゲート絶縁膜３と共にアイランド状
にパターニングする。

【０００６】次に、ＩＴＯ（インジュウム錫酸化物）な
どの透明電極膜により画素電極６を形成する。この画素
電極６はトランジスタ部分とは離れている。

【０００７】さらに、基板１、半導体アイランド、画素
電極上にＭｏ，Ａｌ等の金属を堆積し、ソース電極７
（ソースラインを含む）とドレイン電極８（画素電極と
の接続部を含む）をパターニングする。ソース電極７
は、基板１上を延在するソースラインと、ソースライン
を半導体層５に接続するソース電極を含む。ドレイン電
極８は、半導体膜５と画素電極６とを接続する。

【０００８】薄膜トランジスタのチャンネル部上のｎ型
半導体膜５をソース電極７とドレイン電極８をマスクと
して除去する。そして、薄膜トランジスタのチャンネル
部を保護するパッシベーション膜９を堆積し、画素電極
６上には残らないようにパターニングする。最後に、カ
ラーフィルタ等により遮光膜１０を薄膜トランジスタの
チャンネル部のパッシベーション膜（チャンネル保護
膜）９上に形成する。

【０００９】

【発明が解決しようとする課題】ただし、このような薄
膜トランジスタは以下のような課題を有する。

【００１０】チャンネル遮光膜を設け、かつ画素電極上
のパッシベーション膜を除去する構造とするためには、
薄膜トランジスタ基板の完成までにはフォトリソグラフ
ィー工程が少なくとも６回必要であり、歩留まり、コス
トなどに問題がある。

【００１１】遮光膜としてカラーフィルタなどを用いる
と、カラーフィルタ中からイオンなどが画素の液晶中に
流入し、液晶抵抗を下げ、表示品位が低下する問題があ
る。

【００１２】さらに、ソースラインとゲートラインの交
差部（対向部）は、主にゲート絶縁膜により絶縁されて
いるが、製造工程で発生する静電気などにより絶縁破壊
を起こす場合がある。ゲート絶縁膜に絶縁破壊が生じる
と、このような薄膜トランジスタを使用するアクティブ
マトリックス回路ではライン欠陥を生じる。

【００１３】本発明の目的は、従来技術のこのような課
題を解決できる、工程数の少ない、歩留まりの高い薄膜
トランジスタとその製造方法を提供することにある。

【００１４】本発明のさらに別の目的は、表示品位の高
い信頼性の高い薄膜トランジスタとその製造方法を提供
することにある。

【００１５】本発明のさらに別の目的は、動作速度が早
く安定した動作の薄膜トランジスタとその製造方法を提
供することである。

【００１６】本発明のまたさらに別の目的は、ソース／
ゲート間の絶縁破壊の少ない薄膜トランジスタとその製
造方法を提供することにある。

【００１７】

【課題を解決するための手段】画素電極は、ソース電極
とドレイン電極をガラス基板上に形成する際に同時に形
成され、画素電極はドレイン電極と一体に形成される。
さらに、チャンネル遮光膜はソースラインと共通の導電
性材料で形成され、チャンネル部とは離れた位置でゲー
トラインと電気的に接続される。

【００１８】

【作用】ソース電極、画素電極、ドレイン電極を同一工
程で同時に形成するためにフォトリソグラフィー工程が
５回と少なくなる。

【００１９】また、チャンネル遮光膜がソースラインと
同時に導電性材料で形成されると、カラーフィルタのよ
うなイオンによる画素の表示品位の低下が避けられる。

【００２０】さらに、ソースラインとゲートラインとの
間がゲート絶縁膜とチャンネル保護膜（パッシベーショ
ン膜）とによって絶縁されるため、従来のものに比べ絶
縁性が向上する。

【００２１】さらに、チャンネル遮光膜がゲートライン
と接続されているためダブルゲート型構造となり、動作
速度が速くなりかつ動作が安定する。

【００２２】同時にチャンネル遮光膜はチャンネル部か
離れた位置でゲートラインと接続されるため保護膜のエ
ッチングの際にチャンネル部に損傷を与えることがな
い。

【００２３】

【実施例】図１〜図６を参照して本発明による薄膜トラ
ンジスタの製造方法の実施例を説明する。

【００２４】図１は実施例の薄膜トランジスタの初期の
製造工程における断面図であり、図２の平面図のＩＡ−
ＩＡにおける断面である。

【００２５】なお、図７と同じ参照番号は同等の部分を
示す。以下、図３と図４は実施例の薄膜トランジスタの
中間の製造工程における断面図と平面図、図５と図６は
後半の製造工程における断面図と平面図である。

【００２６】まず、図１と図２の初期工程から説明す
る。ガラス基板１上に蒸着あるいはスパッタ法等によ
り、Ｍｏ，Ｃｒ，Ｔａ等の金属材料を厚さ１００〜４０
０ｎｍ堆積してゲート電極２をパターニングする。

【００２７】その上に、プラズマＣＶＤ法等によりＳｉ
Ｎｘ，ＳｉＯｘ，ＴａＯｘなどのゲート絶縁膜３を厚さ
３００〜６００ｎｍ、さらに、その上にａ−Ｓｉ，ｐｏ
ｌｙ−Ｓｉ等のｉ型半導体膜４を２０〜２００ｎｍ、そ
して、さらにｎ型ａ−Ｓｉまたはｐｏｌｙ−Ｓｉの半導
体膜５を厚さ２０〜５０ｎｍ順次堆積して、ゲート絶縁
膜３と半導体膜４，５をアイランド状にパターニングす
る。

【００２８】続いて、蒸着やスパッタ法等によりＩＴＯ
等の透明電極膜を厚さ５０〜３００ｎｍ堆積して、図２
に示すように、画素電極６、画素電極６と一体に連続す
るドレイン電極１８、ソース電極１７をパターニングす
る。

【００２９】製造条件を選ぶこと等により、ＩＴＯでソ
ース／ドレイン電極を作っても、Ｍｏ等の金属でソース
／ドレイン電極を作ったときと比べ、大差のないＴＦＴ
特性を得ることができる。

【００３０】なお、この透明電極のパターンは、ソース
ライン及びゲートラインの低抵抗化のために、ソースラ
インとゲートラインとの交差部（対向部）を除く、ソー
ス／ゲートライン部上に、図２の破線で示すようにパタ
ーン上に残るようにしてもよい。

【００３１】次に、薄膜トランジスタのチャンネル部２
０上のｎ型半導体膜５をドライエッチング等により除去
する。

【００３２】次に、図３と図４の中間工程を説明する。
プラズマＣＶＤ法等により、ＳｉＮｘ等の絶縁膜を厚さ
２００〜１０００ｎｍ堆積して図４に示すようなパター
ンでパッシベーション膜（チャンネル保護膜）９をパタ
ーニングする。

【００３３】ここで、パッシベーション膜９のパターン
は薄膜トランジスタのチャンネル部２０上とソース／ゲ
ートライン交差部とを覆うようにされる。また、断差が
大きくならないように図３に示すように、ゲート絶縁膜
３や半導体膜４，５の断差部（肩部）２１にはパッシベ
ーション膜９は残さないようにされる。

【００３４】次に、図５，図６を参照して実施例の後半
の工程を説明する。蒸着やスパッタ法などにより、Ｍ
ｏ，Ａｌなどの金属材を厚さ３００〜１０００ｎｍ堆積
し、ドレインライン１１，ソースライン１２および遮光
膜１３をパターニングする。

【００３５】ここでドレインライン１１とソースライン
１２とは図５の断面図に示すように、ゲート絶縁膜３や
半導体膜４，５の断差部２１を被い、しかも画素電極６
とソース電極１７にそれぞれ電気的に接続される。

【００３６】さらに、遮光膜１３は図６に示すようにパ
ッシベーション膜９を介して薄膜トランジスタのチャン
ネル部２０をカバーし、さらにゲートライン２の上を覆
ってゲートライン２とコンタクト部３０で電気的に接続
される。遮光膜１３とゲート電極２とはゲートライン２
のコンタクト部３０を介して接続されているため、遮光
膜１３はパッシベーション膜９をゲート絶縁膜として利
用してトップゲート型の薄膜トランジスタのゲート電極
としても働く。

【００３７】従って、その場合には薄膜トランジスタの
ＯＮ電流が高くなり、実質的な電子移動度が向上し、動
作レスポンスが向上する。

【００３８】また、遮光膜１３の電圧はゲート電圧によ
って安定に制御されているので、電気的に浮遊状態の遮
光膜の場合に生じるバックゲート効果等の特性上の劣化
がない。この遮光膜１３の電位の安定化が工程数の増加
をもたらすことなく実現できる。

【００３９】また、この遮光膜１３とゲートライン２と
のコンタクト部３０はチャンネル部２０から離れた位置
にあるため、パッシベーション膜９のパターニングの際
にエッチングによりチャンネル部２０まで損傷すること
はない。

【００４０】従って、コンタクト部３０を設けるために
わざわざゲート電極の一部を延ばしたりする必要はない
ので画素６の開口率を低下させることがない。

【００４１】ソース電極１７、ドレイン電極１８は透明
導電膜で形成されているため、その抵抗率を充分低くす
ることは難しい。金属のドレインライン１１、ソースラ
イン１２を上から重ねることにより、ドレイン電極１８
とソース電極１７の実質的な抵抗値を低減およびソース
電極１７の断線を救済することができる。この工程は遮
光膜１３の形成と同時に行えるので工程数を増加する必
要がない。

【００４２】また、ゲート電極２上に低抵抗のＡｌ等の
金属からなる遮光膜１３を重ねることができる。特に、
本願では、コンタクト部３０の面積を広くとれるので、
ゲート電極２の実質的な抵抗値の低減およびゲート電極
２作成後に生じたゲート電極の断線の救済ができる。こ
の工程も遮光膜１３の形成と同時に行えるので、工程数
を増加する必要がない。

【００４３】なお、本実施例では、図４に示すようにパ
ッシベーション膜９を薄膜トランジスタのチャンネル部
２０上の部分とソース／ゲートライン交差部の部分とが
連続した形状で形成したが、チャンネル部２０上とソー
ス／ゲートライン交差部上とがそれぞれ分離した形状と
してもかまわない。

【００４４】以上、実施例にそって発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
は自明であろう。

【００４５】

【効果】チャンネル遮光膜を設け、画素電極上のパッシ
ベーション膜を除去する構造で、薄膜トランジスタ基板
完成までにフォトリソグラフィ工程は５回で済む。従っ
て、従来のものに比べて、歩留まりが向上し、コストが
低減できる。

【００４６】チャンネル遮光膜は導電材により形成され
るため、カラーフィルタなどを用いる従来の場合のよう
にイオンによる表示品位の低下が防止できる。

【００４７】さらに、チャンネル遮光膜がゲートライン
と接続されているため動作速度が早くなりかつ動作が安
定すると共に、ゲートラインの低抵抗化、救済が救済が
図られるので、信号遅延や断線のために困難であった大
画面化を安定に実施できる。

【００４８】また、この遮光膜とゲートラインとのコン
タクト部はチャンネル部から離れた位置にあるため、パ
ッシベーション膜のパターニングの際にエッチングによ
りチャンネル部まで損傷することはない。

【００４９】コンタクト部をもうけるためにわざわざゲ
ート電極の一部を延ばしたりする必要はないので画素の
開口率を低下させることがない。

【００５０】さらに、ソースラインとゲートラインとは
ゲート絶縁膜とパッシベーション膜とにより絶縁されて
いるため、従来のものに比べ、ソース／ゲート間の絶縁
性が向上する。

【００５１】また、ソースラインの形成は薄膜トランジ
スタ基板製造の最後に工程に行われるため、薄膜トラン
ジスタの製造工程中に発生する静電気に曝される機会が
減少し、従って、ソース／ゲート間の絶縁破壊の確率は
減少し、ソース／ゲート短絡は減少して信頼性が向上す
る。

【図面の簡単な説明】

【図１】本発明の実施例による薄膜トランジスタの製造
方法の初期工程を説明するための断面図である。

【図２】本発明の実施例による薄膜トランジスタの製造
方法の初期工程を説明するための平面図である。

【図３】本発明の実施例による薄膜トランジスタの製造
方法の中間工程を説明するための断面図である。

【図４】本発明の実施例による薄膜トランジスタの製造
方法の中間工程を説明するための平面図である。

【図５】本発明の実施例による薄膜トランジスタの製造
方法の後半工程を説明するための断面図である。

【図６】本発明の実施例による薄膜トランジスタの製造
方法の後半工程を説明するための平面図である。

【図７】従来技術による薄膜トランジスタの製造方法を
説明するための断面図である。

【符号の説明】

１・・・・・・透明基板 ２・・・・・・ゲート電極 ３・・・・・・ゲート絶縁膜 ４，５・・・・半導体層 ６・・・・・・画素電極 ７，１７・・・ソース電極 ８，１８・・・ドレイン電極 ９・・・・・・パッシベーション膜（チャンネル保護
膜） １０，１３・・遮光膜 １１・・・・・ドレインライン １２・・・・・ソースライン ２０・・・・・チャンネル部 ２１・・・・・段差部 ３０・・・・・コンタクト部

Claims (2)

【特許請求の範囲】
1. 【請求項１】 透明基板上にゲート電極とゲートライン
   を含む層と、ゲート絶縁膜と、半導体層と、ソース／ド
   レイン電極と、チャンネル保護膜と、チャンネル遮光層
   とを積層して薄膜トランジスタを製造する方法におい
   て、前記半導体層上と前記基板上とに前記ソース／ドレ
   イン電極を形成する際に、ドレイン電極と一体の画素電
   極を同時に形成する工程を含み、前記チャンネル保護膜
   を形成する際に、前記半導体層のチャンネル部上と、前
   記ゲートラインと前記ソースラインとの交差部上とを前
   記チャンネル保護膜で覆う工程を含み、前記チャンネル
   遮光層を形成する際に、前記チャンネル遮光層を導電性
   材料で形成し、前記遮光層が前記ゲートラインの前記チ
   ャンネル部とは離れた部分で接続するように形成し、同
   時にソースラインが同一工程で形成される工程を含む薄
   膜トランジスタを製造する方法。
2. 【請求項２】 透明基板上にゲート電極とゲートライン
   を含む層と、ゲート絶縁膜と、半導体層と、ソース／ド
   レイン電極と、チャンネル保護膜と、チャンネル遮光層
   とを積層した薄膜トランジスタにおいて、前記半導体層
   上と前記基板上とに形成された前記ソース／ドレイン電
   極は前記基板上に形成された画素電極と共通の材料で形
   成されており、前記チャンネル保護膜は、前記半導体層
   のチャンネル部上と、前記ゲートラインと前記ソースラ
   インとの交差部上とを覆っており、前記チャンネル遮光
   層はソース電極に接続されたソースラインと共通な導電
   性材料で形成され、前記遮光層が前記ゲートラインの前
   記チャンネル部とは離れた部分で接続された薄膜トラン
   ジスタ。