JPH11220035A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 異なる配線層間を接続するコンタクト抵抗の
違いによる全体としての抵抗値の増加を防止する。 【解決手段】 不純物拡散領域上に形成された第1の抵
抗率を有する第1の導電層と、不純物拡散領域と第1の導
電層とを接続する第1のコンタクトホール群と、第1の導
電層上に形成された第２の抵抗率を有する第2の導電層
と、不純物拡散領域の上部で第1の導電層と第2の導電層
とを接続する第2のコンタクトホール群とを有する半導
体装置において、第1のコンタクトホール群と第2のコン
タクトホール群とでは、それぞれのコンタクトホールの
総数が異なる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路に係
わるものであり、特にそのレイアウトパターンに関する
ものである。

【０００２】

【従来技術の説明】従来、入力保護回路や、出力回路な
どパッド近傍において静電気などのサージに対しての耐
性を考慮しなければならないようなＭＯＳトランジスタ
には高抵抗となるポリシリコン配線を利用したトランジ
スタが用いられ、ポリシリコン配線の抵抗成分を利用す
る事でサージ電圧を緩和していた。

【０００３】図3は出力回路を示す回路図である。図4-B
は従来の回路におけるＮＭＯＳトランジスタのパターン
レイアウト図、図4-Aは図4-Bの断面図を模式的に表した
ものである。以下、図面を用いて出力回路およびレイア
ウトについて説明する。

【０００４】図3に示すように出力回路におけるＮＭＯ
Ｓトランジスタ301はゲートが内部回路のからの出力端
子302にドレインが出力端子303にソースはＧＮＤ304に
接続されている。ここでＮＭＯＳトランジスタ301はゲ
ートに与えられる信号がＨレベルの場合には導通状態と
なり出力端子303にＬレベルを出力し、ゲートに与えら
れる信号がＬレベルの場合には非導通状態となり出力端
子303にＨレベルを出力する。

【０００５】このような回路に用いられるＮＭＯＳトラ
ンジスタの従来のパターンレイアウトについてさらに詳
細に説明する。

【０００６】ＮＭＯＳトランジスタは図4-Aに示すよう
にソース405の部分が第1のコンタクト401を介してソー
ス領域上に配置されたポリシリコン配線層402に接続さ
れている。

【０００７】さらにポリシリコン配線層402は同じくソ
ース405領域上に配置された第1のメタル層403に第2のコ
ンタクト404を介して接続され、第1のメタル層403によ
りＧＮＤに接続されている。

【０００８】ドレイン406の部分はソース405の部分と同
様に第1のコンタクト401を介してドレイン領域上に配置
されたポリシリコン配線層402に接続され、ポリシリコ
ン配線層402はドレイン406領域上に配置された第1のメ
タル層403に第2のコンタクト404を介して接続され、第1
のメタル層403により出力端子に接続されている。

【０００９】ここでポリシリコン層402のもつ抵抗成分
を均等に配分するために前記コンタクト401、およびコ
ンタクト404は上面から見た場合、図4-Bに示すように交
互になるように配置されている。

【００１０】

【発明が解決しようとする課題】しかしながら、上記の
従来の回路では第1のコンタクト401のコンタクト抵抗値
と第2のコンタクト404のコンタクト抵抗値との差を考慮
せずに交互に配置するため、全コンタクトのトータルの
抵抗値が大きくなってしまう。コンタクト部分の抵抗値
が大きくなってしまうことで、最終的に形成されるのＭ
ＯＳトランジスタのI-V特性が劣化してしまうという問
題があった。

【００１１】

【課題を解決するための手段】前記課題を解決するため
に本発明の代表的な構成によれば、半導体基板上にソー
スまたはドレインとして形成された不純物拡散領域と、
前記不純物拡散領域上に形成された第1の抵抗率を有す
る第1の導電層と、前記不純物拡散領域と前記第1の導電
層とを接続する第1のコンタクトホール群と、前記第1の
導電層上に形成された第２の抵抗率を有する第2の導電
層と、前記不純物拡散領域の上部で前記第1の導電層と
前記第2の導電層とを接続する第2のコンタクトホール群
とを有する半導体装置であって、前記第1のコンタクト
ホール群と前記第2のコンタクトホール群とでは、それ
ぞれのコンタクトホールの総数が異なることを特徴とす
る。

【００１２】

【発明の実施の形態】（第1の実施の形態）本発明第1の
実施の形態における出力回路を示す回路図は図3と同様
である。図3に示すように出力回路におけるＮＭＯＳト
ランジスタ301はゲートが内部回路からの出力端子302に
ドレインが出力端子303にソースはＧＮＤ304に接続され
ている。ここでＮＭＯＳトランジスタ301はゲートに与
えられる信号がＨレベルの場合には導通状態となり出力
端子303にＬレベルを出力する。またゲートに与えられ
る信号がＬレベルの場合には非導通状態となり出力端子
303にＨレベルを出力する。

【００１３】図1は図3のＮＭＯＳトランジスタ301にお
いて、本発明を利用した場合のパターンレイアウトを示
す図である。以下図１を用いて本発明におけるＮＭＯＳ
トランジスタのレイアウト構成について説明する。

【００１４】ソース105、ドレイン106、それぞれの領域
上には第1層目の高抵抗配線層となるポリシリコン層102
と第２層目の低抵抗配線層となる第1メタル層103が形成
されている。

【００１５】ＮＭＯＳトランジスタのソース105及びド
レイン106部分と第1層目の配線層であるポリシリコン層
102は複数個の第1のコンタクト101を介して接続されて
いる。第1のコンタクト101はそれぞれ０．６μm＊０．
７μmのサイズで形成されている。ソースあるいはドレ
インの部分と第1層目の配線との間のコンタクト抵抗値
はシート抵抗で考えたときに170Ω／unitである。

【００１６】また第1層目の配線層であるポリシリコン
層102と第2層目の配線層である第１メタル層103は複数
個の第2のコンタクト104を介して接続されている。第2
のコンタクト104はそれぞれ０．７μm＊０．７μmのサ
イズで形成されている。第1層目の配線102と第2層目の
配線103との間のコンタクト抵抗値はシート抵抗で考え
たときに9.5Ω／unitである。

【００１７】ここでソース領域105、ドレイン領域106と
もに第１のコンタクト101が形成される部分のコンタク
ト抵抗値は第2のコンタクト104が形成される部分のコン
タクト抵抗値よりも大きい値である。

【００１８】図1に示されるように、本発明のパターン
レイアウトにおいては、全体としての抵抗値を下げるた
めに第1のコンタクト101は第２のコンタクト104に挟ま
れた範囲内で、所定の間隔をおいて複数個配置されてい
る。本実施の形態においては、２つの第２のコンタクト
104に挟まれた状態で、５つの第1のコンタクト101が配
置されている。第1のコンタクト101同士の間隔Ｌ1はそ
れぞれＬ1=１μｍで一定の値となっている。

【００１９】第1のコンタクト101と第2のコンタクト104
とが隣り合う場合の距離Ｌ2も所定の値となるように配
置され図1においては１μmとしている。

【００２０】また第１のコンタクト101はソース105ある
いはドレイン106の端部からの距離Ｌ3とゲート電極から
の距離Ｌ4がＬ3≧Ｌ4という関係を満たすように配置さ
れている。本実施の形態ではＬ3＝Ｌ4＝5.25μｍであ
る。第２層目の配線層である第1メタル層103は図3に示
す回路図にしたがって、ソース領域105上の第１メタル
層103はＧＮＤへと接続され、ドレイン領域106上の第１
メタル層103は出力端子へと接続されている。

【００２１】以下、本発明第1の実施の形態の動作につ
いて説明する。図2にＮＭＯＳトランジスタのドレイン
電圧に対するドレイン電流の特性（I-V特性）を示す。
図２に示す特性は図3におけるＮＭＯＳトランジスタ301
自身のオン抵抗値を３０Ωとした場合である。

【００２２】図1のような本発明におけるレイアウトパ
ターンを使用すると、第１のコンタクトの抵抗値は３４
Ω（１７０／５）となり、第2のコンタクトの抵抗値は
４．８Ω（９．５／２）となる。したがってＮＭＯＳト
ランジスタのオン抵抗は３０＋３４＋４．８＝６８．８
Ωとなる。ここでＮＭＯＳトランジスタが実際に動作す
るドレイン電圧は１．６Ｖ程度である。このドレイン電
圧が１．６Ｖの状態では２３．３ｍＡの電流が流れる事
になる。

【００２３】これに対し図4-Aに示されるような従来の
レイアウトパターンを使用して、Ｉ-Ｖ特性を計測する
と、第１のコンタクト抵抗値は５６Ω（１７０／３）と
なり、第2のコンタクトの抵抗値は２．４Ω（９．５／
４）となる。

【００２４】したがって全体としてのオン抵抗は３０＋
５６＋２．４＝８８．４Ωとなる。つまり、ドレイン電
圧が１．６Ｖの状態では１９ｍＡの電流しか流れない事
となる。

【００２５】一切のコンタクト抵抗が無いと仮定した理
想的な状態のI-V特性においては、１．６Ｖのとき５
２．８ｍＡの電流が流れる。本発明におけるパターンレ
イアウトを利用したＮＭＯＳトランジスタでは、この理
想的な状態と比較して４４％減少した電流が流れる。こ
れに対し従来のパターンレイアウトを利用したＮＭＯＳ
トランジスタでは６４％も電流が減少してしまう事とな
る。

【００２６】つまり本発明を利用する事で２０％程度の
改善が見込める事になる。このように全体としての抵抗
値を下げるために、第1のコンタクト101を第2のコンタ
クト104に挟まれた範囲内で複数個配置する事により、
従来に比べＮＭＯＳトランジスタの全体としてのオン抵
抗を低下させ、電流駆動能力を向上させる事が可能とな
る。

【００２７】また複数の第1のコンタクト101を第2のコ
ンタクト104で挟み込むように配置しているため、第1の
配線層、第2の配線層どちらにも全体としてバランス良
く電流を流す事が可能となる。

【００２８】また複数個配置する第1のコンタクト101の
間隔を予め定められた一定の間隔とする事により、仮に
出力端子に静電気などのサージが入力された場合でも、
各コンタクト101の間に挟まれているポリシリコン配線
層101の長さが等しい。つまりコンタクト101の間に挟ま
れているポリシリコン層の個々の抵抗値が等しくなる。
この事により、サージ電圧などが均等に分配され、全体
としてのサージ電圧に対する耐性をより安定化させる事
が可能となる。

【００２９】また第1のコンタクト101はソース105ある
いはドレイン106の端部からの距離Ｌ3とゲート電極とコ
ンタクトの距離Ｌ4がＬ3≧Ｌ4という関係を満たすよう
に配置されているので、静電気などのサージが入力され
た場合に、そのサージ電圧が拡散領域の端部と端部に最
も近い第1のコンタクト101との間に位置する部分に集中
的にかかってしまい、拡散領域にダメージを与えてしま
う恐れもない。

【００３０】（第2の実施の形態）図5は本発明第２の実
施の形態における入出力回路を示す回路図である。図5
に示すように出力回路におけるＮＭＯＳトランジスタ51
0はゲートが内部回路502からの出力端子503に、ドレイ
ンが入出力端子501に、ソースはＧＮＤ504に接続されて
いる。ここでＮＭＯＳトランジスタ510はゲートに与え
られる信号がＨレベルの場合には導通状態となり入出力
端子501にＬレベルを出力し、ゲートに与えられる信号
がＬレベルの場合には非導通状態となり入出力端子501
にＨレベルを出力する。

【００３１】また入力回路におけるＮＭＯＳトランジス
タ520はドレインが入出力端子501に、ソースおよびゲー
トがＧＮＤ504に接続されている。このＮＭＯＳトラン
ジスタ520は出力回路におけるＮＭＯＳトランジスタ510
と共に入出力端子501への静電気のサージ等をＧＮＤ504
へと逃がす保護素子の役割を果たしている。

【００３２】図6-Aおよび図6-Bはそれぞれ、図5におけ
るＮＭＯＳトランジスタ510および520のパターンレイア
ウトを示す図である。以下図５および図６を用いて本発
明におけるトランジスタのレイアウト構成について説明
する。

【００３３】図6に示すように図5における出力回路側の
ＮＭＯＳトランジスタ510ではそのアクティブ領域上に
ゲート長がＬＧ=０．９μｍのゲート電極619が形成され
ている。ソース615およびドレイン616の領域上には第1
層目の高抵抗配線層となるポリシリコン層612と第２層
目の配線層となる第1メタル層613が形成されている。

【００３４】ＮＭＯＳトランジスタのソース615及びド
レイン616と第1層目の配線層であるポリシリコン層612
は、それぞれ複数個の第1のコンタクト611を介して接続
されている。第１のコンタクトのサイズはそれぞれ０．
６μm＊０．７μmのサイズで形成されている。

【００３５】また第1層目の配線層であるポリシリコン
層612と第２層目の配線層である第１メタル層613は複数
個の第2のコンタクト614を介して接続されている。第2
のコンタクト614はそれぞれ０．６μm＊０．７μmのサ
イズで形成されている。

【００３６】ここでソース領域615、ドレイン領域616と
もに第１のコンタクト611が形成される部分のコンタク
ト抵抗値は第2のコンタクト614が形成される部分のコン
タクト抵抗値よりも大きい値である。

【００３７】図6に示されるように、本発明のパターン
レイアウトにおいては、全体としての抵抗値を下げるた
めに第1のコンタクト611は第２のコンタクト614に挟ま
れた範囲内で、所定の間隔をおいて複数個配置されてい
る。本実施の形態においては、第2のコンタクト614が3
ヶ所に配置され、コンタクト614同士の間に位置する部
分のそれぞれに４個の第1のコンタクト611が配置されて
いる。第1のコンタクト同士の間隔Ｌ1はそれぞれ１μｍ
で一定の値となっている。

【００３８】また隣り合う第1のコンタクトと第2のコン
タクトの距離Ｌ2も等しい値となるように配置され、１
μmとしている。また第１のコンタクト611はソース領域
615、ドレイン領域616の端部からの距離Ｌ3とゲート電
極とコンタクトの距離Ｌ4がＬ3≧Ｌ4という関係を満た
すように配置されている。本実施の形態ではＬ3＝Ｌ4＝
5.25μｍである。

【００３９】図5における入力回路側のＮＭＯＳトラン
ジスタ520では、図6-Bに示すようにそのアクティブ領域
620上にゲート長がＬＧ=０．９μｍのゲート電極629が
形成されている。ソース領域625およびドレイン領域626
上には第1層目の高抵抗配線層となるポリシリコン層622
と第２層目の配線層となる第1メタル層623が形成されて
いる。

【００４０】第１および第２のコンタクトとそれぞれの
配線層との関係は出力回路における関係と同じである。
入力回路側ではアクティブ領域の幅が出力回路の部分よ
りも広いため、第２のコンタクト623の数が出力側と違
って４ヶ所に配置されている点のみが出力側と違う点で
ある。

【００４１】つまり、第1のコンタクト同士の間隔Ｌ1は
出力回路に形成されるトランジスタにおいて設定されて
いる間隔と同一のものとし、本実施の形態では１μmで
一定としている。また第1のコンタクトと第2のコンタク
トとの間隔Ｌ2は全て出力回路に形成されるトランジス
タにおいて設定されている間隔と同一の値とし、これも
本実施の形態では1μmとしている。

【００４２】以下、前述の静電気のサージが図5におけ
る入出力端子501に印加された場合の動作を例にして詳
細に説明する。

【００４３】図5における入出力端子501に静電気などに
より−１０００Ｖ程度の負の電圧が印加された場合、Ｎ
ＭＯＳトランジスタ510、520はそれぞれオン状態とな
り、ＧＮＤより入出力端子501へと電流が流れる事によ
り、印加された静電気を逃がす働きをする。

【００４４】この時、入力回路側のＮＭＯＳトランジス
タ520と出力回路側のＮＭＯＳトランジスタ520に差異が
ある場合、この印加された電圧を逃がすための電流は、
どちらか片側により多く流れてしまう事になる。このよ
うにどちらか一方により多くの電流が流れてしまうと、
多くの電流が流れる側に負荷が集中してしまい、回路全
体としての静電気などに対する耐性を低下させてしま
う。

【００４５】従って、第2の実施の形態においては上述
したように入力側と出力側において、そのゲート長など
が等しくなるように形成する。またコンタクトの配置間
隔等も入力側と出力側で等しくなるように調整する。こ
のように構成することで両方のＮＭＯＳトランジスタに
均等の電流が流れ、負荷が入力側と出力側とで均等に分
配される。

【００４６】つまり第2の実施の形態では、第１の実施
の形態の効果に加え、入力側と出力側のＮＭＯＳトラン
ジスタのそれぞれのパターンレイアウトを、同一の関係
を持つ構成とすることにより、回路全体としての静電気
などに対する耐性の向上を図る事が可能となる。

【００４７】以上、本発明における第1のコンタクトと
第2のコンタクトの数の比は、目的とする全体の抵抗値
などにより適宜変更可能であるが、本発明の効果を充分
に得るためには第1のコンタクトの一つ当りの抵抗値が
第２のコンタクトの一つ当りの抵抗値の10倍以上にはな
らないように設計するのが望ましい。

【００４８】

【発明の効果】本発明によれば、このようにトランジス
タの全体としての抵抗値を下げるために、第1のコンタ
クトを第2のコンタクトに挟まれた範囲内で複数個配置
する事により、従来に比べＮＭＯＳトランジスタの全体
としてのオン抵抗を低下させ、電流駆動能力を向上させ
る事が可能となる。

【図面の簡単な説明】

【図１】本発明第1の実施の形態のパターンレイアウト
を示すレイアウト図。

【図２】本発明を実施したことによる特性の向上を示す
Ｉ−Ｖ特性図

【図３】出力回路を示す回路図

【図４】従来のパターンレイアウトを示すレイアウト
図。

【図５】入出力回路を示す回路図

【図６】本発明第2の実施の形態のパターンレイアウト
を示すレイアウト図。

Claims (12)

【特許請求の範囲】
1. 【請求項１】 半導体基板上にソースまたはドレインと
   して形成された不純物拡散領域と、 前記不純物拡散領域上に形成された第1の抵抗率を有す
   る第1の導電層と、 前記不純物拡散領域と前記第1の導電層とを接続する第1
   のコンタクトホール群と、 前記第1の導電層上に形成された第２の抵抗率を有する
   第2の導電層と、 前記不純物拡散領域の上部で前記第1の導電層と前記第2
   の導電層とを接続する第2のコンタクトホール群とを有
   する半導体装置であって、 前記第1のコンタクトホール群と前記第2のコンタクトホ
   ール群とでは、それぞれのコンタクトホールの総数が異
   なることを特徴とする半導体集積回路装置。
2. 【請求項２】 前記第1の抵抗率は前記第2の抵抗率より
   も高く、前記第1のコンタクトホール群の総数が前記第2
   のコンタクトホール群の総数よりも多いことを特徴とす
   る請求項1記載の半導体集積回路装置。
3. 【請求項３】 半導体基板上に形成されたソース領域
   と、 前記ソース領域上に形成された第1の抵抗率を有する第1
   の導電層と、 前記ソース領域と前記第1の導電層とを接続する第1のコ
   ンタクトホール群と、 前記第1の導電層上に形成された第２の抵抗率を有する
   第2の導電層と、 前記ソース領域の上部で前記第1の導電層と前記第2の導
   電層とを接続する第2のコンタクトホール群と、 半導体基板上に形成されたドレイン領域と、 前記ドレイン領域上に形成された前記第1の抵抗率を有
   する第3の導電層と、 前記ドレイン領域と前記第3の導電層とを接続する第3の
   コンタクトホール群と、 前記第3の導電層上に形成された前記第２の抵抗率を有
   する第4の導電層と、 前記ドレイン領域の上部で前記第3の導電層と前記第4の
   導電層とを接続する第4のコンタクトホール群とを有す
   る半導体装置であって、 前記第1のコンタクトホール群と前記第2のコンタクトホ
   ール群とではそれぞれコンタクトホールの総数が異な
   り、前記第3のコンタクトホール群と前記第4のコンタク
   トホール群とでは、それぞれのコンタクトホールの総数
   が異なることを特徴とする半導体集積回路装置。
4. 【請求項４】 前記第1のコンタクトホール群のコンタ
   クトホールの総数と前記第３のコンタクトホール群のコ
   ンタクトホールの総数とがそれぞれ等しく、かつ前記第
   2のコンタクトホール群のコンタクトホールの総数と前
   記第4のコンタクトホール群のコンタクトホールの総数
   とがそれぞれ等しいことを特徴とする請求項3に記載の
   半導体集積回路装置。
5. 【請求項５】 前記第1の抵抗率は前記第2の抵抗率より
   も高く、前記第1のコンタクトホール群と前記第3のコン
   タクトホール群とのコンタクトホールの総数が前記第2
   のコンタクトホール群と前記第4のコンタクトホール群
   のコンタクトホールの総数よりも多いことを特徴とする
   請求項4記載の半導体集積回路装置。
6. 【請求項６】 半導体基板上に第1の方向に延在して形
   成され、かつ第2の方向に並んで形成される第1および第
   2の不純物拡散領域と、 前記第1の不純物拡散領域上に形成された第1の抵抗率を
   有する第1の導電層と、 前記第1の不純物拡散領域と前記第1の導電層とを接続
   し、前記第1の方向に関して複数個並んで配置された第1
   のコンタクトホール群と、 前記第1の導電層上に形成された第２の抵抗率を有する
   第2の導電層と、 前記第1の不純物拡散領域の上部で前記第1の導電層と前
   記第2の導電層とを接続し、前記第1の方向に関して複数
   個並んで配置された第2のコンタクトホール群と、 前記第2の不純物拡散領域上に形成された前記第1の抵抗
   率を有する第3の導電層と、 前記第2の不純物拡散領域と前記第3の導電層とを接続
   し、前記第1の方向に関して複数個並んで配置された第3
   のコンタクトホール群と、 前記第3の導電層上に形成された前記第2の抵抗率を有す
   る第4の導電層と、 前記第2の不純物拡散領域の上部で前記第3の導電層と前
   記第4の導電層とを接続し、前記第1の方向に関して複数
   個並んで配置された第4のコンタクトホール群とを有す
   る半導体装置であって、 前記第1のコンタクトホール群は、前記第2のコンタクト
   ホール群の隣接しあうコンタクトホールの間に挟まれた
   状態で配置され、 前記第3のコンタクトホール群は、前記第4のコンタクト
   ホール群の隣接しあうコンタクトホールの間に挟まれた
   状態で配置されていることを特徴とする半導体集積回路
   装置。
7. 【請求項７】 前記第1のコンタクトホール群は予め定
   められた所定のコンタクトホール数に応じて複数のグル
   ープに分割され、該グループ毎に前記第2のコンタクト
   ホール群の隣接しあうコンタクトホールの間に挟まれた
   状態で配置され、 前記第3のコンタクトホール群は前記所定のコンタクト
   ホール数に応じて複数のグループに分割され、該グルー
   プ毎に前記第4のコンタクトホール群の隣接しあうコン
   タクトホールの間に挟まれた状態で配置されていること
   を特徴とする請求項6に記載の半導体集積回路装置。
8. 【請求項８】 前記第1のコンタクトホール群の前記所
   定のコンタクトホール数に応じて複数のグループに分割
   されたそれぞれのコンタクトホールは一定の間隔で配置
   され、 前記第3のコンタクトホール群の前記所定のコンタクト
   ホール数に応じて複数のグループに分割されたそれぞれ
   のコンタクトホールは一定の間隔で配置されていること
   を特徴とする請求項7に記載の半導体集積回路装置。
9. 【請求項９】 前記第2のコンタクトホール群と隣接す
   る前記第1のコンタクトホール群のコンタクトホールと
   の距離は一定の値であることを特徴とする請求項6乃至
   請求項8に記載の半導体集積回路装置。
10. 【請求項１０】 前記第1の拡散領域は前記第2の方向に
    沿った第1および第2の辺と、 前記第1の方向に沿いかつ前記第2の拡散領域に対向する
    第3の辺と、 前記第1の辺から前記第1の辺に最も近い前記第1のコン
    タクトホール群の端部までの距離として定義される第1
    の距離と、 前記第2の辺から前記第2の辺に最も近い前記第1のコン
    タクトホール群の端部までの距離として定義される第2
    の距離と、 前記第3の辺から前記第3の辺に最も近い前記第1のコン
    タクトホール群の端部までの距離として定義される第3
    の距離とを有し、 前記第2の拡散領域は前記第2の方向に沿った第4および
    第5の辺と、 前記第1の方向に沿いかつ前記第1の拡散領域に対向する
    第6の辺と、 前記第4の辺から前記第4の辺に最も近い前記第3のコン
    タクトホール群の端部までの距離として定義される第4
    の距離と、 前記第5の辺から前記第5の辺に最も近い前記第3のコン
    タクトホール群の端部までの距離として定義される第5
    の距離と、 前記第6の辺から前記第6の辺に最も近い前記第3のコン
    タクトホール群の端部までの距離として定義される第6
    の距離とを有し、 前記第1の距離および前記第2の距離は共に前記第3の距
    離以上の値であり、前記第4の距離および前記第5の距離
    は共に前記第6の距離以上の値であことを特徴とする請
    求項6あるいは請求項7に記載の半導体集積回路装置。
11. 【請求項１１】 入出力端子に接続される入力用の第1
    のトランジスタおよび出力用の第2のトランジスタであ
    って、前記第1のトランジスタは、 半導体基板上に第1の方向に延在して形成されかつ第2の
    方向に並んで形成される第1および第2の不純物拡散領域
    と、 前記第1の不純物拡散領域上に形成された第1の抵抗率を
    有する第1の導電層と、 前記第1の不純物拡散領域と前記第1の導電層とを接続
    し、前記第1の方向に関して複数個並んで配置された第1
    のコンタクトホール群と、 前記第1の導電層上に形成され第2の抵抗率を有する第2
    の導電層と、 前記第1の不純物拡散領域の上部で前記第1の導電層と前
    記第2の導電層とを接続し、前記第1の方向に関して複数
    個並んで配置された第2のコンタクトホール群と、 前記第2の不純物拡散領域上に形成された前記第1の抵抗
    率を有する第3の導電層と、 前記第2の不純物拡散領域と前記第3の導電層とを接続
    し、前記第1の方向に関して複数個並んで配置された第3
    のコンタクトホール群と、 前記第3の導電層上に形成された前記第2の抵抗率を有す
    る第4の導電層と、 前記第2の不純物拡散領域の上部で前記第3の導電層と前
    記第4の導電層とを接続し、前記第1の方向に関して複数
    個並んで配置された第4のコンタクトホール群とを有
    し、 前記第1のコンタクトホール群は、前記第2のコンタクト
    ホール群のコンタクトホールの間に挟まれた状態で予め
    定められた所定数ずつ配置され、該所定数ずつ配置され
    たコンタクトホールは隣接するコンタクトホールと第1
    の所定間隔を有しており、 前記第3のコンタクトホール群は、前記第4のコンタクト
    ホール群のコンタクトホールの間に挟まれた状態で前記
    所定数ずつ配置され、該所定数ずつ配置されたコンタク
    トホールは前記第1の所定間隔を有している前記第1のト
    ランジスタと、 半導体基板上に第3の方向に延在して形成されかつ第4の
    方向に並んで形成される第3および第4の不純物拡散領域
    と、 前記第3の不純物拡散領域上に形成された第1の抵抗率を
    有する第5の導電層と、 前記第3の不純物拡散領域と前記第5の導電層とを接続
    し、前記第3の方向に関して複数個並んで配置された第5
    のコンタクトホール群と、 前記第5の導電層上に形成され第2の抵抗率を有する第6
    の導電層と、 前記第3の不純物拡散領域の上部で前記第5の導電層と前
    記第6の導電層とを接続し、前記第3の方向に関して複数
    個並んで配置された第6のコンタクトホール群 と、前記第4の不純物拡散領域上に形成された前記第1の
    抵抗率を有する第7の導電層と、 前記第4の不純物拡散領域と前記第7の導電層とを接続
    し、前記第3の方向に関して複数個並んで配置された第7
    のコンタクトホール群と、 前記第7の導電層上に形成された前記第2の抵抗率を有す
    る第8の導電層と、 前記第4の不純物拡散領域の上部で前記第7の導電層と前
    記第8の導電層とを接続し、前記第3の方向に関して複数
    個並んで配置された第8のコンタクトホール群とを有
    し、 前記第5のコンタクトホール群は、前記第6のコンタクト
    ホール群のコンタクトホールの間に挟まれた状態で前記
    所定数ずつ配置され、該所定数ずつ配置されたコンタク
    トホールは隣接するコンタクトホールと前記第1の所定
    間隔を有しており、 前記第7のコンタクトホール群は、前記第8のコンタクト
    ホール群のコンタクトホールの間に挟まれた状態で前記
    所定数ずつ配置され、該所定数ずつ配置されたコンタク
    トホールは前記第1の所定間隔を有している前記第2のト
    ランジスタとを有することを特徴とする半導体集積回路
    装置。
12. 【請求項１２】 前記第1の方向に沿いかつ前記第2の拡
    散領域に対向する前記第1の拡散領域における第1の辺
    と、 前記第1の方向に沿いかつ前記第1の拡散領域に対向する
    前記第2の拡散領域における第2の辺と、 前記第3の方向に沿いかつ前記第4の拡散領域に対向する
    前記第3の拡散領域における第3の辺と、 前記第3の方向に沿いかつ前記第3の拡散領域に対向する
    前記第4の拡散領域における第4の辺と、 前記第1の辺と前記第2の辺との距離として定義される第
    1の距離と、 前記第3の辺と前記第4の辺との距離として定義される第
    2の距離と有し、 前記第1の距離および前記第2の距離は等しい値であるこ
    とを特徴とする請求項11記載の半導体集積回路装置。