JPH0330370A - Ｍｉｓ型半導体装置 - Google Patents
Ｍｉｓ型半導体装置Info
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- JPH0330370A JPH0330370A JP16503189A JP16503189A JPH0330370A JP H0330370 A JPH0330370 A JP H0330370A JP 16503189 A JP16503189 A JP 16503189A JP 16503189 A JP16503189 A JP 16503189A JP H0330370 A JPH0330370 A JP H0330370A
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- Japan
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- impurity concentration
- insulating film
- gate electrode
- region
- semiconductor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は、ＭＩＳ型半導体装置に関し、例えば高集積の
ＭＯ３ＬＳＩに適用して好適なものである。
ＭＯ３ＬＳＩに適用して好適なものである。
本発明は、半導体基板上にゲート絶縁膜を介してゲート
電極が形成され、上記ゲート電極の両側の部分の上記半
導体基板中に高不純物濃度の半導体領域が上記ゲート電
極と重ならないように形成されたＭＩＳ型半導体装置に
おいて、上記ゲート絶縁膜から離れた部分の上記半導体
基板中に上記高不純物濃度の半導体領域と接続された上
記高不純物濃度の半導体領域と同一導電型の低不純物濃
度の半導体領域が形成されている。これによって、ゲー
ト絶縁膜を通して流れるバンド・バンド間トンネル電流
の低減を図ることができる。
電極が形成され、上記ゲート電極の両側の部分の上記半
導体基板中に高不純物濃度の半導体領域が上記ゲート電
極と重ならないように形成されたＭＩＳ型半導体装置に
おいて、上記ゲート絶縁膜から離れた部分の上記半導体
基板中に上記高不純物濃度の半導体領域と接続された上
記高不純物濃度の半導体領域と同一導電型の低不純物濃
度の半導体領域が形成されている。これによって、ゲー
ト絶縁膜を通して流れるバンド・バンド間トンネル電流
の低減を図ることができる。
［従来の技術］
第３図は従来のＭＯ３ＬＳＩの一例を示す、第３図に示
すように、この従来のＭＯ３ＬＳＮにおいては、ｐ−型
のシリコン（Ｓｔ）基板１０１の表面にフィールド絶縁
膜１０２が選択的に形成され、これによって素子間分離
が行われている。このフィールド絶縁膜１０２で囲まれ
た活性領域の表面には例えば５ｉｌｌ膜のようなゲート
絶縁膜１０３が形成されている。このゲート絶縁膜１０
３の上にはゲート電極１０４が形成されている。一方、
Ｓｉ基板１中には、このゲート電極１０４に対して自己
整合的にｎ＋型のソース領域１０５及びドレイン領域１
０６が形成されている。そして、これらのゲート電極１
０４、ソース領域１０５及びドレイン領域１０６により
ｎチャネルＭＯＳ Ｆ ＥＴが構成される。
すように、この従来のＭＯ３ＬＳＮにおいては、ｐ−型
のシリコン（Ｓｔ）基板１０１の表面にフィールド絶縁
膜１０２が選択的に形成され、これによって素子間分離
が行われている。このフィールド絶縁膜１０２で囲まれ
た活性領域の表面には例えば５ｉｌｌ膜のようなゲート
絶縁膜１０３が形成されている。このゲート絶縁膜１０
３の上にはゲート電極１０４が形成されている。一方、
Ｓｉ基板１中には、このゲート電極１０４に対して自己
整合的にｎ＋型のソース領域１０５及びドレイン領域１
０６が形成されている。そして、これらのゲート電極１
０４、ソース領域１０５及びドレイン領域１０６により
ｎチャネルＭＯＳ Ｆ ＥＴが構成される。
第４図は従来のＭＯ３ＬＳＩの他の例を示す。
第４図に示すように、この従来のＭＯ３ＬＳＩにおいて
は、ゲート電極１０４の側壁にＳｉＯ□から成るサイド
ウオールスペーサ１０７が形成されている。一方、ゲー
ト電極１０４の両側の部分のＳＬ基板１０１中には、ｎ
°型の高不純物濃度領域１０８．１０９が形成されてい
る。さらに、サイドウオールスペーサ１０７の下方の部
分のＳｌ基板１０１中には、ｎ−型の低不純物濃度領域
１１０゜１１１が形成されている。高不純物濃度領域１
０８及び低不純物濃度領域１１０によりソース領域が形
成され、高不純物濃度領域１０９及び低不純物濃度領域
１１１によりドレイン領域が形成されている。そして、
これらのゲート電極１０４、ソース領域及びドレイン領
域により、低不純物濃度領域１１１によりドレイン領域
の近傍の電界を緩和したＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）構造のｎチャネルＭＯ３Ｆ
ＥＴが構成される。このＬＤＤ構造のＭＯＳＦＥＴにつ
いては、例えばｒ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ Ｗｏ
ｒｌｄ １９Ｂ７．２Ｊにおいて論じられている。
は、ゲート電極１０４の側壁にＳｉＯ□から成るサイド
ウオールスペーサ１０７が形成されている。一方、ゲー
ト電極１０４の両側の部分のＳＬ基板１０１中には、ｎ
°型の高不純物濃度領域１０８．１０９が形成されてい
る。さらに、サイドウオールスペーサ１０７の下方の部
分のＳｌ基板１０１中には、ｎ−型の低不純物濃度領域
１１０゜１１１が形成されている。高不純物濃度領域１
０８及び低不純物濃度領域１１０によりソース領域が形
成され、高不純物濃度領域１０９及び低不純物濃度領域
１１１によりドレイン領域が形成されている。そして、
これらのゲート電極１０４、ソース領域及びドレイン領
域により、低不純物濃度領域１１１によりドレイン領域
の近傍の電界を緩和したＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）構造のｎチャネルＭＯ３Ｆ
ＥＴが構成される。このＬＤＤ構造のＭＯＳＦＥＴにつ
いては、例えばｒ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ Ｗｏ
ｒｌｄ １９Ｂ７．２Ｊにおいて論じられている。
（発明が解決しようとする課Ｂ）
ところで、近年、ＭＯ３ＬＳＩにおいては、高集積化及
び高密度化の進展により素子寸法が一層微細化しつつあ
り、それに伴ってゲート絶縁膜の膜厚も次第に小さくな
ってきている。しかし、上述の第３図及び第４図に示す
従来のＭＯ３ＬＳＩにおいては、ゲート絶縁膜１０３の
膜厚が小さくなると、次のような問題が生じる。
び高密度化の進展により素子寸法が一層微細化しつつあ
り、それに伴ってゲート絶縁膜の膜厚も次第に小さくな
ってきている。しかし、上述の第３図及び第４図に示す
従来のＭＯ３ＬＳＩにおいては、ゲート絶縁膜１０３の
膜厚が小さくなると、次のような問題が生じる。
すなわち、上述の第３図及び第４図に示す従来のＭＯ３
ＬＳＩにおいては、ゲート電極１０４とソース領域及び
ドレイン領域とが重なっている。
ＬＳＩにおいては、ゲート電極１０４とソース領域及び
ドレイン領域とが重なっている。
今、ゲート電極１０４とドレイン領域とが重なった部分
に注目すると、この重なった部分におけるＳｔ基板１０
１の表面の部分に発生する電界Ｅ、Ｓ４は次式で表され
る。
に注目すると、この重なった部分におけるＳｔ基板１０
１の表面の部分に発生する電界Ｅ、Ｓ４は次式で表され
る。
二こで、ψ五は不純物濃度及び物質の種類（ここでは３
３）によって決まる内部ポテンシャル、Ｔ、）。
３）によって決まる内部ポテンシャル、Ｔ、）。
はゲート絶縁膜１０３の膜厚、ＶＤ、はドレイン領域と
ゲート電極１０４との間の外部ポテンシャルである。な
お、（１）式の右辺の分母の「３」は、Ｓｉの誘電率（
−３，９）に対する５ｉ０２の誘電率（−１１，７）の
比である。
ゲート電極１０４との間の外部ポテンシャルである。な
お、（１）式の右辺の分母の「３」は、Ｓｉの誘電率（
−３，９）に対する５ｉ０２の誘電率（−１１，７）の
比である。
（１）式で表される電界Ｅｓｉにより、ゲート絶縁膜１
０３を通してゲート電極１０４とドレイン領域との間に
次式で表されるバンド・バンド間トンネル電流！、が流
れる。
０３を通してゲート電極１０４とドレイン領域との間に
次式で表されるバンド・バンド間トンネル電流！、が流
れる。
ｉ Ｂ −ＡＥｓｉ ｅＸｐ （Ｂ／ Ｅｓ１
） （２）ここで、Ａ、Ｂは定数である。
） （２）ここで、Ａ、Ｂは定数である。
（１） （２）式よりわかるように、このバンド・バン
ド間トンネル電流工。は、ゲート絶縁膜１０３の膜厚Ｔ
ＯＸが小さくなるに従って大きくなる。このため、ＬＳ
Ｉの高集積化に伴いゲート絶縁膜１０３の膜厚が小さく
なると、このバンド・バンド間トンネル電流ＩＤの値は
かなりの大きさになる。
ド間トンネル電流工。は、ゲート絶縁膜１０３の膜厚Ｔ
ＯＸが小さくなるに従って大きくなる。このため、ＬＳ
Ｉの高集積化に伴いゲート絶縁膜１０３の膜厚が小さく
なると、このバンド・バンド間トンネル電流ＩＤの値は
かなりの大きさになる。
例えば、第４図に示すＬＤＤ構造のｎチャネルＭＯ３Ｆ
ＥＴの例では、ＶＤＧさ８■、チャネル長し−０，５９
ｍ、チャネル幅Ｗ ＝ １０ Ｂ ｍ 、 Ｔ ｏｘ
＝１１０人、ゲート電極１０４とソース領域及びドレイ
ン領域との重なり幅＝０．１５μｍ、■３−Ｖ、。−０
■（■３ ：ソース電圧、Ｖ ＠ｌＡｂ ：基板電圧
）の条件で、１０ ＝ｌ Ｏ−’Ａのオーダーとなる。
ＥＴの例では、ＶＤＧさ８■、チャネル長し−０，５９
ｍ、チャネル幅Ｗ ＝ １０ Ｂ ｍ 、 Ｔ ｏｘ
＝１１０人、ゲート電極１０４とソース領域及びドレイ
ン領域との重なり幅＝０．１５μｍ、■３−Ｖ、。−０
■（■３ ：ソース電圧、Ｖ ＠ｌＡｂ ：基板電圧
）の条件で、１０ ＝ｌ Ｏ−’Ａのオーダーとなる。
このバンド・バンド間トンネル電流Ｉ０は、ゲート絶縁
Ｍ１０３のリーク電流の主成分となり、例えば４Ｍビッ
ト、１６Ｍビット、６４Ｍビットなどのスタテ４ツクＲ
Ａ Ｍ （Ｒａｎｄｏｍ＾ｃｃｅｓｓ Ｍｅｎ＋。
Ｍ１０３のリーク電流の主成分となり、例えば４Ｍビッ
ト、１６Ｍビット、６４Ｍビットなどのスタテ４ツクＲ
Ａ Ｍ （Ｒａｎｄｏｍ＾ｃｃｅｓｓ Ｍｅｎ＋。
ｒｙ）や、１６Ｍビット、６４Ｍビットなどのダイナミ
ックＲＡＭのような高集積のＬＳＩにおいては、信転性
上や特性上で大きな問題となってくる。
ックＲＡＭのような高集積のＬＳＩにおいては、信転性
上や特性上で大きな問題となってくる。
従って本発明の目的は、ゲート絶縁膜を通して流れるバ
ンド・バンド間トンネル電流の低減を図ることができる
ＭＩＳ型半導体装置を提供することにある。
ンド・バンド間トンネル電流の低減を図ることができる
ＭＩＳ型半導体装置を提供することにある。
上記目的を達成するために、本発明は、半導体基板（１
）上にゲート絶縁膜（３）を介してゲート電極（４）が
形成され、ゲート電極（４）の両側の部分の半導体基板
（１）中に高不純物濃度の半導体領域（６，７）がゲー
ト電極（４）と重ならないように形成されたＭＩＳ型半
導体装置において、ゲート絶縁膜（３）から離れた部分
の半導体基板（１）中に高不純物濃度の半導体領域（６
゜７）と接続された高不純物濃度の半導体領域（６゜７
）と同一導電型の低不純物濃度の半導体領域（８，９）
が形成されている。
）上にゲート絶縁膜（３）を介してゲート電極（４）が
形成され、ゲート電極（４）の両側の部分の半導体基板
（１）中に高不純物濃度の半導体領域（６，７）がゲー
ト電極（４）と重ならないように形成されたＭＩＳ型半
導体装置において、ゲート絶縁膜（３）から離れた部分
の半導体基板（１）中に高不純物濃度の半導体領域（６
゜７）と接続された高不純物濃度の半導体領域（６゜７
）と同一導電型の低不純物濃度の半導体領域（８，９）
が形成されている。
高不純物濃度の半導体領域（６，７）と低不純物濃度の
半導体領域（８，９）とによりソース領域及びドレイン
領域が形成される。この場合、この低不純物濃度の半導
体領域（８，９）は、ゲート絶縁膜（３）から離れた部
分の半導体基板（１）中に形成されていることから、ゲ
ート電極（４）とソース領域及びドレイン領域との間に
発生する電界のピークは半導体基Ｆｉ（１”）の表面か
らある深さの所に位置するようになり、従ってゲート電
極（４）とソース領域及びドレイン領域とが重なった部
分における半導体基板（１）の表面の部分の電界は小さ
くなる。これによって、この電界によりゲート絶縁膜（
３）を通して流れるバンド・バンド間トンネル電流の低
減を図ることができる。
半導体領域（８，９）とによりソース領域及びドレイン
領域が形成される。この場合、この低不純物濃度の半導
体領域（８，９）は、ゲート絶縁膜（３）から離れた部
分の半導体基板（１）中に形成されていることから、ゲ
ート電極（４）とソース領域及びドレイン領域との間に
発生する電界のピークは半導体基Ｆｉ（１”）の表面か
らある深さの所に位置するようになり、従ってゲート電
極（４）とソース領域及びドレイン領域とが重なった部
分における半導体基板（１）の表面の部分の電界は小さ
くなる。これによって、この電界によりゲート絶縁膜（
３）を通して流れるバンド・バンド間トンネル電流の低
減を図ることができる。
（実施例〕
以下、本発明の一実施例について図面を参照しながら説
明する。この実施例は、本発明をＭＯ３ＬＳＩに適用し
た実施例である。
明する。この実施例は、本発明をＭＯ３ＬＳＩに適用し
た実施例である。
第１図は本発明の一実施例によるＭＯ５ＬＳｒを示す。
第１図に示すように、この実施例によるＭＯ３ＬＳＩに
おいては、例えばｐ−型Ｓｌ基板のような半導体基Ｆｉ
ｌの表面に例えばｓｉｏｇｌ！ｌのようなフィールド絶
縁膜２が選択的に形成され、これによって素子間分離が
行われている。このフィールド絶縁膜２で囲まれた活性
領域の表面には例えばＳｉＯ□膜のようなゲート絶縁膜
３が形成されている。
おいては、例えばｐ−型Ｓｌ基板のような半導体基Ｆｉ
ｌの表面に例えばｓｉｏｇｌ！ｌのようなフィールド絶
縁膜２が選択的に形成され、これによって素子間分離が
行われている。このフィールド絶縁膜２で囲まれた活性
領域の表面には例えばＳｉＯ□膜のようなゲート絶縁膜
３が形成されている。
このゲート絶縁膜３の上にはゲート電極４が形成されて
いる。このゲート電極４は、例えばリン（Ｐ）のような
不純物をドープした多結晶Ｓｉ膜や、この不純物をドー
プした多結晶Ｓｉ膜の上に例えばモリブデンシリサイド
（ＭｏＳｉｔ）膜のような高融点金属シリサイド膜を形
成したポリサイド膜により構成することができる。また
、符号５は例えばＳｌＯ□から成るサイドウオールスペ
ーサを示す。
いる。このゲート電極４は、例えばリン（Ｐ）のような
不純物をドープした多結晶Ｓｉ膜や、この不純物をドー
プした多結晶Ｓｉ膜の上に例えばモリブデンシリサイド
（ＭｏＳｉｔ）膜のような高融点金属シリサイド膜を形
成したポリサイド膜により構成することができる。また
、符号５は例えばＳｌＯ□から成るサイドウオールスペ
ーサを示す。
一方、ゲート電極４の両側の部分の半導体基板１中には
、例えばｎ°型の高不純物濃度領域６゜７がこのゲート
電極４に対して自己整合的に形成されている。ここで、
これらの高不純物濃度領域６．７は、ゲート電極４と重
ならないように形成されている。また、サイドウオール
スペーサ５の下方の部分の半導体基板１中には、例えば
ｎ−型の低不純物濃度領域８．９がゲート電極４に対し
て自己整合的に形成されている。これらの低不純物濃度
領域８，９は、それぞれ上述の高不純物濃度領域６．７
と接続されている。高不純物濃度領域６及び低不純物濃
度領域８によりソース領域が形成され、高不純物濃度領
域７及び低不純物濃度領域９によりドレイン領域が形成
されている。そして、これらのゲート電極４、ソース領
域及びドレイン領域により、ＬＤＤ構造のｎチャネルＭ
Ｏ５ＦＥＴが構成される。
、例えばｎ°型の高不純物濃度領域６゜７がこのゲート
電極４に対して自己整合的に形成されている。ここで、
これらの高不純物濃度領域６．７は、ゲート電極４と重
ならないように形成されている。また、サイドウオール
スペーサ５の下方の部分の半導体基板１中には、例えば
ｎ−型の低不純物濃度領域８．９がゲート電極４に対し
て自己整合的に形成されている。これらの低不純物濃度
領域８，９は、それぞれ上述の高不純物濃度領域６．７
と接続されている。高不純物濃度領域６及び低不純物濃
度領域８によりソース領域が形成され、高不純物濃度領
域７及び低不純物濃度領域９によりドレイン領域が形成
されている。そして、これらのゲート電極４、ソース領
域及びドレイン領域により、ＬＤＤ構造のｎチャネルＭ
Ｏ５ＦＥＴが構成される。
この実施例においては、上述の低不純物濃度領域８，９
は、これらの低不純物濃度領域８．９中の不純物濃度分
布のピークが半導体基板ｌの表面からある深さの所にく
るように形成されている。
は、これらの低不純物濃度領域８．９中の不純物濃度分
布のピークが半導体基板ｌの表面からある深さの所にく
るように形成されている。
そして、これらの低不純物濃度領域８．９は、半導体基
板１の表面から離れた部分に形成されており、ゲート絶
縁膜３とは直接接触していない。
板１の表面から離れた部分に形成されており、ゲート絶
縁膜３とは直接接触していない。
なお、実際には眉間絶縁膜や配線などが形成されている
が、その図示及び説明は省略する。
が、その図示及び説明は省略する。
次に、上述のように構成されたこの実施例によるＭＯ３
ＬＳＩの製造方法の一例について説明する。
ＬＳＩの製造方法の一例について説明する。
第２図に示すように、まず半導体基板ｌの表面を選択的
に熱酸化することによりフィールド絶縁膜２を形成して
素子間分離を行った後、このフィールド絶縁膜２で囲ま
れた活性領域の表面に例えば熱酸化法により例えばＳｉ
ｎ、膜のようなゲート絶縁１ｌＩＩ３を形成する６次に
、例えばＣＶＤ法により全面に多結晶５ｉｌｌを形成し
、この多結晶Ｓｉ膜に例えばＰのような不純物をドープ
して低抵抗化した後、この多結晶Ｓｔ膜及びゲート絶縁
膜３をエツチングにより所定形状にパターンニングする
。これによ、って、ゲート絶縁膜３上にゲート電極４が
形成される。なお、ゲート電極４をポリサイド膜により
構成する場合には、多結晶Ｓｉ膜上に高融点金属シリサ
イド膜を形成した後にパターンニングを行う。次に、こ
のゲート電極４をマスクとして半導体基板１中に例えば
Ｐのようなｎ型不純物を高エネルギーで低濃度にイオン
注入する。これによって、ゲート絶縁膜３から離れた部
分の半導体基板ｌ中に低不純物濃度領域８．９がゲート
電極４に対して自己整合的に形成される。
に熱酸化することによりフィールド絶縁膜２を形成して
素子間分離を行った後、このフィールド絶縁膜２で囲ま
れた活性領域の表面に例えば熱酸化法により例えばＳｉ
ｎ、膜のようなゲート絶縁１ｌＩＩ３を形成する６次に
、例えばＣＶＤ法により全面に多結晶５ｉｌｌを形成し
、この多結晶Ｓｉ膜に例えばＰのような不純物をドープ
して低抵抗化した後、この多結晶Ｓｔ膜及びゲート絶縁
膜３をエツチングにより所定形状にパターンニングする
。これによ、って、ゲート絶縁膜３上にゲート電極４が
形成される。なお、ゲート電極４をポリサイド膜により
構成する場合には、多結晶Ｓｉ膜上に高融点金属シリサ
イド膜を形成した後にパターンニングを行う。次に、こ
のゲート電極４をマスクとして半導体基板１中に例えば
Ｐのようなｎ型不純物を高エネルギーで低濃度にイオン
注入する。これによって、ゲート絶縁膜３から離れた部
分の半導体基板ｌ中に低不純物濃度領域８．９がゲート
電極４に対して自己整合的に形成される。
次に、例えばＣＶＤ法により全面に５ｉ０２膜を形成し
た後、例えば反応性イオンエツチング（ＲＩＢ）法によ
りこの５ｉＣ）２膜を基板表面と垂直方向に異方性エツ
チングして、第１図に示すようにサイドウオールスペー
サ５を形成する。次に、このサイドウオールスペーサ５
をマスクとして半導体基板ｌ中に例えばヒ素（Ａｓ）の
ようなｎ型不純物を高濃度にイオン注入する。この後、
注入不純物の電気的活性化のための熱処理を行う。これ
によって、高不純物濃度領域６及び低不純物濃度領域８
から成るソース領域と高不純物濃度領域７及び低不純物
濃度領域９から成るドレイン領域とが形成される。
た後、例えば反応性イオンエツチング（ＲＩＢ）法によ
りこの５ｉＣ）２膜を基板表面と垂直方向に異方性エツ
チングして、第１図に示すようにサイドウオールスペー
サ５を形成する。次に、このサイドウオールスペーサ５
をマスクとして半導体基板ｌ中に例えばヒ素（Ａｓ）の
ようなｎ型不純物を高濃度にイオン注入する。この後、
注入不純物の電気的活性化のための熱処理を行う。これ
によって、高不純物濃度領域６及び低不純物濃度領域８
から成るソース領域と高不純物濃度領域７及び低不純物
濃度領域９から成るドレイン領域とが形成される。
この後、層間絶縁膜、配線などの形成工程を経て、目的
とするＭＯ３ＬＳＩが完成される。
とするＭＯ３ＬＳＩが完成される。
以上のように、この実施例によれば、ソース領域及びド
レイン領域の一部を構成する低不純物濃度領域８．９が
ゲート絶縁ａＳから離れた部分の半導体基板１中に形成
されているので、ゲート電極４とソース領域及びドレイ
ン領域との間に発生する電界のピークは半導体基板１の
表面からある深さの所に位置し、このためこのゲート電
極４とソース領域及びドレイン領域とが重なった部分に
おける半導体基板１の表面の部分に発生する電界は、例
えば第４図に示す従来のＭＯ３ＬＳＩの場合に比べてか
なり小さくなる。従って、この電界によりゲート絶縁Ｗ
Ａ３を通して流れるバンド・バンド間トンネル電流の低
減を図ることができる。
レイン領域の一部を構成する低不純物濃度領域８．９が
ゲート絶縁ａＳから離れた部分の半導体基板１中に形成
されているので、ゲート電極４とソース領域及びドレイ
ン領域との間に発生する電界のピークは半導体基板１の
表面からある深さの所に位置し、このためこのゲート電
極４とソース領域及びドレイン領域とが重なった部分に
おける半導体基板１の表面の部分に発生する電界は、例
えば第４図に示す従来のＭＯ３ＬＳＩの場合に比べてか
なり小さくなる。従って、この電界によりゲート絶縁Ｗ
Ａ３を通して流れるバンド・バンド間トンネル電流の低
減を図ることができる。
これによって、このバンド・バンド間トンネル電流が主
成分であるゲート絶縁膜３のリーク電流の低減を図るこ
とができ、従って高集積化に伴いゲート絶縁膜３の膜厚
が小さくなっても、このゲート絶縁膜３のリーク電流に
よりＭＯ３ＬＳＩの信鎖性上及び特性上で問題が生じる
のを防止することができる。
成分であるゲート絶縁膜３のリーク電流の低減を図るこ
とができ、従って高集積化に伴いゲート絶縁膜３の膜厚
が小さくなっても、このゲート絶縁膜３のリーク電流に
よりＭＯ３ＬＳＩの信鎖性上及び特性上で問題が生じる
のを防止することができる。
この実施例によるＬＤＤ構造は、例えば４Ｍビット、１
６Ｍビット、６４ＭビットなどのスタティックＲＡＭや
、１６Ｍビット、６４ＭビットなどのダイナミックＲＡ
Ｍのような高集積のＬＳＩに適用することができる。
６Ｍビット、６４ＭビットなどのスタティックＲＡＭや
、１６Ｍビット、６４ＭビットなどのダイナミックＲＡ
Ｍのような高集積のＬＳＩに適用することができる。
以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
例えば、上述の実施例においては、ｎチャネルＭＯ３Ｆ
ＥＴの場合について説明したが、本発明はｐチャネルＭ
Ｏ３ＦＥＴに適用することも可能である。また、上述の
実施例においては、本発明をＭＯ５ＬＳＩに適用した場
合について説明したが、本発明は、例えばバイポーラ−
ＣＭＯ３ＬＳＩに適用することも可能である。より一般
的には、本発明はＭＩＳ型半導体装置全般に適用するこ
とが可能である。
ＥＴの場合について説明したが、本発明はｐチャネルＭ
Ｏ３ＦＥＴに適用することも可能である。また、上述の
実施例においては、本発明をＭＯ５ＬＳＩに適用した場
合について説明したが、本発明は、例えばバイポーラ−
ＣＭＯ３ＬＳＩに適用することも可能である。より一般
的には、本発明はＭＩＳ型半導体装置全般に適用するこ
とが可能である。
以上説明したように、本発明によれば、ゲート絶縁膜か
ら離れた部分の半導体基板中に高不純物濃度の半導体領
域と接続された高不純物濃度の半導体領域と同一導電型
の低不純物濃度の半導体領域が形成されているので、ゲ
ート電極とソース領域及びドレイン領域とが重なった部
分における半導体基板の表面の部分に発生する電界が小
さくなり、これによってこの電界によりゲート絶縁膜を
通して流れるバンド・バンド間トンネル電流の低減を図
ることができる。
ら離れた部分の半導体基板中に高不純物濃度の半導体領
域と接続された高不純物濃度の半導体領域と同一導電型
の低不純物濃度の半導体領域が形成されているので、ゲ
ート電極とソース領域及びドレイン領域とが重なった部
分における半導体基板の表面の部分に発生する電界が小
さくなり、これによってこの電界によりゲート絶縁膜を
通して流れるバンド・バンド間トンネル電流の低減を図
ることができる。
第１図は本発明の一実施例によるＭＯＳＬＳＩを示す断
面図、第２図は第１図に示すＭＯＳＬＳＩの製造方法の
一例を説明するための断面図、第３図は従来のＭＯＳＬ
ＳＩの一例を示す断面図、第４図は従来のＭＯＳＬＳＩ
の他の例を示す断面図である。 ７：高不純物濃度領域、 領域。
面図、第２図は第１図に示すＭＯＳＬＳＩの製造方法の
一例を説明するための断面図、第３図は従来のＭＯＳＬ
ＳＩの一例を示す断面図、第４図は従来のＭＯＳＬＳＩ
の他の例を示す断面図である。 ７：高不純物濃度領域、 領域。
Claims (1)
- 【特許請求の範囲】 半導体基板上にゲート絶縁膜を介してゲート電極が形成
され、上記ゲート電極の両側の部分の上記半導体基板中
に高不純物濃度の半導体領域が上記ゲート電極と重なら
ないように形成されたＭＩＳ型半導体装置において、 上記ゲート絶縁膜から離れた部分の上記半導体基板中に
上記高不純物濃度の半導体領域と接続された上記高不純
物濃度の半導体領域と同一導電型の低不純物濃度の半導
体領域が形成されていることを特徴とするＭＩＳ型半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16503189A JPH0330370A (ja) | 1989-06-27 | 1989-06-27 | Ｍｉｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16503189A JPH0330370A (ja) | 1989-06-27 | 1989-06-27 | Ｍｉｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0330370A true JPH0330370A (ja) | 1991-02-08 |
Family
ID=15804530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16503189A Pending JPH0330370A (ja) | 1989-06-27 | 1989-06-27 | Ｍｉｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0330370A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6073925A (en) * | 1996-04-17 | 2000-06-13 | Tohoku Ricoh Co., Ltd. | Image forming apparatus |
| JP2009038076A (ja) * | 2007-07-31 | 2009-02-19 | National Institute Of Advanced Industrial & Technology | 二重絶縁ゲート電界効果トランジスタ |
| US8283154B2 (en) | 2005-01-26 | 2012-10-09 | National Institute For Agro-Environmental Sciences Independent Administrative Institute | Method of decontaminating polluted environments with bacteria on a porous support |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61259576A (ja) * | 1985-04-12 | 1986-11-17 | ゼネラル・エレクトリツク・カンパニイ | 電界効果トランジスタ |
| JPS6453461A (en) * | 1987-05-19 | 1989-03-01 | Seiko Epson Corp | Semiconductor device and manufacture thereof |
-
1989
- 1989-06-27 JP JP16503189A patent/JPH0330370A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61259576A (ja) * | 1985-04-12 | 1986-11-17 | ゼネラル・エレクトリツク・カンパニイ | 電界効果トランジスタ |
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| JP2009038076A (ja) * | 2007-07-31 | 2009-02-19 | National Institute Of Advanced Industrial & Technology | 二重絶縁ゲート電界効果トランジスタ |
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