JPH11220130A - 半導体素子の配線と半導体素子及びその製造方法 - Google Patents
半導体素子の配線と半導体素子及びその製造方法Info
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- JPH11220130A JPH11220130A JP10327601A JP32760198A JPH11220130A JP H11220130 A JPH11220130 A JP H11220130A JP 10327601 A JP10327601 A JP 10327601A JP 32760198 A JP32760198 A JP 32760198A JP H11220130 A JPH11220130 A JP H11220130A
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】n 型チャンネルトランジスタ及びp 型チャンネ
ルトランジスタのゲート電極を同時に一挙に形成する半
導体素子の製造方法を提供する。 【解決手段】半導体基板１１の上面の一部に形成された
第２絶縁膜（ゲート酸化膜）上に、サンドイッチ状に構
成された２個以上の相異なる物質からなる配線１３を形
成し、該配線１３の両方側であって半導体基板１１の他
の上面に不純物ドーピング層のソース／ドレイン１４を
形成して、半導体素子を完成する。
ルトランジスタのゲート電極を同時に一挙に形成する半
導体素子の製造方法を提供する。 【解決手段】半導体基板１１の上面の一部に形成された
第２絶縁膜（ゲート酸化膜）上に、サンドイッチ状に構
成された２個以上の相異なる物質からなる配線１３を形
成し、該配線１３の両方側であって半導体基板１１の他
の上面に不純物ドーピング層のソース／ドレイン１４を
形成して、半導体素子を完成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子の配線
とその配線を用いた半導体素子及びその製造方法に係る
もので、詳しくは、二つ以上の相異なる材質の膜が水平
に接触配置された配線と、該配線を用いた半導体素子及
びその製造方法に関する。
とその配線を用いた半導体素子及びその製造方法に係る
もので、詳しくは、二つ以上の相異なる材質の膜が水平
に接触配置された配線と、該配線を用いた半導体素子及
びその製造方法に関する。
【０００２】
【従来の技術】一般に、半導体素子のゲート電極は、ポ
リシリコン層の上面にシリサイド層又は金属層を積層し
て電気抵抗を低下するように形成し、電気信号を伝達す
る配線の役割を担うものであって、トランジスタの構成
要素としてのゲート電極以外にも、半導体素子で電気信
号を伝達する配線として広用されている。
リシリコン層の上面にシリサイド層又は金属層を積層し
て電気抵抗を低下するように形成し、電気信号を伝達す
る配線の役割を担うものであって、トランジスタの構成
要素としてのゲート電極以外にも、半導体素子で電気信
号を伝達する配線として広用されている。
【０００３】そして、最近、自己整合法を用いてソース
／ドレイン領域を形成するとき、不純物がゲート電極を
通過して半導体基板内に浸透することを防止するため、
ポリシリコン層とシリサイド層との間に、窒化チタニウ
ムのような不純物拡散防止層を形成するポリシリコン/
拡散防止層/ 金属性膜からなる多層膜ゲート電極製造技
術が開発されている。
／ドレイン領域を形成するとき、不純物がゲート電極を
通過して半導体基板内に浸透することを防止するため、
ポリシリコン層とシリサイド層との間に、窒化チタニウ
ムのような不純物拡散防止層を形成するポリシリコン/
拡散防止層/ 金属性膜からなる多層膜ゲート電極製造技
術が開発されている。
【０００４】また、このようなポリシリコン層/ 金属性
膜及びポリシリコン/ 拡散防止層/金属性膜等のような
多層膜構造以外についても、単一の金属層構造のゲート
電極の電気的特性に関する論文が発表されている。以
下、従来の半導体素子の配線（ゲート電極）と該配線を
用いた半導体素子の構造について、図５に基づいて説明
する。
膜及びポリシリコン/ 拡散防止層/金属性膜等のような
多層膜構造以外についても、単一の金属層構造のゲート
電極の電気的特性に関する論文が発表されている。以
下、従来の半導体素子の配線（ゲート電極）と該配線を
用いた半導体素子の構造について、図５に基づいて説明
する。
【０００５】通常、n チャンネルトランジスタを製造す
るときは、p 型半導体基板を利用し、p 型チャンネルト
ランジスタを製造するときは、n 型半導体基板を利用す
るが、ここでは、n チャンネルトランジスタを有する半
導体素子の例について説明する。即ち、従来の１例とし
て、図５(A) に示すように、p 型不純物がドーピングさ
れた半導体基板１の上面の一部に絶縁膜２が形成され、
該絶縁膜２の上面にゲート電極３が形成され、該ゲート
電極３の両側のp 型半導体基板１の上面にはｎ型ドーピ
ング層４が形成されている。
るときは、p 型半導体基板を利用し、p 型チャンネルト
ランジスタを製造するときは、n 型半導体基板を利用す
るが、ここでは、n チャンネルトランジスタを有する半
導体素子の例について説明する。即ち、従来の１例とし
て、図５(A) に示すように、p 型不純物がドーピングさ
れた半導体基板１の上面の一部に絶縁膜２が形成され、
該絶縁膜２の上面にゲート電極３が形成され、該ゲート
電極３の両側のp 型半導体基板１の上面にはｎ型ドーピ
ング層４が形成されている。
【０００６】この場合、通常ではゲート絶縁膜２は熱酸
化法を用いて酸化膜として形成されるが、場合によって
は、窒化膜のような高誘電率の絶縁膜を形成することも
できる。また、前記ゲート電極３は、ドーピングされた
ポリシリコン層パターン３aの上面に、金属層パターン
又はシリサイドパターンを積層した多層膜に形成する
が、以下、それらの金属層及びシリサイド層を金属性膜
と総称する。
化法を用いて酸化膜として形成されるが、場合によって
は、窒化膜のような高誘電率の絶縁膜を形成することも
できる。また、前記ゲート電極３は、ドーピングされた
ポリシリコン層パターン３aの上面に、金属層パターン
又はシリサイドパターンを積層した多層膜に形成する
が、以下、それらの金属層及びシリサイド層を金属性膜
と総称する。
【０００７】従って、金属性膜パターン３b は金属層パ
ターン又はシリサイド層パターンを総称したものであ
り、前記金属性膜としては、タングステン（W ）又は窒
化チタニウム（TiN ）のような金属層、並びにTiSi2 、
CoSi2 、NiSi2 のようなシリサイド層が主に用いられ
る。また、従来の他の例として、図５(B) に示すよう
に、ゲート電極３がポリシリコン層パターン３a/不純物
拡散防止層３c/金属性膜パターン３b の多層膜構造にて
形成され、その他は前記従来の１例と同様に構成されて
いる。前記不純物拡散防止層３c は、TiN 、WNx 又はこ
れらを包含する成分系の物質層である。以下、このよう
な不純物拡散防止層を保護膜と称す。
ターン又はシリサイド層パターンを総称したものであ
り、前記金属性膜としては、タングステン（W ）又は窒
化チタニウム（TiN ）のような金属層、並びにTiSi2 、
CoSi2 、NiSi2 のようなシリサイド層が主に用いられ
る。また、従来の他の例として、図５(B) に示すよう
に、ゲート電極３がポリシリコン層パターン３a/不純物
拡散防止層３c/金属性膜パターン３b の多層膜構造にて
形成され、その他は前記従来の１例と同様に構成されて
いる。前記不純物拡散防止層３c は、TiN 、WNx 又はこ
れらを包含する成分系の物質層である。以下、このよう
な不純物拡散防止層を保護膜と称す。
【０００８】更に、従来の他の例として、図５(C) に示
すように、ゲート電極３が単一の金属層から形成されて
いる。
すように、ゲート電極３が単一の金属層から形成されて
いる。
【０００９】
【発明が解決しようとする課題】このような従来の半導
体素子ん配線構造（ゲート電極）においては、次のよう
な問題があった。まず、ゲート電極が、図５（Ａ）及び
図５（Ｂ）に示したように、ポリシリコン層がゲート酸
化膜上に形成され、該ポリシリコン層上に金属性膜が形
成された多層膜の構造の場合、半導体素子のしきい電圧
Ｖｔは、ポリシリコンの仕事関数とチャンネル領域のド
ーピング濃度により決定され、前記金属性膜は、ただ、
ゲート電極の抵抗を低下させる役割を担う。
体素子ん配線構造（ゲート電極）においては、次のよう
な問題があった。まず、ゲート電極が、図５（Ａ）及び
図５（Ｂ）に示したように、ポリシリコン層がゲート酸
化膜上に形成され、該ポリシリコン層上に金属性膜が形
成された多層膜の構造の場合、半導体素子のしきい電圧
Ｖｔは、ポリシリコンの仕事関数とチャンネル領域のド
ーピング濃度により決定され、前記金属性膜は、ただ、
ゲート電極の抵抗を低下させる役割を担う。
【００１０】上記のように多層膜のゲート電極の構造を
有する半導体素子においては、ポリシリコン層のドーピ
ング濃度が不十分になると、半導体基板の表面が反転さ
れた状態（inversion mode）、即ち、チャンネルが形成
された状態で、ポリシリコン層ゲート電極とゲート絶縁
膜の界面付近からゲート空乏層が形成されて、しきい電
圧Vtを増加させるなど半導体素子の駆動力を低下させる
という問題があった。
有する半導体素子においては、ポリシリコン層のドーピ
ング濃度が不十分になると、半導体基板の表面が反転さ
れた状態（inversion mode）、即ち、チャンネルが形成
された状態で、ポリシリコン層ゲート電極とゲート絶縁
膜の界面付近からゲート空乏層が形成されて、しきい電
圧Vtを増加させるなど半導体素子の駆動力を低下させる
という問題があった。
【００１１】また、図５（Ｃ）に示したように、単一の
金属層のゲート電極の場合は、上記したように、ポリシ
リコン層ゲート電極から空乏層が形成されることはない
が、しきい電圧Ｖｔがポリシリコン層ゲート電極よりも
高いという問題があった。即ち、ｎチャンネルＭＯＳト
ランジスタにおいては、金属性膜のゲート電極を用いた
場合、しきい電圧Ｖｔが、ｐ+ ドーピングシリコン層ゲ
ート電極よりも絶対値で０．６Ｖほど増加する傾向があ
る。
金属層のゲート電極の場合は、上記したように、ポリシ
リコン層ゲート電極から空乏層が形成されることはない
が、しきい電圧Ｖｔがポリシリコン層ゲート電極よりも
高いという問題があった。即ち、ｎチャンネルＭＯＳト
ランジスタにおいては、金属性膜のゲート電極を用いた
場合、しきい電圧Ｖｔが、ｐ+ ドーピングシリコン層ゲ
ート電極よりも絶対値で０．６Ｖほど増加する傾向があ
る。
【００１２】従って、今後の低電圧／低電力素子に伴
い、しきい電圧Ｖｔを低減するためには、半導体基板表
面のチャンネル領域に形成された導電型のドーピングと
は反対の導電型を有するカウンタードーピング（counte
r doping）をすべきであるが、この場合、ＭＯＳトラン
ジスタの反転層（inversion layer ）がゲート絶縁膜と
シリコン基板の界面から離れて、シリコン基板の深いと
ころに形成される埋込みチャンネル（burried channel
）現象が発生し、該埋込みチャンネルは、通常、しき
い電圧Vtの減少又はドレイン電界の障壁の低下などのシ
ョートチャンネル（short channel ）効果を発生させ
て、半導体素子の特性を低下させる。
い、しきい電圧Ｖｔを低減するためには、半導体基板表
面のチャンネル領域に形成された導電型のドーピングと
は反対の導電型を有するカウンタードーピング（counte
r doping）をすべきであるが、この場合、ＭＯＳトラン
ジスタの反転層（inversion layer ）がゲート絶縁膜と
シリコン基板の界面から離れて、シリコン基板の深いと
ころに形成される埋込みチャンネル（burried channel
）現象が発生し、該埋込みチャンネルは、通常、しき
い電圧Vtの減少又はドレイン電界の障壁の低下などのシ
ョートチャンネル（short channel ）効果を発生させ
て、半導体素子の特性を低下させる。
【００１３】更に、金属性膜をゲート電極に利用する場
合、半導体製造工程における熱処理を施すと、該金属層
により、熱膨張係数の異なるゲート酸化膜にかかる熱応
力が、ポリシリコンにかかる熱応力よりも高いため、ひ
ずみが発生し、該ひずみによりゲート電極とゲート絶縁
膜の界面に空隙が生じるため、降伏電圧（breakudownvo
ltage）を低下し、ゲート電極からゲート絶縁膜への電
流の漏洩をもたらして、ゲート酸化膜の特性を低下させ
るという問題があった。
合、半導体製造工程における熱処理を施すと、該金属層
により、熱膨張係数の異なるゲート酸化膜にかかる熱応
力が、ポリシリコンにかかる熱応力よりも高いため、ひ
ずみが発生し、該ひずみによりゲート電極とゲート絶縁
膜の界面に空隙が生じるため、降伏電圧（breakudownvo
ltage）を低下し、ゲート電極からゲート絶縁膜への電
流の漏洩をもたらして、ゲート酸化膜の特性を低下させ
るという問題があった。
【００１４】以上説明したように、従来の半導体素子の
配線構造においては、ポリシリコン層のゲート電極を利
用する場合は、ゲート空乏層が発生し、金属性膜のゲー
ト電極を利用する場合は、ショートチャンネル効果及び
ゲート酸化膜の損傷により半導体素子の特性が低下する
という問題があった。そこで、本発明の第１の目的は、
ポリシリコン層ゲート電極及び金属性膜ゲート電極の欠
点を補完し、電流駆動力が高く、素子の特性が改善され
た半導体素子の配線（ゲート電極）を提供することであ
る。
配線構造においては、ポリシリコン層のゲート電極を利
用する場合は、ゲート空乏層が発生し、金属性膜のゲー
ト電極を利用する場合は、ショートチャンネル効果及び
ゲート酸化膜の損傷により半導体素子の特性が低下する
という問題があった。そこで、本発明の第１の目的は、
ポリシリコン層ゲート電極及び金属性膜ゲート電極の欠
点を補完し、電流駆動力が高く、素子の特性が改善され
た半導体素子の配線（ゲート電極）を提供することであ
る。
【００１５】また、本発明の第２の目的は、二つ以上の
材質の膜が水平方向に配置して形成された半導体素子の
配線（ゲート電極）と、該配線を用いた半導体素子及び
その製造方法を提供することである。また、本発明の第
３の目的は、第１導電膜パターン/ 第２導電膜パターン
/ 第１導電膜パターンからなる横型サンドイッチ状に配
設された半導体素子の配線（ゲート電極）と、該配線を
用いた半導体素子及びその製造方法を提供することであ
る。
材質の膜が水平方向に配置して形成された半導体素子の
配線（ゲート電極）と、該配線を用いた半導体素子及び
その製造方法を提供することである。また、本発明の第
３の目的は、第１導電膜パターン/ 第２導電膜パターン
/ 第１導電膜パターンからなる横型サンドイッチ状に配
設された半導体素子の配線（ゲート電極）と、該配線を
用いた半導体素子及びその製造方法を提供することであ
る。
【００１６】また、本発明の第４の目的は、ポリシリコ
ン層の第１導電膜パターンと、金属性膜の第２導電膜パ
ターンからなる半導体素子の配線（ゲート電極）と、該
配線を用いた半導体素子及びその製造方法を提供するこ
とである。
ン層の第１導電膜パターンと、金属性膜の第２導電膜パ
ターンからなる半導体素子の配線（ゲート電極）と、該
配線を用いた半導体素子及びその製造方法を提供するこ
とである。
【００１７】
【課題を解決するための手段】請求項１に係る発明は、
半導体基板の上面所定部位に形成された絶縁膜と、該絶
縁膜の上面に二つ以上の相異なる物質が水平方向に相互
に接触して形成されることを特徴とする。請求項２に係
る発明は、前記各物質中、少なくとも一つはポリシリコ
ン層で、他の一つは金属性膜であることを特徴とする。
半導体基板の上面所定部位に形成された絶縁膜と、該絶
縁膜の上面に二つ以上の相異なる物質が水平方向に相互
に接触して形成されることを特徴とする。請求項２に係
る発明は、前記各物質中、少なくとも一つはポリシリコ
ン層で、他の一つは金属性膜であることを特徴とする。
【００１８】請求項３に係る発明は、前記絶縁膜の上面
に接触して配設された配線は、第１導電膜パターン/ 第
２導電膜パターン/ 第１導電膜パターンからなる横型サ
ンドイッチ状に形成されることを特徴とする。請求項４
に係る発明は、前記第１導電層パターンの材質は、ドー
ピングされたポリシリコン層で、第２導電層パターンの
材質は、金属性膜であることを特徴とする。
に接触して配設された配線は、第１導電膜パターン/ 第
２導電膜パターン/ 第１導電膜パターンからなる横型サ
ンドイッチ状に形成されることを特徴とする。請求項４
に係る発明は、前記第１導電層パターンの材質は、ドー
ピングされたポリシリコン層で、第２導電層パターンの
材質は、金属性膜であることを特徴とする。
【００１９】請求項５に係る発明は、前記金属性膜は、
タングステン（W ）、窒化チタニウム（TiN ）及びTiSi
2 、CoSi2 、NiSi2 のうち、いずれか一つからなること
を特徴とする。請求項６に係る発明は、前記半導体素子
の配線は、トランジスタのゲート電極であることを特徴
とする。
タングステン（W ）、窒化チタニウム（TiN ）及びTiSi
2 、CoSi2 、NiSi2 のうち、いずれか一つからなること
を特徴とする。請求項６に係る発明は、前記半導体素子
の配線は、トランジスタのゲート電極であることを特徴
とする。
【００２０】請求項７に係る発明は、半導体基板の上面
所定部位に形成された絶縁膜と、該絶縁膜の上面中央の
両側に所定間隔を置いて形成された第１導電層パターン
と、該各第１導電層パターンの間隔内に充填されて第１
導電層パターンの上面にまで形成された第２導電層パタ
ーンと、から形成されたことを特徴とする。請求項８に
係る発明は、前記第１導電層パターンの材質はポリシリ
コン層で、第２導電層パターンの材質は金属性膜である
ことを特徴とする。
所定部位に形成された絶縁膜と、該絶縁膜の上面中央の
両側に所定間隔を置いて形成された第１導電層パターン
と、該各第１導電層パターンの間隔内に充填されて第１
導電層パターンの上面にまで形成された第２導電層パタ
ーンと、から形成されたことを特徴とする。請求項８に
係る発明は、前記第１導電層パターンの材質はポリシリ
コン層で、第２導電層パターンの材質は金属性膜である
ことを特徴とする。
【００２１】請求項９に係る発明は、前記金属性膜は、
タングステン（W ）、窒化チタニウム（TiN ）、TiS
i2 、CoSi2 及びNiSi2 のうち、いずれか一つからなる
ことを特徴とする。請求項１０に係る発明は、前記半導
体素子の配線は、トランジスタのゲート電極であること
を特徴とする。
タングステン（W ）、窒化チタニウム（TiN ）、TiS
i2 、CoSi2 及びNiSi2 のうち、いずれか一つからなる
ことを特徴とする。請求項１０に係る発明は、前記半導
体素子の配線は、トランジスタのゲート電極であること
を特徴とする。
【００２２】請求項１１に係る発明は、請求項３に記載
の配線を有した半導体素子であって、前記第２導電層パ
ターンの下方の半導体基板の上面部位には、第１導電型
のドーピング層が形成されたことを特徴とする。請求項
１２に係る発明は、請求項３に記載の配線を有した半導
体素子であって、前記第１導電層パターンの下方の絶縁
膜の厚さと、前記第２導電層パターンの下方の絶縁膜の
厚さとは、相異していることを特徴とする。
の配線を有した半導体素子であって、前記第２導電層パ
ターンの下方の半導体基板の上面部位には、第１導電型
のドーピング層が形成されたことを特徴とする。請求項
１２に係る発明は、請求項３に記載の配線を有した半導
体素子であって、前記第１導電層パターンの下方の絶縁
膜の厚さと、前記第２導電層パターンの下方の絶縁膜の
厚さとは、相異していることを特徴とする。
【００２３】請求項１３に係る発明は、請求項３に記載
の配線を有した半導体素子であって、前記第１導電層パ
ターンの下方の絶縁膜の材質と、前記第２導電層パター
ンの下方の絶縁膜の材質とは、相異していることを特徴
とする。請求項１４に係る発明は、請求項８に記載の配
線を有した半導体素子であって、前記第２導電層パター
ンの下方の半導体基板の上面部位には、第１導電型のド
ーピング層が形成されたことを特徴とする。
の配線を有した半導体素子であって、前記第１導電層パ
ターンの下方の絶縁膜の材質と、前記第２導電層パター
ンの下方の絶縁膜の材質とは、相異していることを特徴
とする。請求項１４に係る発明は、請求項８に記載の配
線を有した半導体素子であって、前記第２導電層パター
ンの下方の半導体基板の上面部位には、第１導電型のド
ーピング層が形成されたことを特徴とする。
【００２４】請求項１５に係る発明は、請求項８に記載
の配線を有した半導体素子であって、前記第１導電層パ
ターンの下方の絶縁膜の厚さと、前記第２導電層パター
ンの下方の絶縁膜の厚さとは、相異なることを特徴とす
る。請求項１６に係る発明は、一番目の導電型のドーピ
ング層が形成された半導体基板を準備する工程と、該半
導体基板の上面に第１絶縁膜を形成する工程と、該第１
絶縁膜をパターニングして半導体基板の一部上面が露出
された開放部を有する第１絶縁膜パターンを形成する工
程と、前記開放部の露出された半導体基板の上面に第２
絶縁膜を形成する工程と、前記開放部の両側部に第１導
電層パターンを形成する工程と、前記両側の第１導電層
パターン間の開放部を第２導電層パターンで充填する工
程と、前記第１絶縁膜パターンを除去する工程と、を順
次行うことを特徴とする。
の配線を有した半導体素子であって、前記第１導電層パ
ターンの下方の絶縁膜の厚さと、前記第２導電層パター
ンの下方の絶縁膜の厚さとは、相異なることを特徴とす
る。請求項１６に係る発明は、一番目の導電型のドーピ
ング層が形成された半導体基板を準備する工程と、該半
導体基板の上面に第１絶縁膜を形成する工程と、該第１
絶縁膜をパターニングして半導体基板の一部上面が露出
された開放部を有する第１絶縁膜パターンを形成する工
程と、前記開放部の露出された半導体基板の上面に第２
絶縁膜を形成する工程と、前記開放部の両側部に第１導
電層パターンを形成する工程と、前記両側の第１導電層
パターン間の開放部を第２導電層パターンで充填する工
程と、前記第１絶縁膜パターンを除去する工程と、を順
次行うことを特徴とする。
【００２５】請求項１７に係る発明は、請求項１６に記
載の半導体素子の配線形成方法によって、配線を形成し
た後、該配線の両側の半導体基板の上面所定部位に、２
番目の導電型のドーピング層を形成して製造することを
特徴とする。請求項１８に係る発明は、前記第１導電層
パターンを形成する工程を行った後、前記開放部から半
導体基板の上面に不純物を注入して、１番目の導電型の
ドーピング層を形成する工程を追加して行うことを特徴
とする。
載の半導体素子の配線形成方法によって、配線を形成し
た後、該配線の両側の半導体基板の上面所定部位に、２
番目の導電型のドーピング層を形成して製造することを
特徴とする。請求項１８に係る発明は、前記第１導電層
パターンを形成する工程を行った後、前記開放部から半
導体基板の上面に不純物を注入して、１番目の導電型の
ドーピング層を形成する工程を追加して行うことを特徴
とする。
【００２６】請求項１９に係る発明は、前記第１導電層
パターンを形成する工程を行った後、該第１導電層パタ
ーンの内側側壁にTiN 又はWNx のうち、いずれか一つの
化合物からなる膜を形成することを特徴とする。請求項
２０に係る発明は、前記第１導電層パターンは、ドーピ
ングされたポリシリコン層であることを特徴とする。
パターンを形成する工程を行った後、該第１導電層パタ
ーンの内側側壁にTiN 又はWNx のうち、いずれか一つの
化合物からなる膜を形成することを特徴とする。請求項
２０に係る発明は、前記第１導電層パターンは、ドーピ
ングされたポリシリコン層であることを特徴とする。
【００２７】請求項２１に係る発明は、前記第２導電層
パターンは、金属性膜であることを特徴とする。請求項
２２に係る発明は、前記第２絶縁膜は、シリコン酸化膜
及び窒化膜のうち、いずれか一つの膜により形成される
ことを特徴とする。請求項２３に係る発明は、前記第１
導電層パターン間の開放部に第２導電層パターンを充填
して形成する工程は、前記第１導電層パターンが形成さ
れた後の半導体基板の上面に第２導電層を形成する工程
と、その後、該第２導電層をエッチバックする工程とか
らなることを特徴とする。
パターンは、金属性膜であることを特徴とする。請求項
２２に係る発明は、前記第２絶縁膜は、シリコン酸化膜
及び窒化膜のうち、いずれか一つの膜により形成される
ことを特徴とする。請求項２３に係る発明は、前記第１
導電層パターン間の開放部に第２導電層パターンを充填
して形成する工程は、前記第１導電層パターンが形成さ
れた後の半導体基板の上面に第２導電層を形成する工程
と、その後、該第２導電層をエッチバックする工程とか
らなることを特徴とする。
【００２８】請求項２４に係る発明は、前記第１導電層
パターン間の開放部に第２導電層パターンを充填して形
成する工程は、前記第１導電層パターンが形成された後
の半導体基板の上面に第２導電層を形成する工程と、そ
の後、前記第１絶縁膜パターンを化学的機械研磨により
研磨して平坦化する工程とからなることを特徴とする。
パターン間の開放部に第２導電層パターンを充填して形
成する工程は、前記第１導電層パターンが形成された後
の半導体基板の上面に第２導電層を形成する工程と、そ
の後、前記第１絶縁膜パターンを化学的機械研磨により
研磨して平坦化する工程とからなることを特徴とする。
【００２９】請求項２５に係る発明は、一番目の導電型
のドーピング層が形成された半導体基板を準備する工程
と、該半導体基板の上面に第１絶縁膜を形成する工程
と、該第１絶縁膜をパターニングして第１絶縁膜パター
ンの中間に開放部を有して、半導体基板の上面が露出さ
れた第１絶縁膜パターンを形成する工程と、前記開放部
の半導体基板の上面に第２絶縁膜を形成する工程と、前
記開放部の両側部に第１導電層パターンを形成する工程
と、前記第１導電層パターンの上面及び開放部内に第２
導電層パターンを形成する工程と、前記第１絶縁膜パタ
ーンを除去する工程と、を順次行うことを特徴とする。
のドーピング層が形成された半導体基板を準備する工程
と、該半導体基板の上面に第１絶縁膜を形成する工程
と、該第１絶縁膜をパターニングして第１絶縁膜パター
ンの中間に開放部を有して、半導体基板の上面が露出さ
れた第１絶縁膜パターンを形成する工程と、前記開放部
の半導体基板の上面に第２絶縁膜を形成する工程と、前
記開放部の両側部に第１導電層パターンを形成する工程
と、前記第１導電層パターンの上面及び開放部内に第２
導電層パターンを形成する工程と、前記第１絶縁膜パタ
ーンを除去する工程と、を順次行うことを特徴とする。
【００３０】請求項２６に係る発明は、前記第１導電層
パターンの上面及び開放部内に第２導電層パターンを形
成する工程は、前記第１導電層パターンを形成した後の
半導体基板の構造体の上面に第２導電層を形成する工程
と、該第２導電層の上面の前記開放部に対応する位置
に、前記第１絶縁膜パターン及び開放部を覆うマスクパ
ターンを形成する工程と、該マスクパターンを用いて第
２導電層をエッチングする工程と、を順次行うことを特
徴とする。
パターンの上面及び開放部内に第２導電層パターンを形
成する工程は、前記第１導電層パターンを形成した後の
半導体基板の構造体の上面に第２導電層を形成する工程
と、該第２導電層の上面の前記開放部に対応する位置
に、前記第１絶縁膜パターン及び開放部を覆うマスクパ
ターンを形成する工程と、該マスクパターンを用いて第
２導電層をエッチングする工程と、を順次行うことを特
徴とする。
【００３１】請求項２７に係る発明は、一番目の導電型
のドーピング層が形成された半導体基板を準備する工程
と、該半導体基板の上面に第１絶縁膜を形成する工程
と、該第１絶縁膜をパターニングして、半導体基板の一
部が露出された開放部を形成する工程と、該開放部にお
ける半導体基板の上面に第２絶縁膜を形成する工程と、
該開放部の両側部に第３絶縁層パターンを形成する工程
と、前記両側の第３絶縁層パターン間の開放部内側に第
２導電層パターンを充填する工程と、前記第３絶縁層パ
ターンを除去する工程と、前記第３絶縁層パターンの除
去された部位に第１導電層パターンを充填する工程と、
前記第１絶縁膜パターンを除去する工程と、を順次行う
ことを特徴とする。
のドーピング層が形成された半導体基板を準備する工程
と、該半導体基板の上面に第１絶縁膜を形成する工程
と、該第１絶縁膜をパターニングして、半導体基板の一
部が露出された開放部を形成する工程と、該開放部にお
ける半導体基板の上面に第２絶縁膜を形成する工程と、
該開放部の両側部に第３絶縁層パターンを形成する工程
と、前記両側の第３絶縁層パターン間の開放部内側に第
２導電層パターンを充填する工程と、前記第３絶縁層パ
ターンを除去する工程と、前記第３絶縁層パターンの除
去された部位に第１導電層パターンを充填する工程と、
前記第１絶縁膜パターンを除去する工程と、を順次行う
ことを特徴とする。
【００３２】請求項２８に係る発明は、前記第１絶縁膜
パターンを除去する工程を施した後、前記半導体素子の
配線の両側の半導体基板の上面に、２番目の導電型のド
ーピング層を形成する工程が追加して行われることを特
徴とする。請求項２９に係る発明は、前記第３絶縁膜パ
ターンの材質は、PSG であることを特徴とする。
パターンを除去する工程を施した後、前記半導体素子の
配線の両側の半導体基板の上面に、２番目の導電型のド
ーピング層を形成する工程が追加して行われることを特
徴とする。請求項２９に係る発明は、前記第３絶縁膜パ
ターンの材質は、PSG であることを特徴とする。
【００３３】請求項３０に係る発明は、前記第３絶縁層
パターンを形成した後、前記第３絶縁層によって覆われ
ない第２絶縁膜の所定部位を除去する工程と、該第２絶
縁膜の除去された部位に第４絶縁膜を形成する工程と、
を追加して行うことを特徴とする。
パターンを形成した後、前記第３絶縁層によって覆われ
ない第２絶縁膜の所定部位を除去する工程と、該第２絶
縁膜の除去された部位に第４絶縁膜を形成する工程と、
を追加して行うことを特徴とする。
【００３４】
【発明の効果】本発明に係る半導体素子の配線と該配線
を用いた半導体素子及びその製造方法においては、配線
の抵抗を減らし、ゲート電極の撓み現象を減らすことに
より、半導体素子の電流駆動力特性を向上できる。ま
た、金属性膜の両方側にポリシリコン層パターンを形成
する配線であるため、熱応力によるひずみの発生を抑え
るので、降伏電圧の低下及び電流の漏泄を防止できる。
を用いた半導体素子及びその製造方法においては、配線
の抵抗を減らし、ゲート電極の撓み現象を減らすことに
より、半導体素子の電流駆動力特性を向上できる。ま
た、金属性膜の両方側にポリシリコン層パターンを形成
する配線であるため、熱応力によるひずみの発生を抑え
るので、降伏電圧の低下及び電流の漏泄を防止できる。
【００３５】
【発明の実施の形態】以下に本発明の実施の形態につい
て、図面に基づいて説明する。まず、図１に示すよう
に、第１導電層の不純物のドーピングされた半導体基板
１１が用いられるが、n 型MOS トランジスタを製造する
ときは、ｐ型不純物によってドーピングされた半導体基
板１１を、p 型MOS トランジスタを製造するときは、n
型不純物によってドーピングされた半導体基板１１を用
いる。
て、図面に基づいて説明する。まず、図１に示すよう
に、第１導電層の不純物のドーピングされた半導体基板
１１が用いられるが、n 型MOS トランジスタを製造する
ときは、ｐ型不純物によってドーピングされた半導体基
板１１を、p 型MOS トランジスタを製造するときは、n
型不純物によってドーピングされた半導体基板１１を用
いる。
【００３６】本実施の形態では、n 型MOS トランジスタ
を製造する場合を例示して説明する。なお、p 型MOS ト
ランジスタを製造する場合は、不純物の導電型のみが異
なり、その他は、n 型MOS トランジスタを製造する場合
と同様である。まず、本発明に係る半導体素子の配線を
用いた半導体素子の第１実施形態については、図１(A)
に示すように、前記半導体基板１１の上面の一部に絶縁
膜１２が形成されるが、該絶縁膜１２は熱酸化法によっ
て形成された酸化膜であって、ゲート酸化膜とも称す。
を製造する場合を例示して説明する。なお、p 型MOS ト
ランジスタを製造する場合は、不純物の導電型のみが異
なり、その他は、n 型MOS トランジスタを製造する場合
と同様である。まず、本発明に係る半導体素子の配線を
用いた半導体素子の第１実施形態については、図１(A)
に示すように、前記半導体基板１１の上面の一部に絶縁
膜１２が形成されるが、該絶縁膜１２は熱酸化法によっ
て形成された酸化膜であって、ゲート酸化膜とも称す。
【００３７】次に、該絶縁膜１２の上面に第１導電膜パ
ターン１３a/第２導電膜パターン１３b/第１導電膜パタ
ーン１３a が水平方向に横形サンドイッチ状に配設され
て配線１３が形成される。なお、該配線１３をゲート電
極と称す。第１導電膜パターン１３a はドーピングされ
たポリシリコン層であり、第２導電膜パターン１３b は
金属性膜である。該金属性膜はタングステン（W ）又は
窒化チタニウム（TiN ）のような金属層又はTiSi2 、Co
Si2 、NiSi2 のようなシリサイド層である。一方、前記
配線（ゲート電極）１３の両側の半導体基板１１の上面
にはn 型不純物によってドーピングされたn 型ドーピン
グ層のソース／ドレイン１４が形成されている。なお、
前記絶縁膜１２の下方の半導体基板１１の上面の一部に
は高濃度のp 型ドーピング層１１a がしきい電圧Vtを調
節するために形成されているが、半導体素子の特性に従
い省略することもできる。
ターン１３a/第２導電膜パターン１３b/第１導電膜パタ
ーン１３a が水平方向に横形サンドイッチ状に配設され
て配線１３が形成される。なお、該配線１３をゲート電
極と称す。第１導電膜パターン１３a はドーピングされ
たポリシリコン層であり、第２導電膜パターン１３b は
金属性膜である。該金属性膜はタングステン（W ）又は
窒化チタニウム（TiN ）のような金属層又はTiSi2 、Co
Si2 、NiSi2 のようなシリサイド層である。一方、前記
配線（ゲート電極）１３の両側の半導体基板１１の上面
にはn 型不純物によってドーピングされたn 型ドーピン
グ層のソース／ドレイン１４が形成されている。なお、
前記絶縁膜１２の下方の半導体基板１１の上面の一部に
は高濃度のp 型ドーピング層１１a がしきい電圧Vtを調
節するために形成されているが、半導体素子の特性に従
い省略することもできる。
【００３８】次に、本発明に係る配線を用いた半導体素
子の第２実施形態については、図１(B) に示すように、
第１導電膜パターン１３a と第２導電膜パターン１３b
との間に保護膜１３c を形成し、その他は前記第１実施
形態と同様に構成することもできる。次に、本発明に係
る配線を用いた半導体素子の第３実施形態として、図１
(C)に示すように、p 型半導体基板１１の上面の一部に
絶縁膜（ゲート酸化膜）１２が形成され、該絶縁膜１２
の上面の中央位置に対して両側に第１導電膜パターン２
３a が形成され、該各第１導電層パターン２３ａの間隔
内に充填されて第１導電膜パターン２３a の上面にまで
第２導電膜パターン２３b が形成されている。ここで、
前記第１導電膜パターン２３a はポリシリコン層で、第
２導電膜パターン２３b は金属性膜であり、該金属性膜
はタングステン（W ）又は窒化チタニウム（TiN ）のよ
うな金属層若しくはTiSi2 、 CoSi 2 、NiSi2 のような
シリサイド層である。このような第１導電膜パターン２
３a 及び第２導電膜パターン２３b を有してなる構造物
が配線（ゲート電極）２３であり、該配線２３の両側の
半導体基板１１の上面にn 型の不純物によってドーピン
グされたソース／ドレイン１４が形成されている。
子の第２実施形態については、図１(B) に示すように、
第１導電膜パターン１３a と第２導電膜パターン１３b
との間に保護膜１３c を形成し、その他は前記第１実施
形態と同様に構成することもできる。次に、本発明に係
る配線を用いた半導体素子の第３実施形態として、図１
(C)に示すように、p 型半導体基板１１の上面の一部に
絶縁膜（ゲート酸化膜）１２が形成され、該絶縁膜１２
の上面の中央位置に対して両側に第１導電膜パターン２
３a が形成され、該各第１導電層パターン２３ａの間隔
内に充填されて第１導電膜パターン２３a の上面にまで
第２導電膜パターン２３b が形成されている。ここで、
前記第１導電膜パターン２３a はポリシリコン層で、第
２導電膜パターン２３b は金属性膜であり、該金属性膜
はタングステン（W ）又は窒化チタニウム（TiN ）のよ
うな金属層若しくはTiSi2 、 CoSi 2 、NiSi2 のような
シリサイド層である。このような第１導電膜パターン２
３a 及び第２導電膜パターン２３b を有してなる構造物
が配線（ゲート電極）２３であり、該配線２３の両側の
半導体基板１１の上面にn 型の不純物によってドーピン
グされたソース／ドレイン１４が形成されている。
【００３９】また、前記絶縁膜１２の下方の半導体基板
１１の上面の一部に高濃度のp 型ドーピング層１１a を
形成するが、前記同様、半導体素子の特性に従い、しき
い電圧Vtを調節する必要がないときは省略する。次に、
本発明に係る配線を用いた半導体素子の第４実施形態と
して、図１(D)に示すように、第１導電膜パターン２３a
と第２導電膜パターン２３b との境界面にスペーサの
役割を担う保護膜２３c を形成し、その他については前
記第３実施形態と同様に構成することもできる。
１１の上面の一部に高濃度のp 型ドーピング層１１a を
形成するが、前記同様、半導体素子の特性に従い、しき
い電圧Vtを調節する必要がないときは省略する。次に、
本発明に係る配線を用いた半導体素子の第４実施形態と
して、図１(D)に示すように、第１導電膜パターン２３a
と第２導電膜パターン２３b との境界面にスペーサの
役割を担う保護膜２３c を形成し、その他については前
記第３実施形態と同様に構成することもできる。
【００４０】以下に、上記のように構成される半導体素
子の製造方法の第１実施形態について説明する。まず、
図２(A) に示すように、半導体基板１１をp 型不純物で
ドーピングし、該ドーピングされた半導体基板１１（以
下、p 型半導体基板と称す）の上面に窒化膜である第１
絶縁膜１６を約５００〜２０００Åの厚さに形成し、該
半導体基板１１の一部が露出するようにパターニングを
施して第１絶縁膜１６の中央に開放部１６a を形成する
が、このときの第１絶縁膜１６の残った部分を第１絶縁
膜パターン１６b と称す。該第１絶縁膜１６の材質は後
述するゲート電極の材質よりもエッチング選択比が大き
い材料を用いるべきであるが、本発明では窒化膜を用い
ている。
子の製造方法の第１実施形態について説明する。まず、
図２(A) に示すように、半導体基板１１をp 型不純物で
ドーピングし、該ドーピングされた半導体基板１１（以
下、p 型半導体基板と称す）の上面に窒化膜である第１
絶縁膜１６を約５００〜２０００Åの厚さに形成し、該
半導体基板１１の一部が露出するようにパターニングを
施して第１絶縁膜１６の中央に開放部１６a を形成する
が、このときの第１絶縁膜１６の残った部分を第１絶縁
膜パターン１６b と称す。該第１絶縁膜１６の材質は後
述するゲート電極の材質よりもエッチング選択比が大き
い材料を用いるべきであるが、本発明では窒化膜を用い
ている。
【００４１】次に、前記開放部１６a において表面が露
出した半導体基板１１の上面に熱酸化を施して厚さ約３
０〜１００Åの第２絶縁膜１２を形成するが、該第２絶
縁膜１２をゲート酸化膜と称す。次に、図２(B) に示す
ように、第２絶縁膜１２の上面に第１導電膜を約５００
〜１５００Åの厚さに形成し、エッチバックを施して開
放部１６a の両側部にスペーサとしての第１導電膜パタ
ーン１３a を形成する。前記第１導電膜はドーピングさ
れたポリシリコン層であって、インサイチュー（in-sit
u ）工程を施すか、又は、ドーピングされないポリシリ
コン層を蒸着した後、不純物をドーピングして形成する
こともできる。
出した半導体基板１１の上面に熱酸化を施して厚さ約３
０〜１００Åの第２絶縁膜１２を形成するが、該第２絶
縁膜１２をゲート酸化膜と称す。次に、図２(B) に示す
ように、第２絶縁膜１２の上面に第１導電膜を約５００
〜１５００Åの厚さに形成し、エッチバックを施して開
放部１６a の両側部にスペーサとしての第１導電膜パタ
ーン１３a を形成する。前記第１導電膜はドーピングさ
れたポリシリコン層であって、インサイチュー（in-sit
u ）工程を施すか、又は、ドーピングされないポリシリ
コン層を蒸着した後、不純物をドーピングして形成する
こともできる。
【００４２】なお、インサイチュー工程とは、インサイ
チュードーピングともいい、ポリシリコン層の蒸着（De
position）時に、反応炉内にドーピングしようとする不
純物を包含するガスを導入して蒸着を施すことにより、
ポリシリコン層が蒸着されると同時にドーピングされる
ドーピング法をいう。次に、図２(C) に示すように、第
１導電膜パターン１３a の形成されていない開放部１６
a の底面の第２絶縁膜１２から半導体基板１１の上面の
一部にp 型不純物を再び注入してp 型ドーピング層１１
a を形成するが、これは、前述したように、半導体のし
きい電圧Vtを調節する必要がある場合にのみ施す。
チュードーピングともいい、ポリシリコン層の蒸着（De
position）時に、反応炉内にドーピングしようとする不
純物を包含するガスを導入して蒸着を施すことにより、
ポリシリコン層が蒸着されると同時にドーピングされる
ドーピング法をいう。次に、図２(C) に示すように、第
１導電膜パターン１３a の形成されていない開放部１６
a の底面の第２絶縁膜１２から半導体基板１１の上面の
一部にp 型不純物を再び注入してp 型ドーピング層１１
a を形成するが、これは、前述したように、半導体のし
きい電圧Vtを調節する必要がある場合にのみ施す。
【００４３】次に、図２(D) に示すように、開放部１６
a の上面に第２導電膜を蒸着してエッチバックをする
か、又は、化学的機械研磨を施して開放部１６a の内部
に第２導電膜パターン１３b を充填形成する。このと
き、第２導電膜は金属性膜であり、タングステン（W ）
又は窒化チタニウム（TiN ）が用いられ、厚さを約２０
００〜４０００Åに蒸着する。
a の上面に第２導電膜を蒸着してエッチバックをする
か、又は、化学的機械研磨を施して開放部１６a の内部
に第２導電膜パターン１３b を充填形成する。このと
き、第２導電膜は金属性膜であり、タングステン（W ）
又は窒化チタニウム（TiN ）が用いられ、厚さを約２０
００〜４０００Åに蒸着する。
【００４４】次に、図２(E) に示すように、第１絶縁膜
１６を選択的にエッチングして、中央に第２導電膜パタ
ーン１３b が形成され、該第２導電膜パターン１３b の
両側に第１導電膜パターン１３a が夫々形成され、全体
としてサンドイッチ状に形成された半導体素子の配線工
程を終了する。次に、図２(F) に示すように、前記配線
の両側の半導体基板１１の上面にn 型不純物をドーピン
グし、ソース／ドレイン１４を形成して、本発明に係る
半導体素子の製造を終了する。
１６を選択的にエッチングして、中央に第２導電膜パタ
ーン１３b が形成され、該第２導電膜パターン１３b の
両側に第１導電膜パターン１３a が夫々形成され、全体
としてサンドイッチ状に形成された半導体素子の配線工
程を終了する。次に、図２(F) に示すように、前記配線
の両側の半導体基板１１の上面にn 型不純物をドーピン
グし、ソース／ドレイン１４を形成して、本発明に係る
半導体素子の製造を終了する。
【００４５】そして、本発明に係る半導体素子の製造方
法の第１実施形態の他の例として、まず、第１実施形態
と同様に、図２(A)(B)に示した工程を施した後、TiN 又
はWNx を用いて保護膜１３c を形成し（図１(B) 参
照）、その後、第１実施形態と同様に図２(C) 〜(F) に
示した工程を順次行うと、前述した第２実施形態の配線
及び半導体素子の構造を製造することができる。
法の第１実施形態の他の例として、まず、第１実施形態
と同様に、図２(A)(B)に示した工程を施した後、TiN 又
はWNx を用いて保護膜１３c を形成し（図１(B) 参
照）、その後、第１実施形態と同様に図２(C) 〜(F) に
示した工程を順次行うと、前述した第２実施形態の配線
及び半導体素子の構造を製造することができる。
【００４６】以下、本発明に係る半導体素子の配線を用
いた半導体素子の製造方法の第２実施形態について説明
する。まず、図３(A) に示すように、半導体基板１１の
上面に、第１絶縁膜１６を蒸着した後、パターニングし
て開放部１６a 及び第１絶縁膜パターン１６b を形成す
る。
いた半導体素子の製造方法の第２実施形態について説明
する。まず、図３(A) に示すように、半導体基板１１の
上面に、第１絶縁膜１６を蒸着した後、パターニングし
て開放部１６a 及び第１絶縁膜パターン１６b を形成す
る。
【００４７】次に、開放部１６a において露出した半導
体基板１１の上面に熱酸化を施して第２絶縁膜１２を形
成し、該第２絶縁膜１２及び第１絶縁膜パターン１６b
の上面に第３絶縁膜を形成しエッチバックを施して、開
放部１６a の両側にサイドスペーサとしての第３絶縁膜
パターン１７a を形成する。このとき、第３絶縁膜１７
は第１絶縁膜１６及び第２絶縁膜１２ よりもエッチン
グ選択比の大きい材料を用い、例えば、PSG のような物
質を用いることができる。
体基板１１の上面に熱酸化を施して第２絶縁膜１２を形
成し、該第２絶縁膜１２及び第１絶縁膜パターン１６b
の上面に第３絶縁膜を形成しエッチバックを施して、開
放部１６a の両側にサイドスペーサとしての第３絶縁膜
パターン１７a を形成する。このとき、第３絶縁膜１７
は第１絶縁膜１６及び第２絶縁膜１２ よりもエッチン
グ選択比の大きい材料を用い、例えば、PSG のような物
質を用いることができる。
【００４８】また、エッチングを施して第３絶縁膜１７
を除去するとき、該第３絶縁膜１７下方の第２絶縁膜１
２を除去して、図(A) ’に示すように、半導体基板１１
の上面の一部を露出させ、図３（A ）”に示すように、
該露出された半導体基板１１の上面のみに選択的に第４
絶縁膜１２’を形成することもできる。なお、該第４絶
縁膜１２′は熱酸化法を施しても良く、酸化膜又は窒化
膜を蒸着して形成する。
を除去するとき、該第３絶縁膜１７下方の第２絶縁膜１
２を除去して、図(A) ’に示すように、半導体基板１１
の上面の一部を露出させ、図３（A ）”に示すように、
該露出された半導体基板１１の上面のみに選択的に第４
絶縁膜１２’を形成することもできる。なお、該第４絶
縁膜１２′は熱酸化法を施しても良く、酸化膜又は窒化
膜を蒸着して形成する。
【００４９】また、該第４絶縁膜１２’は第２絶縁膜１
２と同様な材質を用いることもできるし、その厚さも第
２絶縁膜１２と同様な厚さに形成することができる。次
に、図３(B) に示すように、開放部１６a に第２導電膜
パターン１３b を充填形成するが、該第２導電膜パター
ン１３b は金属層又は金属シリサイド層のような金属性
膜によって形成する。その形成方法は、図３(A) 〜(A)
”に示すように、第２導電膜１３を形成した後、エッ
チバックを施すか、又は化学的機械研磨を施して形成す
る。
２と同様な材質を用いることもできるし、その厚さも第
２絶縁膜１２と同様な厚さに形成することができる。次
に、図３(B) に示すように、開放部１６a に第２導電膜
パターン１３b を充填形成するが、該第２導電膜パター
ン１３b は金属層又は金属シリサイド層のような金属性
膜によって形成する。その形成方法は、図３(A) 〜(A)
”に示すように、第２導電膜１３を形成した後、エッ
チバックを施すか、又は化学的機械研磨を施して形成す
る。
【００５０】次に、図３(C) に示すように、第３絶縁膜
パターン１７a のみを選択的に除去し、その除去された
部位に、図３(D) に示すように、ドーピングされたポリ
シリコンを用いて第１導電膜パターン１３a を形成し、
図３(E) に示すように、第１絶縁膜パターン１６b を除
去して半導体素子の配線工程を終了する。なお、図３
(D) 、図３(E) に示すように、前記第２導電膜パターン
１３b の両側に第１導電膜パターン１３a が配設された
サンドイッチ状の配線１３が形成されるが、該配線１３
の両側の半導体基板１１の表面にn 型不純物を注入して
n 型ドーピング層のソース／ドレイン１４を形成し、半
導体素子の製造工程を終了する。
パターン１７a のみを選択的に除去し、その除去された
部位に、図３(D) に示すように、ドーピングされたポリ
シリコンを用いて第１導電膜パターン１３a を形成し、
図３(E) に示すように、第１絶縁膜パターン１６b を除
去して半導体素子の配線工程を終了する。なお、図３
(D) 、図３(E) に示すように、前記第２導電膜パターン
１３b の両側に第１導電膜パターン１３a が配設された
サンドイッチ状の配線１３が形成されるが、該配線１３
の両側の半導体基板１１の表面にn 型不純物を注入して
n 型ドーピング層のソース／ドレイン１４を形成し、半
導体素子の製造工程を終了する。
【００５１】また、図３(A) 〜図３(A) ”に示した工程
を施して、TiN 層又はWNx 層を形成した後、エッチバッ
クを施して、第３絶縁膜パターン１７a の側面に保護膜
を形成し、図３(B) 〜図３(E) に示した工程を順次行う
と、前記第２実施形態の配線及び半導体素子の構造を製
造することができる。以下、本発明に係る半導体素子の
配線を用いた半導体素子の製造方法の第３及び第４実施
形態について説明する。
を施して、TiN 層又はWNx 層を形成した後、エッチバッ
クを施して、第３絶縁膜パターン１７a の側面に保護膜
を形成し、図３(B) 〜図３(E) に示した工程を順次行う
と、前記第２実施形態の配線及び半導体素子の構造を製
造することができる。以下、本発明に係る半導体素子の
配線を用いた半導体素子の製造方法の第３及び第４実施
形態について説明する。
【００５２】まず、図４(A) 〜(C) に示した工程を前述
した図２(A) 〜(C) と同様に施し、図４(C) に示す半導
体基板１１の上面の構造物上に、図４(D) に示すような
第２導電膜２３を形成するが、該第２導電膜２３は、タ
ングステン（W ）又は窒化チタニウム（TiN ）によって
形成され、厚さは約２０００〜４０００Åである。ここ
で、該第２導電膜２３を形成する以前に、図４(C) に示
す半導体基板１１の上面の各構造物上に、TiN 層又はWN
x 層を形成した後、エッチバックを施して第１導電膜パ
ターン１３a と開放部１６a の夫々の上面に保護層２３
c （図１（Ｄ）参照）を形成し、後述の工程を順次施し
て前記の第４実施形態の配線及び半導体素子の製造を製
造することができる。
した図２(A) 〜(C) と同様に施し、図４(C) に示す半導
体基板１１の上面の構造物上に、図４(D) に示すような
第２導電膜２３を形成するが、該第２導電膜２３は、タ
ングステン（W ）又は窒化チタニウム（TiN ）によって
形成され、厚さは約２０００〜４０００Åである。ここ
で、該第２導電膜２３を形成する以前に、図４(C) に示
す半導体基板１１の上面の各構造物上に、TiN 層又はWN
x 層を形成した後、エッチバックを施して第１導電膜パ
ターン１３a と開放部１６a の夫々の上面に保護層２３
c （図１（Ｄ）参照）を形成し、後述の工程を順次施し
て前記の第４実施形態の配線及び半導体素子の製造を製
造することができる。
【００５３】次に、図４(D) に示すように、前記第２導
電膜２３を形成した後、図４(A) に示す開放部１６a を
充填している第２導電膜２３の上面に該開放部１６a と
同様な大きさのマスクパターン１８を形成し、該マスク
パターン１８を利用して、第２導電膜２３をエッチング
し、図４(E) に示すように、第２導電膜パターン２３b
を形成する。
電膜２３を形成した後、図４(A) に示す開放部１６a を
充填している第２導電膜２３の上面に該開放部１６a と
同様な大きさのマスクパターン１８を形成し、該マスク
パターン１８を利用して、第２導電膜２３をエッチング
し、図４(E) に示すように、第２導電膜パターン２３b
を形成する。
【００５４】次に、図４(F) に示すように、第２絶縁膜
パターン１６b のみを選択的にエッチングして半導体素
子の配線２３の形成工程を終了し、該配線２３の両側の
半導体基板１１の上面にn 型不純物をドーピングする
と、前記の第３実施形態の配線及び半導体素子を製造す
ることができる。
パターン１６b のみを選択的にエッチングして半導体素
子の配線２３の形成工程を終了し、該配線２３の両側の
半導体基板１１の上面にn 型不純物をドーピングする
と、前記の第３実施形態の配線及び半導体素子を製造す
ることができる。
【図１】(A) 〜(D) 本発明に係る半導体素子の配線及び
その配線を用いた半導体素子の構造を示した縦断面図
その配線を用いた半導体素子の構造を示した縦断面図
【図２】(A) 〜(F) 本発明に係る半導体素子の配線及び
その配線を用いた半導体素子の製造方法の第１実施形態
を示した工程縦断面図
その配線を用いた半導体素子の製造方法の第１実施形態
を示した工程縦断面図
【図３】(A) 〜(E) 本発明に係る半導体素子の配線及び
その配線を用いた半導体素子の製造方法の第２実施形態
を示した工程縦断面図
その配線を用いた半導体素子の製造方法の第２実施形態
を示した工程縦断面図
【図４】(A) 〜(F) 本発明に係る半導体素子の配線及び
その配線を用いた半導体素子の製造方法の第３実施形態
及び第４実施形態を示した工程縦断面図
その配線を用いた半導体素子の製造方法の第３実施形態
及び第４実施形態を示した工程縦断面図
【図５】(A) 〜(C) 従来の半導体素子の配線及びその配
線を用いた半導体素子の構造を示した縦断面図
線を用いた半導体素子の構造を示した縦断面図
１１：半導体基板 １１a ：p 型ドーピング層 １２：第２絶縁膜（ゲート酸化膜） １３：配線（ゲート電極） １３a ：第１導電膜パターン（ポリシリコン層） １３b 、２３b ：第２導電膜パターン（金属層） １４：ソース／ドレイン（n 型ドーピング層）
Claims (30)
- 【請求項１】半導体基板の上面所定部位に形成された絶
縁膜と、 該絶縁膜の上面に二つ以上の相異なる物質が水平方向に
相互に接触して形成されることを特徴とする半導体素子
の配線。 - 【請求項２】前記各物質中、少なくとも一つはポリシリ
コン層で、他の一つは金属性膜であることを特徴とする
請求項１に記載の半導体素子の配線。 - 【請求項３】前記絶縁膜の上面に接触して配設された配
線は、第１導電膜パターン/ 第２導電膜パターン/ 第１
導電膜パターンからなる横型サンドイッチ状に形成され
ることを特徴とする請求項１に記載の半導体素子の配
線。 - 【請求項４】前記第１導電層パターンの材質は、ドーピ
ングされたポリシリコン層で、第２導電層パターンの材
質は、金属性膜であることを特徴とする請求項３に記載
の半導体素子の配線。 - 【請求項５】前記金属性膜は、タングステン（W ）、窒
化チタニウム（TiN ）及びTiSi2 、CoSi2 、NiSi2 のう
ち、いずれか一つからなることを特徴とする請求項２又
は請求項４に記載の半導体素子の配線。 - 【請求項６】前記半導体素子の配線は、トランジスタの
ゲート電極であることを特徴とする請求項１〜請求項５
のいずれか１つに記載の半導体素子の配線。 - 【請求項７】半導体基板の上面所定部位に形成された絶
縁膜と、 該絶縁膜の上面中央の両側に所定間隔を置いて形成され
た第１導電層パターンと、 該各第１導電層パターンの間隔内に充填されて第１導電
層パターンの上面にまで形成された第２導電層パターン
と、から形成されたことを特徴とする半導体素子の配
線。 - 【請求項８】前記第１導電層パターンの材質はポリシリ
コン層で、第２導電層パターンの材質は金属性膜である
ことを特徴とする請求項７に記載の半導体素子の配線。 - 【請求項９】前記金属性膜は、タングステン（W ）、窒
化チタニウム（TiN ）、TiSi2 、CoSi2 及びNiSi2 のう
ち、いずれか一つからなることを特徴とする請求項８に
記載の半導体素子の配線。 - 【請求項１０】前記半導体素子の配線は、トランジスタ
のゲート電極であることを特徴とする請求項７〜請求項
９のいずれか１つに記載の半導体素子の配線。 - 【請求項１１】請求項３に記載の配線を有した半導体素
子であって、前記第２導電層パターンの下方の半導体基
板の上面部位には、第１導電型のドーピング層が形成さ
れたことを特徴とする半導体素子。 - 【請求項１２】請求項３に記載の配線を有した半導体素
子であって、前記第１導電層パターンの下方の絶縁膜の
厚さと、前記第２導電層パターンの下方の絶縁膜の厚さ
とは、相異していることを特徴とする半導体素子。 - 【請求項１３】請求項３に記載の配線を有した半導体素
子であって、前記第１導電層パターンの下方の絶縁膜の
材質と、前記第２導電層パターンの下方の絶縁膜の材質
とは、相異していることを特徴とする半導体素子。 - 【請求項１４】請求項８に記載の配線を有した半導体素
子であって、前記第２導電層パターンの下方の半導体基
板の上面部位には、第１導電型のドーピング層が形成さ
れたことを特徴とする半導体素子。 - 【請求項１５】請求項８に記載の配線を有した半導体素
子であって、前記第１導電層パターンの下方の絶縁膜の
厚さと、前記第２導電層パターンの下方の絶縁膜の厚さ
とは、相異なることを特徴とする半導体素子。 - 【請求項１６】一番目の導電型のドーピング層が形成さ
れた半導体基板を準備する工程と、 該半導体基板の上面に第１絶縁膜を形成する工程と、 該第１絶縁膜をパターニングして半導体基板の一部上面
が露出された開放部を有する第１絶縁膜パターンを形成
する工程と、 前記開放部の露出された半導体基板の上面に第２絶縁膜
を形成する工程と、 前記開放部の両側部に第１導電層パターンを形成する工
程と、 前記両側の第１導電層パターン間の開放部を第２導電層
パターンで充填する工程と、 前記第１絶縁膜パターンを除去する工程と、を順次行う
ことを特徴とする半導体素子の配線形成方法。 - 【請求項１７】請求項１６に記載の半導体素子の配線形
成方法によって、配線を形成した後、該配線の両側の半
導体基板の上面所定部位に、２番目の導電型のドーピン
グ層を形成して製造することを特徴とする半導体素子の
製造方法。 - 【請求項１８】前記第１導電層パターンを形成する工程
を行った後、前記開放部から半導体基板の上面に不純物
を注入して、１番目の導電型のドーピング層を形成する
工程を追加して行うことを特徴とする請求項１７に記載
の半導体素子の製造方法。 - 【請求項１９】前記第１導電層パターンを形成する工程
を行った後、該第１導電層パターンの内側側壁にTiN 又
はWNx のうち、いずれか一つの化合物からなる膜を形成
することを特徴とする請求項１７または請求項１８に記
載の半導体素子の製造方法。 - 【請求項２０】前記第１導電層パターンは、ドーピング
されたポリシリコン層であることを特徴とする請求項１
７〜請求項１９のいずれか１つに記載の半導体素子の製
造方法。 - 【請求項２１】前記第２導電層パターンは、金属性膜で
あることを特徴とする請求項１７〜請求項２０のいずれ
か１つに記載の半導体素子の製造方法。 - 【請求項２２】前記第２絶縁膜は、シリコン酸化膜及び
窒化膜のうち、いずれか一つの膜により形成されること
を特徴とする請求項１７〜請求項２０のいずれか１つに
記載の半導体素子の製造方法。 - 【請求項２３】前記第１導電層パターン間の開放部に第
２導電層パターンを充填して形成する工程は、 前記第１導電層パターンが形成された後の半導体基板の
上面に第２導電層を形成する工程と、 その後、該第２導電層をエッチバックする工程とからな
ることを特徴とする請求項１７〜請求項２２のいずれか
１つに記載の半導体素子の製造方法。 - 【請求項２４】前記第１導電層パターン間の開放部に第
２導電層パターンを充填して形成する工程は、 前記第１導電層パターンが形成された後の半導体基板の
上面に第２導電層を形成する工程と、 その後、前記第１絶縁膜パターンを化学的機械研磨によ
り研磨して平坦化する工程とからなることを特徴とする
請求項１７〜２２のいずれか１つに記載の半導体素子の
製造方法。 - 【請求項２５】一番目の導電型のドーピング層が形成さ
れた半導体基板を準備する工程と、 該半導体基板の上面に第１絶縁膜を形成する工程と、 該第１絶縁膜をパターニングして第１絶縁膜パターンの
中間に開放部を有して、半導体基板の上面が露出された
第１絶縁膜パターンを形成する工程と、 前記開放部の半導体基板の上面に第２絶縁膜を形成する
工程と、 前記開放部の両側部に第１導電層パターンを形成する工
程と、 前記第１導電層パターンの上面及び開放部内に第２導電
層パターンを形成する工程と、 前記第１絶縁膜パターンを除去する工程と、を順次行う
ことを特徴とする半導体素子の配線形成方法。 - 【請求項２６】前記第１導電層パターンの上面及び開放
部内に第２導電層パターンを形成する工程は、 前記第１導電層パターンを形成した後の半導体基板の構
造体の上面に第２導電層を形成する工程と、 該第２導電層の上面の前記開放部に対応する位置に、前
記第１絶縁膜パターン及び開放部を覆うマスクパターン
を形成する工程と、 該マスクパターンを用いて第２導電層をエッチングする
工程と、を順次行うことを特徴とする請求項２５に記載
の半導体素子の配線形成方法。 - 【請求項２７】一番目の導電型のドーピング層が形成さ
れた半導体基板を準備する工程と、 該半導体基板の上面に第１絶縁膜を形成する工程と、 該第１絶縁膜をパターニングして、半導体基板の一部が
露出された開放部を形成する工程と、 該開放部における半導体基板の上面に第２絶縁膜を形成
する工程と、 該開放部の両側部に第３絶縁層パターンを形成する工程
と、 前記両側の第３絶縁層パターン間の開放部内側に第２導
電層パターンを充填する工程と、 前記第３絶縁層パターンを除去する工程と、 前記第３絶縁層パターンの除去された部位に第１導電層
パターンを充填する工程と、 前記第１絶縁膜パターンを除去する工程と、を順次行う
ことを特徴とする半導体素子の配線形成方法。 - 【請求項２８】前記第１絶縁膜パターンを除去する工程
を施した後、前記半導体素子の配線の両側の半導体基板
の上面に、２番目の導電型のドーピング層を形成する工
程が追加して行われることを特徴とする請求項２７に記
載の半導体素子の配線形成方法。 - 【請求項２９】前記第３絶縁膜パターンの材質は、PSG
であることを特徴とする請求項２７又は請求項２８に記
載の半導体素子の配線形成方法。 - 【請求項３０】前記第３絶縁層パターンを形成した後、
前記第３絶縁層によって覆われない第２絶縁膜の所定部
位を除去する工程と、 該第２絶縁膜の除去された部位に第４絶縁膜を形成する
工程と、を追加して行うことを特徴とする請求項２７〜
請求項２９のいずれか１つに記載の半導体素子の配線形
成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1390/1998 | 1998-01-19 | ||
| KR1019980001390A KR100273273B1 (ko) | 1998-01-19 | 1998-01-19 | 반도체소자의배선,반도체소자및그제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11220130A true JPH11220130A (ja) | 1999-08-10 |
| JP4065985B2 JP4065985B2 (ja) | 2008-03-26 |
Family
ID=19531734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32760198A Expired - Fee Related JP4065985B2 (ja) | 1998-01-19 | 1998-11-18 | 半導体素子の形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6251760B1 (ja) |
| JP (1) | JP4065985B2 (ja) |
| KR (1) | KR100273273B1 (ja) |
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- 1998-11-18 JP JP32760198A patent/JP4065985B2/ja not_active Expired - Fee Related
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| EP1227521A3 (en) * | 2001-01-25 | 2007-01-24 | Chartered Semiconductor Manufacturing Ltd. | A method to form a transistor with multiple threshold voltages using a combination of different work function gate materials |
| JP2007524984A (ja) * | 2003-01-15 | 2007-08-30 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 低ｇｉｄｌｍｏｓｆｅｔ構造および製造方法 |
| JP2006019693A (ja) * | 2004-06-30 | 2006-01-19 | Hynix Semiconductor Inc | 半導体メモリ装置のゲート構造 |
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| Publication number | Publication date |
|---|---|
| JP4065985B2 (ja) | 2008-03-26 |
| KR19990065890A (ko) | 1999-08-05 |
| US6251760B1 (en) | 2001-06-26 |
| KR100273273B1 (ko) | 2001-02-01 |
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