JPH0964363A - Ｍｏｓ型半導体装置およびその製造方法 - Google Patents
Ｍｏｓ型半導体装置およびその製造方法Info
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- JPH0964363A JPH0964363A JP8147644A JP14764496A JPH0964363A JP H0964363 A JPH0964363 A JP H0964363A JP 8147644 A JP8147644 A JP 8147644A JP 14764496 A JP14764496 A JP 14764496A JP H0964363 A JPH0964363 A JP H0964363A
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Abstract
(57)【要約】
【課題】 ディープサブミクロン領域以下において、ソ
ース／ドレインのコンタクトを１個にしてソース／ドレ
インの幅を細くした場合に生じるドレイン電流の低下が
生じないような半導体装置及びその製造方法を提供す
る。 【解決手段】 浅いソース／ドレイン拡散層６および深
いソース／ドレイン拡散層７に薄いシリサイド層８ａが
あるために、ソース／ドレインのコンタクトを１個に減
らした場合のゲート幅方向のソース／ドレイン抵抗を低
減できる。
ース／ドレインのコンタクトを１個にしてソース／ドレ
インの幅を細くした場合に生じるドレイン電流の低下が
生じないような半導体装置及びその製造方法を提供す
る。 【解決手段】 浅いソース／ドレイン拡散層６および深
いソース／ドレイン拡散層７に薄いシリサイド層８ａが
あるために、ソース／ドレインのコンタクトを１個に減
らした場合のゲート幅方向のソース／ドレイン抵抗を低
減できる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ型半導体装
置及びＭＯＳ型半導体装置の製造方法に関する。特に、
より高い集積度（Ｐａｃｋｉｎｇ Ｄｅｎｓｉｔｙ）を
達成するに適した構造を持ち、低い消費電力で高速動作
可能なＭＯＳ型半導体装置及びＭＯＳ型半導体装置の製
造方法に関する。
置及びＭＯＳ型半導体装置の製造方法に関する。特に、
より高い集積度（Ｐａｃｋｉｎｇ Ｄｅｎｓｉｔｙ）を
達成するに適した構造を持ち、低い消費電力で高速動作
可能なＭＯＳ型半導体装置及びＭＯＳ型半導体装置の製
造方法に関する。
【０００２】
【従来の技術】大規模集積回路（いわゆるＶＬＳＩ）の
集積度を向上させるため、ＭＯＳ型半導体装置の微細化
は重要な課題である。
集積度を向上させるため、ＭＯＳ型半導体装置の微細化
は重要な課題である。
【０００３】この微細化に伴って、以下の２つの問題点
が顕在化している。
が顕在化している。
【０００４】（１）寄生抵抗及び寄生容量の増大によっ
て、スケーリング則に従った回路特性の向上が期待でき
なくなりつつある。具体的には、 ａ）ゲート長の減少、ゲート絶縁膜の薄膜化によるゲー
ト電極のＲＣ遅延効果の増大 ｂ）基板濃度（Ｖｔ制御、パンチスルーストッパ、チャ
ネルストッパ）の上昇による単位面積当りのドレイン接
合容量の増大、 等の現象が問題になっている。
て、スケーリング則に従った回路特性の向上が期待でき
なくなりつつある。具体的には、 ａ）ゲート長の減少、ゲート絶縁膜の薄膜化によるゲー
ト電極のＲＣ遅延効果の増大 ｂ）基板濃度（Ｖｔ制御、パンチスルーストッパ、チャ
ネルストッパ）の上昇による単位面積当りのドレイン接
合容量の増大、 等の現象が問題になっている。
【０００５】（２）ゲート電極は、スケーリング則に従
った最小のサイズを持つように設計される。しかし、ゲ
ート電極の周辺に配置されるソース／ドレイン拡散層と
第１層アルミ配線層（ＡＬ）とのコンタクト（ＣＷ）
は、ゲート電極と素子分離領域に対して、各々、かなり
の大きさのプロセスマージンを必要とする。このため、
ゲート電極のサイズがスケーリング則に従って縮小され
た場合でも、ソース／ドレイン拡散層の面積自体はそれ
程は縮小され得ない。その結果、トランジスタの面積
は、全体として、スケーリング則で定まる面積よりも大
きくなり、高い集積度の実現が阻害される。さらに、ソ
ース／ドレイン拡散層の面積の増加は、前記（１）の
ｂ）に示すように、接合容量の増大を促す。
った最小のサイズを持つように設計される。しかし、ゲ
ート電極の周辺に配置されるソース／ドレイン拡散層と
第１層アルミ配線層（ＡＬ）とのコンタクト（ＣＷ）
は、ゲート電極と素子分離領域に対して、各々、かなり
の大きさのプロセスマージンを必要とする。このため、
ゲート電極のサイズがスケーリング則に従って縮小され
た場合でも、ソース／ドレイン拡散層の面積自体はそれ
程は縮小され得ない。その結果、トランジスタの面積
は、全体として、スケーリング則で定まる面積よりも大
きくなり、高い集積度の実現が阻害される。さらに、ソ
ース／ドレイン拡散層の面積の増加は、前記（１）の
ｂ）に示すように、接合容量の増大を促す。
【０００６】これらの２つの問題点を解決するために、
サリサイドプロセスが提案されている（例えばIEEE Tra
ns. on ED,ED-29, 1982, pp531-535.）。
サリサイドプロセスが提案されている（例えばIEEE Tra
ns. on ED,ED-29, 1982, pp531-535.）。
【０００７】図７は、サリサイドプロセスを用いて作製
した従来のトランジスタ（サリサイドトランジスタ）の
断面を示している。ここで、１はＰ型半導体基板、２は
トレンチ分離、３はゲート絶縁膜、４はゲート電極、５
はＳｉＯ2サイドウォール、６は浅いＮ型拡散層、７は
深いＮ型拡散層、８はシリサイド層である。
した従来のトランジスタ（サリサイドトランジスタ）の
断面を示している。ここで、１はＰ型半導体基板、２は
トレンチ分離、３はゲート絶縁膜、４はゲート電極、５
はＳｉＯ2サイドウォール、６は浅いＮ型拡散層、７は
深いＮ型拡散層、８はシリサイド層である。
【０００８】デザインルールが例えば０．５μｍのＣＭ
ＯＳプロセスによれば、シリサイド化によってゲート電
極のシート抵抗は４０Ω／□から２Ω／□に、またソー
ス／ドレイン拡散層のシート抵抗は１００Ω／□から２
Ω／□に低減される。ゲート電極の抵抗が小さくなるた
め、ゲート電極のＲＣ遅延の成分は非常に小さくなる。
簡単にその効果を見積ると、例えばゲート幅が１０μｍ
の場合には、ＲＣ遅延は、約８．５ｐｓから約０．４ｐ
ｓに低減される。ここでデバイスの主なパラメータとし
て、ゲート長を０．５μｍ、ゲート酸化膜厚さを１０ｎ
ｍ、浅いソース／ドレイン拡散層及び深いソース／ドレ
イン拡散層の接合深さを、各々、約１５０ｎｍ及び約２
００ｎｍとし、表面における不純物濃度を、各々、６．
０×１０18ｃｍ-3及び２．０×１０20ｃｍ-3とする。ま
た、サイドウォールの幅は約１５０ｎｍ、シリサイド層
のためのＴｉ層の厚さは４０ｎｍとする。最終的に形成
されるシリサイド層の厚さは８０ｎｍになる。
ＯＳプロセスによれば、シリサイド化によってゲート電
極のシート抵抗は４０Ω／□から２Ω／□に、またソー
ス／ドレイン拡散層のシート抵抗は１００Ω／□から２
Ω／□に低減される。ゲート電極の抵抗が小さくなるた
め、ゲート電極のＲＣ遅延の成分は非常に小さくなる。
簡単にその効果を見積ると、例えばゲート幅が１０μｍ
の場合には、ＲＣ遅延は、約８．５ｐｓから約０．４ｐ
ｓに低減される。ここでデバイスの主なパラメータとし
て、ゲート長を０．５μｍ、ゲート酸化膜厚さを１０ｎ
ｍ、浅いソース／ドレイン拡散層及び深いソース／ドレ
イン拡散層の接合深さを、各々、約１５０ｎｍ及び約２
００ｎｍとし、表面における不純物濃度を、各々、６．
０×１０18ｃｍ-3及び２．０×１０20ｃｍ-3とする。ま
た、サイドウォールの幅は約１５０ｎｍ、シリサイド層
のためのＴｉ層の厚さは４０ｎｍとする。最終的に形成
されるシリサイド層の厚さは８０ｎｍになる。
【０００９】なお、本願明細書において、「接合深さ」
とは、Ｓｉ基板表面から不純物濃度が１．０×１０17ｃ
ｍ-3になる位置までの距離で定義する。
とは、Ｓｉ基板表面から不純物濃度が１．０×１０17ｃ
ｍ-3になる位置までの距離で定義する。
【００１０】サリサイドプロセスの大きな特徴は、図８
（ｂ）のようなレイアウトが採用できることである。こ
こで、図８（ａ）および（ｂ）において、１０１ａ、１
０１ｂはソース／ドレイン拡散層が形成される領域（活
性領域）を示し、１０２はゲート電極が形成される領域
を示し、１０３ａ、１０３ｂはソース／ドレイン拡散層
と第１ＡＬ配線層とのコンタクト領域を示し、１０４ａ
及び１０４ｂは第１アルミニウム配線が形成される領域
を示している。シリサイド層の形成によって、ソース／
ドレイン領域の抵抗が大きく低減されるため、ソース／
ドレイン領域の各々に設けるコンタクト領域の数を１個
に減らすることができる。このように、ソース／ドレイ
ン領域の面積を低減できるために、高集積化が図られ、
ドレイン接合容量を低減できる。このとき細い活性領域
の幅（チャネル長方向に沿った活性領域の端からゲート
電極の端までの距離）を０．７５μｍとすると、シリサ
イド層の幅（チャネル長方向に沿った活性領域の端から
サイドウォールの端までの距離）は０．６μｍとなる。
このため、例えばゲート電極の幅が１０μｍの場合に
は、ゲート幅方向のソース／ドレイン領域の抵抗は約３
０Ωとなる。一方、トランジスタのチャネル抵抗は約１
ｋΩであるから、ソース／ドレイン領域の抵抗はチャネ
ル抵抗に対して充分小さい。
（ｂ）のようなレイアウトが採用できることである。こ
こで、図８（ａ）および（ｂ）において、１０１ａ、１
０１ｂはソース／ドレイン拡散層が形成される領域（活
性領域）を示し、１０２はゲート電極が形成される領域
を示し、１０３ａ、１０３ｂはソース／ドレイン拡散層
と第１ＡＬ配線層とのコンタクト領域を示し、１０４ａ
及び１０４ｂは第１アルミニウム配線が形成される領域
を示している。シリサイド層の形成によって、ソース／
ドレイン領域の抵抗が大きく低減されるため、ソース／
ドレイン領域の各々に設けるコンタクト領域の数を１個
に減らすることができる。このように、ソース／ドレイ
ン領域の面積を低減できるために、高集積化が図られ、
ドレイン接合容量を低減できる。このとき細い活性領域
の幅（チャネル長方向に沿った活性領域の端からゲート
電極の端までの距離）を０．７５μｍとすると、シリサ
イド層の幅（チャネル長方向に沿った活性領域の端から
サイドウォールの端までの距離）は０．６μｍとなる。
このため、例えばゲート電極の幅が１０μｍの場合に
は、ゲート幅方向のソース／ドレイン領域の抵抗は約３
０Ωとなる。一方、トランジスタのチャネル抵抗は約１
ｋΩであるから、ソース／ドレイン領域の抵抗はチャネ
ル抵抗に対して充分小さい。
【００１１】図８（ａ）に示すシリサイド化を行わない
構成では、第１ＡＬ配線のレイアウトが制限されるが、
図８（ｂ）に示すシリサイド化を行った構成では、第１
ＡＬ配線層のレイアウトの設計自由度が向上する。
構成では、第１ＡＬ配線のレイアウトが制限されるが、
図８（ｂ）に示すシリサイド化を行った構成では、第１
ＡＬ配線層のレイアウトの設計自由度が向上する。
【００１２】
【発明が解決しようとする課題】しかしながら、従来の
構造は、サイズがディープサブミクロン領域に属するＭ
ＯＳ型半導体装置に対しては不十分である。例えば、デ
ザインルールが０．１３μｍのＣＭＯＳプロセスによれ
ば、ソース／ドレイン領域上に位置するシリサイドの幅
は０．０８μｍ程度に設計される。ソース／ドレイン領
域の幅は、０．２μｍ程度に縮小されるが、一方サイド
ウォールの幅はショートチャネル効果の抑制のために１
２０ｎｍ程度とそれほどスケーリングできないためであ
る。この場合の一例としては、浅いソース／ドレイン拡
散層の接合深さは約８０ｎｍとなり、表面における不純
物濃度は、１．０×１０20ｃｍ-3となる。また、深いソ
ース／ドレイン拡散層の接合深さは、約１２０ｎｍとな
り、表面における不純物濃度は、２．０×１０20ｃｍ-3
となる。シリサイド化のために堆積されるＴｉの厚さは
３０ｎｍ程度に設定され、最終的なシリサイド層の厚さ
は６０ｎｍになる、ソース／ドレイン拡散層のシート抵
抗は３Ω／□を維持し、０．５μｍＣＭＯＳプロセスに
よる場合とほぼ同等である。
構造は、サイズがディープサブミクロン領域に属するＭ
ＯＳ型半導体装置に対しては不十分である。例えば、デ
ザインルールが０．１３μｍのＣＭＯＳプロセスによれ
ば、ソース／ドレイン領域上に位置するシリサイドの幅
は０．０８μｍ程度に設計される。ソース／ドレイン領
域の幅は、０．２μｍ程度に縮小されるが、一方サイド
ウォールの幅はショートチャネル効果の抑制のために１
２０ｎｍ程度とそれほどスケーリングできないためであ
る。この場合の一例としては、浅いソース／ドレイン拡
散層の接合深さは約８０ｎｍとなり、表面における不純
物濃度は、１．０×１０20ｃｍ-3となる。また、深いソ
ース／ドレイン拡散層の接合深さは、約１２０ｎｍとな
り、表面における不純物濃度は、２．０×１０20ｃｍ-3
となる。シリサイド化のために堆積されるＴｉの厚さは
３０ｎｍ程度に設定され、最終的なシリサイド層の厚さ
は６０ｎｍになる、ソース／ドレイン拡散層のシート抵
抗は３Ω／□を維持し、０．５μｍＣＭＯＳプロセスに
よる場合とほぼ同等である。
【００１３】ゲート幅を２．６μｍとすると、トランジ
スタのチャネル抵抗は１ｋΩ程度であるのに対して、ソ
ース／ドレイン拡散層の抵抗は約９８Ωとなる。図８
（ｂ）のレイアウトでは、ドレイン電流は約１０％も低
下する。
スタのチャネル抵抗は１ｋΩ程度であるのに対して、ソ
ース／ドレイン拡散層の抵抗は約９８Ωとなる。図８
（ｂ）のレイアウトでは、ドレイン電流は約１０％も低
下する。
【００１４】本願発明は上記課題に鑑みてなされたもの
であり、その目的とするところは、ディープサブミクロ
ン領域以下において、サリサイドプロセスを用いた場合
にドレイン電流が減少しないようなＭＯＳ半導体装置及
びその製造方法を提供することにある。
であり、その目的とするところは、ディープサブミクロ
ン領域以下において、サリサイドプロセスを用いた場合
にドレイン電流が減少しないようなＭＯＳ半導体装置及
びその製造方法を提供することにある。
【００１５】
【課題を解決するための手段】本願発明のＭＯＳ型半導
体装置、主面を有する第１導電型シリコン層と、該シリ
コン層の該主面に選択的に形成されたゲート絶縁膜と、
該ゲート絶縁膜上に設けられたゲート電極と、該ゲート
電極の側部に形成された絶縁性サイドウォールと、該シ
リコン層内に形成されたソース／ドレイン領域と、を備
えたＭＯＳ型半導体装置であって、該ソース／ドレイン
領域は、該シリコン層内に形成された第２導電型の第１
拡散層と、該シリコン層において該第１拡散層の外側に
形成され、該第１拡散層の接合深さよりも深い接合深さ
を有する第２導電型の第２拡散層と、を有しており、更
に、該第１拡散層の少なくとも一部及び該第２拡散層の
少なくとも一部を覆う導電層を備え、そのことにより上
記目的が達成される。
体装置、主面を有する第１導電型シリコン層と、該シリ
コン層の該主面に選択的に形成されたゲート絶縁膜と、
該ゲート絶縁膜上に設けられたゲート電極と、該ゲート
電極の側部に形成された絶縁性サイドウォールと、該シ
リコン層内に形成されたソース／ドレイン領域と、を備
えたＭＯＳ型半導体装置であって、該ソース／ドレイン
領域は、該シリコン層内に形成された第２導電型の第１
拡散層と、該シリコン層において該第１拡散層の外側に
形成され、該第１拡散層の接合深さよりも深い接合深さ
を有する第２導電型の第２拡散層と、を有しており、更
に、該第１拡散層の少なくとも一部及び該第２拡散層の
少なくとも一部を覆う導電層を備え、そのことにより上
記目的が達成される。
【００１６】ある実施形態では、前記導電層は、第１の
厚さを有する第１部分と、該第１の厚さよりも大きな第
２の厚さを有する第２部分とを有しており、該導電層の
該第１の部分が前記第２拡散層の前記少なくとも一部を
覆っている。
厚さを有する第１部分と、該第１の厚さよりも大きな第
２の厚さを有する第２部分とを有しており、該導電層の
該第１の部分が前記第２拡散層の前記少なくとも一部を
覆っている。
【００１７】ある実施形態では、前記導電層はシリサイ
ドから形成されている。
ドから形成されている。
【００１８】ある実施形態では、前記ゲート電極は、下
部シリコン膜と上部シリサイド膜とを含む多層構造を有
している。
部シリコン膜と上部シリサイド膜とを含む多層構造を有
している。
【００１９】ある実施形態では、前記シリコン層は単結
晶半導体である。
晶半導体である。
【００２０】ある実施形態では、前記シリコン層は、絶
縁性表面を有する基板上に形成されている。
縁性表面を有する基板上に形成されている。
【００２１】本発明のＭＯＳ型半導体装置の製造方法
は、シリコン層上にゲート絶縁膜を形成する工程と、該
ゲート絶縁膜上にゲート電極を形成する工程と、該シリ
コン層内に第２導電型の第１拡散層を形成する工程と、
該ゲート電極の側部にスペーサを形成する工程と、該シ
リコン層内において該第１拡散層の外側に、該第１拡散
層の接合深さよりも深い接合深さを有する第２導電型の
第２拡散層を形成する工程とを包含しており、更に、前
記スペーサを形成する工程の前に、該第１拡散層の少な
くとも一部を覆う第１シリサイド層となる第１導電体層
を堆積する工程と、前記スペーサを形成する工程の後
に、該第２拡散層の少なくとも一部を覆う第２シリサイ
ド層となる第２導電体層を堆積する工程とを包含し、そ
のことにより上記目的が達成される。
は、シリコン層上にゲート絶縁膜を形成する工程と、該
ゲート絶縁膜上にゲート電極を形成する工程と、該シリ
コン層内に第２導電型の第１拡散層を形成する工程と、
該ゲート電極の側部にスペーサを形成する工程と、該シ
リコン層内において該第１拡散層の外側に、該第１拡散
層の接合深さよりも深い接合深さを有する第２導電型の
第２拡散層を形成する工程とを包含しており、更に、前
記スペーサを形成する工程の前に、該第１拡散層の少な
くとも一部を覆う第１シリサイド層となる第１導電体層
を堆積する工程と、前記スペーサを形成する工程の後
に、該第２拡散層の少なくとも一部を覆う第２シリサイ
ド層となる第２導電体層を堆積する工程とを包含し、そ
のことにより上記目的が達成される。
【００２２】ある実施形態では、前記第２導電体層は前
記第１導電体層よりも厚く堆積される。
記第１導電体層よりも厚く堆積される。
【００２３】ある実施形態では、前記第１導電体層及び
第２導電体層の少なくとも一方は、高融点金属から形成
され、該高融点金属と前記シリコン層の一部とを反応さ
せることによって、前記第１及び第２のシリサイド層を
形成する。
第２導電体層の少なくとも一方は、高融点金属から形成
され、該高融点金属と前記シリコン層の一部とを反応さ
せることによって、前記第１及び第２のシリサイド層を
形成する。
【００２４】ある実施形態では、前記第１導電体層及び
第２導電体層の少なくとも一方は、高融点金属シリサイ
ド層から形成されている。
第２導電体層の少なくとも一方は、高融点金属シリサイ
ド層から形成されている。
【００２５】本発明のＭＯＳ型半導体装置の製造方法
は、第１導電型半導体基板の一主面に素子分離領域を形
成する工程と、該半導体基板上にゲート絶縁膜を形成す
る工程と、該ゲート絶縁膜上に第１の導電性膜を堆積す
る工程と、該第１の導電性膜上のゲート電極になる所定
の位置にフォトレジストをパターニングする工程と、該
フォトレジストをマスクとして、該ゲート絶縁膜と該第
１の導電性膜からなる多層膜を選択的に垂直方向に強い
異方性エッチングにより該ゲート絶縁膜が露出するまで
エッチングする工程と、該フォトレジストを除去する工
程と、該基板及び該ゲート電極上に第１の絶縁膜を堆積
する工程と、選択的に垂直方向に強い異方性エッチング
により該第１の絶縁膜を該ゲート電極の側壁に残置させ
る工程と、イオン注入法により、該基板上のソース／ド
レイン領域に、第１の第２導電型の拡散層を形成する工
程と、該基板及び該ゲート電極上に第２の導電性膜、及
び第２の絶縁膜を順次堆積する工程と、選択的に垂直方
向に強い異方性エッチングにより該第２の導電性膜を該
ゲート電極の側壁にＬ型の形状に、該第２の導電性膜の
外側に該第２の絶縁膜を残置させる工程と、イオン注入
法により、該基板上のソース／ドレイン領域に該第１の
第２導電型の拡散層の接合深さよりも、深い接合を有す
る第２の第２導電型の拡散層を形成する工程と、該基板
及び該ゲート電極上に、該第２の導電性膜と同一の種類
の膜で、かつ該第２の導電性膜より厚い厚さを有する第
３の導電性膜を堆積する工程と、該ゲート電極、及び該
基板のソース／ドレイン領域をシリサイド化する工程
と、シリサイド化されなかった該第３の導電性膜、該第
２の絶縁膜、及びシリサイド化されなかった該第２の導
電性膜を順次除去していく工程を包含し、そのことによ
り上記目的が達成される。
は、第１導電型半導体基板の一主面に素子分離領域を形
成する工程と、該半導体基板上にゲート絶縁膜を形成す
る工程と、該ゲート絶縁膜上に第１の導電性膜を堆積す
る工程と、該第１の導電性膜上のゲート電極になる所定
の位置にフォトレジストをパターニングする工程と、該
フォトレジストをマスクとして、該ゲート絶縁膜と該第
１の導電性膜からなる多層膜を選択的に垂直方向に強い
異方性エッチングにより該ゲート絶縁膜が露出するまで
エッチングする工程と、該フォトレジストを除去する工
程と、該基板及び該ゲート電極上に第１の絶縁膜を堆積
する工程と、選択的に垂直方向に強い異方性エッチング
により該第１の絶縁膜を該ゲート電極の側壁に残置させ
る工程と、イオン注入法により、該基板上のソース／ド
レイン領域に、第１の第２導電型の拡散層を形成する工
程と、該基板及び該ゲート電極上に第２の導電性膜、及
び第２の絶縁膜を順次堆積する工程と、選択的に垂直方
向に強い異方性エッチングにより該第２の導電性膜を該
ゲート電極の側壁にＬ型の形状に、該第２の導電性膜の
外側に該第２の絶縁膜を残置させる工程と、イオン注入
法により、該基板上のソース／ドレイン領域に該第１の
第２導電型の拡散層の接合深さよりも、深い接合を有す
る第２の第２導電型の拡散層を形成する工程と、該基板
及び該ゲート電極上に、該第２の導電性膜と同一の種類
の膜で、かつ該第２の導電性膜より厚い厚さを有する第
３の導電性膜を堆積する工程と、該ゲート電極、及び該
基板のソース／ドレイン領域をシリサイド化する工程
と、シリサイド化されなかった該第３の導電性膜、該第
２の絶縁膜、及びシリサイド化されなかった該第２の導
電性膜を順次除去していく工程を包含し、そのことによ
り上記目的が達成される。
【００２６】本発明のＭＯＳ型半導体装置の製造方法
は、第１導電型半導体基板の一主面に素子分離領域を形
成する工程と、該半導体基板上にゲート絶縁膜を形成す
る工程と、該ゲート絶縁膜上に第１の導電性膜を堆積す
る工程と、該第１の導電性膜上のゲート電極になる所定
の位置にフォトレジストを形成する工程と、該フォトレ
ジストをマスクとして、該ゲート絶縁膜と該第１の導電
性膜からなる多層膜を、選択的に、垂直方向に強い異方
性を持つエッチングによって、該ゲート絶縁膜が露出す
るまでエッチングする工程と、該フォトレジストを除去
する工程と、該基板及び該ゲート電極上に第１の絶縁膜
を堆積する工程と、選択的に垂直方向に強い異方性エッ
チングにより該第１の絶縁膜を該ゲート電極の側壁に残
置させる工程と、イオン注入法により、該基板上のソー
ス／ドレイン領域に、第２導電型の第１拡散層を形成す
る工程と、該基板及び該ゲート電極上に導電性膜を堆積
する工程と、該ゲート電極、及び該基板のソース／ドレ
イン領域をシリサイド化する工程と、該基板及び該ゲー
ト電極上に第２の絶縁膜を堆積する工程と、選択的に垂
直方向に強い異方性エッチング、および該シリサイド層
膜に充分選択比のあるドライエッチングにより該第２の
絶縁膜を該ゲート電極の側壁に残置させる工程と、イオ
ン注入法により、該基板上のソース／ドレイン領域に該
第１拡散層の接合深さよりも、深い接合を有する第２導
電型の第２拡散層を形成する工程とを包含し、そのこと
により上記目的が達成される。
は、第１導電型半導体基板の一主面に素子分離領域を形
成する工程と、該半導体基板上にゲート絶縁膜を形成す
る工程と、該ゲート絶縁膜上に第１の導電性膜を堆積す
る工程と、該第１の導電性膜上のゲート電極になる所定
の位置にフォトレジストを形成する工程と、該フォトレ
ジストをマスクとして、該ゲート絶縁膜と該第１の導電
性膜からなる多層膜を、選択的に、垂直方向に強い異方
性を持つエッチングによって、該ゲート絶縁膜が露出す
るまでエッチングする工程と、該フォトレジストを除去
する工程と、該基板及び該ゲート電極上に第１の絶縁膜
を堆積する工程と、選択的に垂直方向に強い異方性エッ
チングにより該第１の絶縁膜を該ゲート電極の側壁に残
置させる工程と、イオン注入法により、該基板上のソー
ス／ドレイン領域に、第２導電型の第１拡散層を形成す
る工程と、該基板及び該ゲート電極上に導電性膜を堆積
する工程と、該ゲート電極、及び該基板のソース／ドレ
イン領域をシリサイド化する工程と、該基板及び該ゲー
ト電極上に第２の絶縁膜を堆積する工程と、選択的に垂
直方向に強い異方性エッチング、および該シリサイド層
膜に充分選択比のあるドライエッチングにより該第２の
絶縁膜を該ゲート電極の側壁に残置させる工程と、イオ
ン注入法により、該基板上のソース／ドレイン領域に該
第１拡散層の接合深さよりも、深い接合を有する第２導
電型の第２拡散層を形成する工程とを包含し、そのこと
により上記目的が達成される。
【００２７】本発明のＭＯＳ型半導体装置の製造方法
は、第１導電型半導体基板の一主面に素子分離領域を形
成する工程と、該半導体基板上にゲート絶縁膜を形成す
る工程と、該ゲート絶縁膜上に第１の導電性膜を堆積す
る工程と、該第１の導電性膜上のゲート電極になる所定
の位置にフォトレジストを形成する工程と、該フォトレ
ジストをマスクとして、該ゲート絶縁膜と該第１の導電
性膜からなる多層膜を、選択的に、垂直方向に強い異方
性エッチングによって、該ゲート絶縁膜が露出するまで
エッチングする工程と、該フォトレジストを除去する工
程と、該基板及び該ゲート電極上に第１の絶縁膜を堆積
する工程と、選択的に垂直方向に強い異方性エッチング
により該第１の絶縁膜を該ゲート電極の側壁に残置させ
る工程と、イオン注入法により、該基板上のソース／ド
レイン領域に、第２導電型の第１拡散層を形成する工程
と、該基板及び該ゲート電極上に第２の絶縁膜を堆積す
る工程と、選択的に垂直方向に強い異方性エッチングに
より該第２の絶縁膜を該ゲート電極の側壁に残置させる
工程と、イオン注入法により、該基板上のソース／ドレ
イン領域に該第１拡散層の接合深さよりも、深い接合を
有する第２導電型の第２拡散層を形成する工程と、該基
板及び該ゲート電極上に第１の導電性膜を堆積する工程
と、該ゲート電極、及び該基板のソース／ドレイン領域
をシリサイド化する工程と、該第２の絶縁膜を除去する
工程と、シリサイド化されていない該基板上に選択的に
第２の導電性膜を成長させる工程とを包含し、そのこと
により上記目的が達成される。
は、第１導電型半導体基板の一主面に素子分離領域を形
成する工程と、該半導体基板上にゲート絶縁膜を形成す
る工程と、該ゲート絶縁膜上に第１の導電性膜を堆積す
る工程と、該第１の導電性膜上のゲート電極になる所定
の位置にフォトレジストを形成する工程と、該フォトレ
ジストをマスクとして、該ゲート絶縁膜と該第１の導電
性膜からなる多層膜を、選択的に、垂直方向に強い異方
性エッチングによって、該ゲート絶縁膜が露出するまで
エッチングする工程と、該フォトレジストを除去する工
程と、該基板及び該ゲート電極上に第１の絶縁膜を堆積
する工程と、選択的に垂直方向に強い異方性エッチング
により該第１の絶縁膜を該ゲート電極の側壁に残置させ
る工程と、イオン注入法により、該基板上のソース／ド
レイン領域に、第２導電型の第１拡散層を形成する工程
と、該基板及び該ゲート電極上に第２の絶縁膜を堆積す
る工程と、選択的に垂直方向に強い異方性エッチングに
より該第２の絶縁膜を該ゲート電極の側壁に残置させる
工程と、イオン注入法により、該基板上のソース／ドレ
イン領域に該第１拡散層の接合深さよりも、深い接合を
有する第２導電型の第２拡散層を形成する工程と、該基
板及び該ゲート電極上に第１の導電性膜を堆積する工程
と、該ゲート電極、及び該基板のソース／ドレイン領域
をシリサイド化する工程と、該第２の絶縁膜を除去する
工程と、シリサイド化されていない該基板上に選択的に
第２の導電性膜を成長させる工程とを包含し、そのこと
により上記目的が達成される。
【００２８】本発明のＭＯＳ型半導体装置の製造方法
は、第１導電型半導体基板の一主面に素子分離領域を形
成する工程と、該半導体基板上にゲート絶縁膜を形成す
る工程と、該ゲート絶縁膜上に第１の導電性膜を堆積す
る工程と、該第１の導電性膜上のゲート電極になる所定
の位置にフォトレジストを形成する工程と、該フォトレ
ジストをマスクとして、該ゲート絶縁膜と該第１の導電
性膜からなる多層膜を、選択的に、垂直方向に強い異方
性エッチングによって、該ゲート絶縁膜が露出するまで
エッチングする工程と、該フォトレジストを除去する工
程と、該基板及び該ゲート電極上に第１の絶縁膜を堆積
する工程と、選択的に垂直方向に強い異方性エッチング
により該第１の絶縁膜を該ゲート電極の側壁に残置させ
る工程と、イオン注入法により、該基板上のソース／ド
レイン領域に、第２導電型の第１拡散層を形成する工程
と、該基板及び該ゲート電極上に選択的に第１の導電性
膜を堆積する工程と、該基板及び該ゲート電極上に第２
の絶縁膜を堆積する工程と、選択的に垂直方向に強い異
方性エッチング、および該第１の導電性膜に充分選択比
のあるドライエッチングにより該第２の絶縁膜を該ゲー
ト電極の側壁に残置させる工程と、イオン注入法によ
り、該基板上のソース／ドレイン領域に該第１拡散層の
接合深さよりも、深い接合を有する第２導電型の第２拡
散層を形成する工程と、該基板及び該ゲート電極上の該
第１の導電性膜上に、選択的に第２の導電性膜を堆積す
る工程とを包含し、そのこにより上記目的が達成され
る。
は、第１導電型半導体基板の一主面に素子分離領域を形
成する工程と、該半導体基板上にゲート絶縁膜を形成す
る工程と、該ゲート絶縁膜上に第１の導電性膜を堆積す
る工程と、該第１の導電性膜上のゲート電極になる所定
の位置にフォトレジストを形成する工程と、該フォトレ
ジストをマスクとして、該ゲート絶縁膜と該第１の導電
性膜からなる多層膜を、選択的に、垂直方向に強い異方
性エッチングによって、該ゲート絶縁膜が露出するまで
エッチングする工程と、該フォトレジストを除去する工
程と、該基板及び該ゲート電極上に第１の絶縁膜を堆積
する工程と、選択的に垂直方向に強い異方性エッチング
により該第１の絶縁膜を該ゲート電極の側壁に残置させ
る工程と、イオン注入法により、該基板上のソース／ド
レイン領域に、第２導電型の第１拡散層を形成する工程
と、該基板及び該ゲート電極上に選択的に第１の導電性
膜を堆積する工程と、該基板及び該ゲート電極上に第２
の絶縁膜を堆積する工程と、選択的に垂直方向に強い異
方性エッチング、および該第１の導電性膜に充分選択比
のあるドライエッチングにより該第２の絶縁膜を該ゲー
ト電極の側壁に残置させる工程と、イオン注入法によ
り、該基板上のソース／ドレイン領域に該第１拡散層の
接合深さよりも、深い接合を有する第２導電型の第２拡
散層を形成する工程と、該基板及び該ゲート電極上の該
第１の導電性膜上に、選択的に第２の導電性膜を堆積す
る工程とを包含し、そのこにより上記目的が達成され
る。
【００２９】
【発明の実施の形態】以下、図面を参照しながら、本発
明によるＭＯＳ型半導体装置およびその製造方法の実施
例を説明する。
明によるＭＯＳ型半導体装置およびその製造方法の実施
例を説明する。
【００３０】（ＭＯＳ型半導体装置の実施例１）図１
は、本発明によるＭＯＳ型半導体装置の第１の実施例の
断面を示している。
は、本発明によるＭＯＳ型半導体装置の第１の実施例の
断面を示している。
【００３１】図１のＭＯＳ型半導体装置は、Ｐ型半導体
基板１、Ｐ型半導体基板１上に形成されたゲート絶縁膜
３、ゲート絶縁膜３上に設けられたゲート電極４、ゲー
ト電極４の側部に形成されたＳｉＯ2サイドウォール５
ａ及び５ｂ、Ｐ型半導体基板１のソース／ドレイン領域
に設けられた浅い接合を有するＮ型ソース／ドレイン拡
散層６、及びＰ型半導体基板１のソース／ドレイン領域
に設けられた深い接合を有するＮ型ソース／ドレイン拡
散層７、及びゲート電極４とソース／ドレイン領域に形
成されたシリサイド層８ａ及び８ｂを備えている。
基板１、Ｐ型半導体基板１上に形成されたゲート絶縁膜
３、ゲート絶縁膜３上に設けられたゲート電極４、ゲー
ト電極４の側部に形成されたＳｉＯ2サイドウォール５
ａ及び５ｂ、Ｐ型半導体基板１のソース／ドレイン領域
に設けられた浅い接合を有するＮ型ソース／ドレイン拡
散層６、及びＰ型半導体基板１のソース／ドレイン領域
に設けられた深い接合を有するＮ型ソース／ドレイン拡
散層７、及びゲート電極４とソース／ドレイン領域に形
成されたシリサイド層８ａ及び８ｂを備えている。
【００３２】図１には、単数のＮチャネル型ＭＯＳ型半
導体装置のみが示されているが、実際には、一つのＰ型
半導体基板１に複数のＭＯＳ型半導体装置が形成されて
いる。これらのＭＯＳ型半導体装置の各々は、図示され
る構造を有しており、Ｐ型半導体基板１に形成されたト
レンチ分離構造２によって電気的に相互に分離される。
Ｐ型半導体基板１にＮ型ウェルを設け、そのＮ型ウェル
にＰチャネル型ＭＯＳ型半導体装置を形成しても良い。
なお、シリコン基板に代えて、絶縁性表面を有する基板
（ガラス基板等）の上に形成されたシリコン層を用いて
ＭＯＳ型半導体装置（薄膜トランジスタ）を形成しても
良い。
導体装置のみが示されているが、実際には、一つのＰ型
半導体基板１に複数のＭＯＳ型半導体装置が形成されて
いる。これらのＭＯＳ型半導体装置の各々は、図示され
る構造を有しており、Ｐ型半導体基板１に形成されたト
レンチ分離構造２によって電気的に相互に分離される。
Ｐ型半導体基板１にＮ型ウェルを設け、そのＮ型ウェル
にＰチャネル型ＭＯＳ型半導体装置を形成しても良い。
なお、シリコン基板に代えて、絶縁性表面を有する基板
（ガラス基板等）の上に形成されたシリコン層を用いて
ＭＯＳ型半導体装置（薄膜トランジスタ）を形成しても
良い。
【００３３】図１のＭＯＳ型半導体装置の第１の特徴
は、浅いソース／ドレイン拡散層６の少なくとも一部を
覆うようにシリサイド層８ａが設けられていることにあ
る。従来のシリサイド層は、深いソース／ドレイン拡散
層７の上に形成されることはあっても、浅いソース／ド
レイン拡散層６の上には形成されていなかった。本実施
例では、シリサイド層（８ａ）が浅いソース／ドレイン
拡散層６の上面の少なくとも一部の領域、好ましくは約
半分の領域を覆っているため、ソース／ドレイン抵抗が
全体として低減される。その結果、各トランジスタに対
して割り当てられるソース／ドレインのコンタクトの数
を１個にした場合でも、ドレイン電流はほとんど低下し
ない。
は、浅いソース／ドレイン拡散層６の少なくとも一部を
覆うようにシリサイド層８ａが設けられていることにあ
る。従来のシリサイド層は、深いソース／ドレイン拡散
層７の上に形成されることはあっても、浅いソース／ド
レイン拡散層６の上には形成されていなかった。本実施
例では、シリサイド層（８ａ）が浅いソース／ドレイン
拡散層６の上面の少なくとも一部の領域、好ましくは約
半分の領域を覆っているため、ソース／ドレイン抵抗が
全体として低減される。その結果、各トランジスタに対
して割り当てられるソース／ドレインのコンタクトの数
を１個にした場合でも、ドレイン電流はほとんど低下し
ない。
【００３４】第２の特徴は、シリサイド層が異なる２種
類の厚さを持つ部分から構成されている点にある。浅い
接合を持つソース／ドレイン拡散層６の上には、比較的
に薄いシリサイド層８ａを設け、深い接合を持つソース
／ドレイン拡散層７の上には比較的に厚いシリサイド層
８ｂを設けている。このため、ソース／ドレイン拡散層
６及び７が半導体基板１との間に形成するＰＮ接合に対
して、シリサイド層の形成は悪影響を与えない。もし、
浅い接合を持つソース／ドレイン拡散層６の上にも、比
較的に厚いシリサイド層８ｂと同じ厚さのシリサイド層
を設けると、ＰＮ接合を介して生じるリーク電流が増大
するおそれがあると考えられる。リーク電流の増加を避
けるためには、浅い接合を持つソース／ドレイン拡散層
６の上に設けるシリサイド層８ａの厚さ（最終的な厚
さ）を、ソース／ドレイン拡散層６の接合深さの約２０
〜５０％程度に設定することが好ましい。
類の厚さを持つ部分から構成されている点にある。浅い
接合を持つソース／ドレイン拡散層６の上には、比較的
に薄いシリサイド層８ａを設け、深い接合を持つソース
／ドレイン拡散層７の上には比較的に厚いシリサイド層
８ｂを設けている。このため、ソース／ドレイン拡散層
６及び７が半導体基板１との間に形成するＰＮ接合に対
して、シリサイド層の形成は悪影響を与えない。もし、
浅い接合を持つソース／ドレイン拡散層６の上にも、比
較的に厚いシリサイド層８ｂと同じ厚さのシリサイド層
を設けると、ＰＮ接合を介して生じるリーク電流が増大
するおそれがあると考えられる。リーク電流の増加を避
けるためには、浅い接合を持つソース／ドレイン拡散層
６の上に設けるシリサイド層８ａの厚さ（最終的な厚
さ）を、ソース／ドレイン拡散層６の接合深さの約２０
〜５０％程度に設定することが好ましい。
【００３５】本発明の効果を調べるために、ここではデ
ザインルールが０．１３μｍのＣＭＯＳプロセスを考え
る。例えば、ゲート長は０．１３μｍ、ゲート酸化膜厚
さは４ｎｍとする。ショートチャネル効果の抑制および
高いドレイン電流のために、浅いソース／ドレイン拡散
層の接合深さを約８０ｎｍに、表面における不純物濃度
は１．０×１０20ｃｍ-3に設定する。また、サイドウォ
ールの幅は約３０ｎｍとする。一方、深いソース／ドレ
イン拡散層の接合深さ約１２０ｎｍとし、表面における
不純物濃度は２．０×１０20ｃｍ-3とする。シリサイド
化のために堆積するＴｉの厚さは、厚い部分で３０ｎ
ｍ、薄い部分で２０ｎｍとする。薄い部分で２０ｎｍに
する理由は、リーク電流を抑制し、ソース／ドレイン抵
抗の大幅な増大を抑制するためである。最終的なシリサ
イド層の厚さは、厚い部分で６０ｎｍ、薄い部分で４０
ｎｍになる。シリサイド層の幅は厚い部分が８０ｎｍ、
薄い部分が９０ｎｍになる。
ザインルールが０．１３μｍのＣＭＯＳプロセスを考え
る。例えば、ゲート長は０．１３μｍ、ゲート酸化膜厚
さは４ｎｍとする。ショートチャネル効果の抑制および
高いドレイン電流のために、浅いソース／ドレイン拡散
層の接合深さを約８０ｎｍに、表面における不純物濃度
は１．０×１０20ｃｍ-3に設定する。また、サイドウォ
ールの幅は約３０ｎｍとする。一方、深いソース／ドレ
イン拡散層の接合深さ約１２０ｎｍとし、表面における
不純物濃度は２．０×１０20ｃｍ-3とする。シリサイド
化のために堆積するＴｉの厚さは、厚い部分で３０ｎ
ｍ、薄い部分で２０ｎｍとする。薄い部分で２０ｎｍに
する理由は、リーク電流を抑制し、ソース／ドレイン抵
抗の大幅な増大を抑制するためである。最終的なシリサ
イド層の厚さは、厚い部分で６０ｎｍ、薄い部分で４０
ｎｍになる。シリサイド層の幅は厚い部分が８０ｎｍ、
薄い部分が９０ｎｍになる。
【００３６】上記設計に基づけば、ソース／ドレイン拡
散層のシート抵抗は、厚い部分が３Ω／□、薄い部分が
４Ω／□であると計算される。ゲート幅が２．６μｍと
すると、トランジスタのチャネル抵抗は１ｋΩ程度であ
る。
散層のシート抵抗は、厚い部分が３Ω／□、薄い部分が
４Ω／□であると計算される。ゲート幅が２．６μｍと
すると、トランジスタのチャネル抵抗は１ｋΩ程度であ
る。
【００３７】従来例によれば、ソース／ドレイン領域の
抵抗は約９８Ωとなり、図８（ｂ）のレイアウトを採用
した場合、ドレイン電流が約１０％も低下する。これに
対して、本発明によれば、ソース／ドレイン領域の抵抗
は約５３Ωと低減されるので、ドレイン電流の低下は約
５％になる。
抵抗は約９８Ωとなり、図８（ｂ）のレイアウトを採用
した場合、ドレイン電流が約１０％も低下する。これに
対して、本発明によれば、ソース／ドレイン領域の抵抗
は約５３Ωと低減されるので、ドレイン電流の低下は約
５％になる。
【００３８】本発明ではシリサイド層を形成するための
導電性材料としＴｉを用いたが、ＣｏやＮｉ等の他の高
融点金属を用いても良い。また、シリサイド層の代わり
に、Ｗなどの高融点金属からなる層を用いても良い。ま
た、シリサイド層の薄い部分だけを選択的に形成したＷ
などの高融点金属からなる層に置き換えてもよい。
導電性材料としＴｉを用いたが、ＣｏやＮｉ等の他の高
融点金属を用いても良い。また、シリサイド層の代わり
に、Ｗなどの高融点金属からなる層を用いても良い。ま
た、シリサイド層の薄い部分だけを選択的に形成したＷ
などの高融点金属からなる層に置き換えてもよい。
【００３９】なお、上記実施例は、Ｎチャネル型ＭＯＳ
トランジスタであったが、導電型は、上記実施例で用い
たものを反転させても良い。
トランジスタであったが、導電型は、上記実施例で用い
たものを反転させても良い。
【００４０】（ＭＯＳ型半導体装置の実施例２）図２
は、本発明によるＭＯＳ型半導体装置の第２の実施例の
断面図を示す。
は、本発明によるＭＯＳ型半導体装置の第２の実施例の
断面図を示す。
【００４１】図２のＭＯＳ型半導体装置は、Ｐ型半導体
基板１、Ｐ型半導体基板１上に形成されたゲート絶縁膜
３、ゲート絶縁膜３上に設けられたゲート電極４、ゲー
ト電極４の側部に形成されたＳｉＯ2サイドウォール５
ａ及び５ｂ、Ｐ型半導体基板１のソース／ドレイン領域
に設けられた浅い接合を有するＮ型ソース／ドレイン拡
散層６、及びＰ型半導体基板１のソース／ドレイン領域
に設けられた深い接合を有するＮ型ソース／ドレイン拡
散層７、及びゲート電極４とソース／ドレイン領域に形
成されたシリサイド層８を備えている。
基板１、Ｐ型半導体基板１上に形成されたゲート絶縁膜
３、ゲート絶縁膜３上に設けられたゲート電極４、ゲー
ト電極４の側部に形成されたＳｉＯ2サイドウォール５
ａ及び５ｂ、Ｐ型半導体基板１のソース／ドレイン領域
に設けられた浅い接合を有するＮ型ソース／ドレイン拡
散層６、及びＰ型半導体基板１のソース／ドレイン領域
に設けられた深い接合を有するＮ型ソース／ドレイン拡
散層７、及びゲート電極４とソース／ドレイン領域に形
成されたシリサイド層８を備えている。
【００４２】図２には、単数のＭＯＳ型半導体装置のみ
が示されているが、実際には、一つのＰ型半導体基板１
に複数のＭＯＳ型半導体装置が形成されている。これら
のＭＯＳ型半導体装置の各々は、図示される構造を有し
ており、Ｐ型半導体基板１に形成されたトレンチ分離構
造２によって電気的に相互に分離される。
が示されているが、実際には、一つのＰ型半導体基板１
に複数のＭＯＳ型半導体装置が形成されている。これら
のＭＯＳ型半導体装置の各々は、図示される構造を有し
ており、Ｐ型半導体基板１に形成されたトレンチ分離構
造２によって電気的に相互に分離される。
【００４３】図２のＭＯＳ型半導体装置の第１の特徴
は、浅いソース／ドレイン拡散層６の少なくとも一部を
覆うようシリサイド層８が設けられていることにある。
従来のシリサイド層は、深いソース／ドレイン拡散層７
の上に形成されることはあっても、浅いソース／ドレイ
ン拡散層６の上には形成されていない。
は、浅いソース／ドレイン拡散層６の少なくとも一部を
覆うようシリサイド層８が設けられていることにある。
従来のシリサイド層は、深いソース／ドレイン拡散層７
の上に形成されることはあっても、浅いソース／ドレイ
ン拡散層６の上には形成されていない。
【００４４】本実施例では、抵抗の低いシリサイド層８
が浅いソース／ドレイン拡散層６の少なくとも一部を覆
っているため、ソース／ドレイン抵抗が低減される。そ
の結果、各トランジスタに対して割り当てられるソース
／ドレインのコンタクトの数を１個にした場合でも、ド
レイン電流はほとんど低下しない。接合リークを避ける
ためには、シリサイド層８の厚さを前述の実施例のシリ
サイド層８ｂの厚さよりも薄くすることが好ましい。
が浅いソース／ドレイン拡散層６の少なくとも一部を覆
っているため、ソース／ドレイン抵抗が低減される。そ
の結果、各トランジスタに対して割り当てられるソース
／ドレインのコンタクトの数を１個にした場合でも、ド
レイン電流はほとんど低下しない。接合リークを避ける
ためには、シリサイド層８の厚さを前述の実施例のシリ
サイド層８ｂの厚さよりも薄くすることが好ましい。
【００４５】本発明の効果を調べるために、ここではデ
ザインルールが０．１３μｍのＣＭＯＳプロセスを考え
る。例えば、ゲート長は０．１３μｍ、ゲート酸化厚さ
は４ｎｍとする。ショートチャネル効果の抑制および高
いドレイン電流のために、浅いソース／ドレイン拡散層
の接合深さ約８０ｎｍに、表面における不純物濃度は
１．０×１０20ｃｍ-3に設定する。また、サイドウォー
ルの幅は約３０ｎｍとする。一方、深いソース／ドレイ
ン拡散層の接合深さ約１２０ｎｍとし、表面における不
純物濃度は２．０×１０20ｃｍ-3である。シリサイド化
のために堆積するＴｉの厚さは２０ｎｍとする。このよ
うに比較的に薄い厚さにする理由は、リーク電流を抑制
するためである。最終的なシリサイド層の厚さは４０ｎ
ｍになる。シリサイド層の幅は１７０ｎｍにする。
ザインルールが０．１３μｍのＣＭＯＳプロセスを考え
る。例えば、ゲート長は０．１３μｍ、ゲート酸化厚さ
は４ｎｍとする。ショートチャネル効果の抑制および高
いドレイン電流のために、浅いソース／ドレイン拡散層
の接合深さ約８０ｎｍに、表面における不純物濃度は
１．０×１０20ｃｍ-3に設定する。また、サイドウォー
ルの幅は約３０ｎｍとする。一方、深いソース／ドレイ
ン拡散層の接合深さ約１２０ｎｍとし、表面における不
純物濃度は２．０×１０20ｃｍ-3である。シリサイド化
のために堆積するＴｉの厚さは２０ｎｍとする。このよ
うに比較的に薄い厚さにする理由は、リーク電流を抑制
するためである。最終的なシリサイド層の厚さは４０ｎ
ｍになる。シリサイド層の幅は１７０ｎｍにする。
【００４６】上記設計に基づけば、ソース／ドレイン拡
散層のシート抵抗は、４Ω／□であると計算される。ゲ
ート幅が２．６μｍとすると、トランジスタのチャネル
抵抗は１ｋΩ程度である。従来例によれば、ソース／ド
レイン領域の抵抗は約９８Ωとなり、図８（ｂ）のレイ
アウトを採用した場合、ドレイン電流が約１０％も低下
する。これに対して、本発明によれば、ソース／ドレイ
ン領域の抵抗は約５３Ωと低減されるので、ドレイン電
流の低下は約６％になる。
散層のシート抵抗は、４Ω／□であると計算される。ゲ
ート幅が２．６μｍとすると、トランジスタのチャネル
抵抗は１ｋΩ程度である。従来例によれば、ソース／ド
レイン領域の抵抗は約９８Ωとなり、図８（ｂ）のレイ
アウトを採用した場合、ドレイン電流が約１０％も低下
する。これに対して、本発明によれば、ソース／ドレイ
ン領域の抵抗は約５３Ωと低減されるので、ドレイン電
流の低下は約６％になる。
【００４７】本発明ではシリサイド層の材料としＴｉを
用いたが、ＣｏやＮｉ等の他の高融点金属を用いても良
い。また、シリサイド層の代わりに、Ｗなどの高融点金
属からなる層を用いても良い。また、シリサイド層の薄
い部分だけを選択的に形成したＷなどの高融点金属から
なる層に置き換えてもよい。
用いたが、ＣｏやＮｉ等の他の高融点金属を用いても良
い。また、シリサイド層の代わりに、Ｗなどの高融点金
属からなる層を用いても良い。また、シリサイド層の薄
い部分だけを選択的に形成したＷなどの高融点金属から
なる層に置き換えてもよい。
【００４８】（ＭＯＳ型半導体装置の製造方法の第１の
実施例）図３（ａ）から（ｅ）を参照しながら、図１の
ＭＯＳ型半導体装置を製造する方法の第１の実施例を説
明する。
実施例）図３（ａ）から（ｅ）を参照しながら、図１の
ＭＯＳ型半導体装置を製造する方法の第１の実施例を説
明する。
【００４９】まず、図３（ａ）に示すように、Ｐ型半導
体基板上１の素子分離領域に、深さ６００ｎｍ程度のシ
ャロートレンチ分離構造２を形成する。次に、Ｐ型半導
体基板上１にゲート絶縁膜３を４ｎｍ程度に形成し、ゲ
ート絶縁膜３上にアンドープ多結晶シリコン膜４を厚さ
２００ｎｍ程度に堆積する。次に、ゲート電極４の形状
及び位置を規定するフォトレジストマスクをフォトリソ
グラフィ技術を用いて多結晶シリコン膜４上に形成す
る。この後、垂直方向に強い異方性を持つエッチング
（異方性エッチング）によって、多結晶シリコン膜４の
うちフォトレジストマスクで覆われていない部分を選択
的に除去し、多結晶シリコンからなるゲート電極４を形
成する。その後、フォトレジストマスクを除去する。ゲ
ート電極４を覆うようにＨＴＯ膜を３０ｎｍ程度堆積し
た後、異方性エッチングによってＨＴＯ膜の平坦部を選
択的に除去し、ＨＴＯ膜から比較的に薄いＳｉＯ2サイ
ドウォール５ａを形成する。次に、ドーズ量４×１０14
ｃｍ-2程度のＮ型の不純物イオン（例えばＡｓイオン）
を、加速エネルギー１０ｋｅＶでＰ型半導体基板１に注
入し、それによって、ソース／ドレイン領域内に浅い接
合を有するＮ型拡散層６を形成する。浅い接合を有する
Ｎ型拡散層６の形成は、ＳｉＯ2サイドウォール５ａの
形成前に行っても良い。
体基板上１の素子分離領域に、深さ６００ｎｍ程度のシ
ャロートレンチ分離構造２を形成する。次に、Ｐ型半導
体基板上１にゲート絶縁膜３を４ｎｍ程度に形成し、ゲ
ート絶縁膜３上にアンドープ多結晶シリコン膜４を厚さ
２００ｎｍ程度に堆積する。次に、ゲート電極４の形状
及び位置を規定するフォトレジストマスクをフォトリソ
グラフィ技術を用いて多結晶シリコン膜４上に形成す
る。この後、垂直方向に強い異方性を持つエッチング
（異方性エッチング）によって、多結晶シリコン膜４の
うちフォトレジストマスクで覆われていない部分を選択
的に除去し、多結晶シリコンからなるゲート電極４を形
成する。その後、フォトレジストマスクを除去する。ゲ
ート電極４を覆うようにＨＴＯ膜を３０ｎｍ程度堆積し
た後、異方性エッチングによってＨＴＯ膜の平坦部を選
択的に除去し、ＨＴＯ膜から比較的に薄いＳｉＯ2サイ
ドウォール５ａを形成する。次に、ドーズ量４×１０14
ｃｍ-2程度のＮ型の不純物イオン（例えばＡｓイオン）
を、加速エネルギー１０ｋｅＶでＰ型半導体基板１に注
入し、それによって、ソース／ドレイン領域内に浅い接
合を有するＮ型拡散層６を形成する。浅い接合を有する
Ｎ型拡散層６の形成は、ＳｉＯ2サイドウォール５ａの
形成前に行っても良い。
【００５０】次に、図３（ｂ）に示すように、第１のＴ
ｉ／ＴｉＮ膜９ａを２０ｎｍ程度、窒化膜１０を７０ｎ
ｍ程度順次堆積させる。ここで、Ｔｉ／ＴｉＮ膜は、下
層としてＴｉ層を有し、上層としてＴｉＮ層を有する多
層膜である。
ｉ／ＴｉＮ膜９ａを２０ｎｍ程度、窒化膜１０を７０ｎ
ｍ程度順次堆積させる。ここで、Ｔｉ／ＴｉＮ膜は、下
層としてＴｉ層を有し、上層としてＴｉＮ層を有する多
層膜である。
【００５１】次に、図３（ｃ）に示すように、異方性エ
ッチングによって、窒化膜１０及び第１のＴｉ／ＴｉＮ
層９ａの平坦部を除去して、窒化膜１０のサイドウォー
ルを形成する。このとき、第１のＴｉ／ＴｉＮ層９ａの
下層のＴｉは、完全に除去される必要はない。第１のＴ
ｉ／ＴｉＮ層９ａのうち窒化膜１０のサイドウォールで
覆われている部分は、除去されずに残る。この後、ドー
ズ量６×１０15ｃｍ-2程度のＮ型の不純物イオン（例え
ばＡｓイオン）を、加速エネルギー６０ｋｅＶでＰ型半
導体基板１に注入し、それによって、ソース／ドレイン
領域に深い接合を有するＮ型拡散層７を形成する。この
イオン注入に際して、上記Ｎ型の不純物イオンは、同時
にゲート電極４に注入され、ゲート電極４に高い導電性
が与えられる。
ッチングによって、窒化膜１０及び第１のＴｉ／ＴｉＮ
層９ａの平坦部を除去して、窒化膜１０のサイドウォー
ルを形成する。このとき、第１のＴｉ／ＴｉＮ層９ａの
下層のＴｉは、完全に除去される必要はない。第１のＴ
ｉ／ＴｉＮ層９ａのうち窒化膜１０のサイドウォールで
覆われている部分は、除去されずに残る。この後、ドー
ズ量６×１０15ｃｍ-2程度のＮ型の不純物イオン（例え
ばＡｓイオン）を、加速エネルギー６０ｋｅＶでＰ型半
導体基板１に注入し、それによって、ソース／ドレイン
領域に深い接合を有するＮ型拡散層７を形成する。この
イオン注入に際して、上記Ｎ型の不純物イオンは、同時
にゲート電極４に注入され、ゲート電極４に高い導電性
が与えられる。
【００５２】次に、図３（ｄ）に示すように、第２のＴ
ｉ／ＴｉＮ層９ｂを３０ｎｍ程度堆積させる。この後、
第１のＲＴＡ（Rapid Thermal Anneal）を７００℃、３
０ｓｅｃの条件で行い、それに引き続いて第２のＲＴＡ
を１０００℃、１０ｓｅｃの条件で行う。この２段アニ
ールの結果、ソース／ドレイン領域及びゲート電極４に
注入された不純物の活性化と同時にシリサイド化が行わ
れる。このシリサイド化は、第１のＴｉ／ＴｉＮ層９ａ
及び第２のＴｉ／ＴｉＮ層９ｂのうちのシリコンと接触
している部分で生じる。まず、第２のＴｉ／ＴｉＮ層９
ｂのうちシリサイド化されなかった部分をフッ酸で除去
した後、窒化膜１０のサイドウォールを熱リン酸または
等方性のドライエッチングで除去する。更にその後、第
１のＴｉ／ＴｉＮ層９ａのうちシリサイド化されなかっ
た部分をフッ酸で除去する。こうして、図３（ｅ）に示
すように、シリサイド８ａおよび８ｂを含むサリサイド
構造が形成される。
ｉ／ＴｉＮ層９ｂを３０ｎｍ程度堆積させる。この後、
第１のＲＴＡ（Rapid Thermal Anneal）を７００℃、３
０ｓｅｃの条件で行い、それに引き続いて第２のＲＴＡ
を１０００℃、１０ｓｅｃの条件で行う。この２段アニ
ールの結果、ソース／ドレイン領域及びゲート電極４に
注入された不純物の活性化と同時にシリサイド化が行わ
れる。このシリサイド化は、第１のＴｉ／ＴｉＮ層９ａ
及び第２のＴｉ／ＴｉＮ層９ｂのうちのシリコンと接触
している部分で生じる。まず、第２のＴｉ／ＴｉＮ層９
ｂのうちシリサイド化されなかった部分をフッ酸で除去
した後、窒化膜１０のサイドウォールを熱リン酸または
等方性のドライエッチングで除去する。更にその後、第
１のＴｉ／ＴｉＮ層９ａのうちシリサイド化されなかっ
た部分をフッ酸で除去する。こうして、図３（ｅ）に示
すように、シリサイド８ａおよび８ｂを含むサリサイド
構造が形成される。
【００５３】本実施例によれば、特別なマスクを付加的
に用いることなく、厚さの異なる２種類のシリサイド層
を自己整合的に形成することができる。
に用いることなく、厚さの異なる２種類のシリサイド層
を自己整合的に形成することができる。
【００５４】本発明では、シリサイド層を形成するため
の導電性材料としてＴｉを用いたが、ＣｏやＮｉ等の高
融点金属を用いてもよい。
の導電性材料としてＴｉを用いたが、ＣｏやＮｉ等の高
融点金属を用いてもよい。
【００５５】（ＭＯＳ型半導体装置の製造方法の第２の
実施例）図４（ａ）から（ｄ）を参照しながら、図２の
ＭＯＳ型半導体装置を製造する方法の第１の実施例を説
明する。
実施例）図４（ａ）から（ｄ）を参照しながら、図２の
ＭＯＳ型半導体装置を製造する方法の第１の実施例を説
明する。
【００５６】まず、図４（ａ）に示すように、Ｐ型半導
体基板上１の素子分離領域に、深さ６００ｎｍ程度のシ
ャロートレンチ分離構造２を形成する。次に、Ｐ型半導
体基板上１にゲート絶縁膜３を４ｎｍ程度に形成し、ゲ
ート絶縁膜３上にアンドープ多結晶シリコン膜４を厚さ
２００ｎｍ程度に堆積する。次に、ゲート電極４の形状
及び位置を規定するフォトレジストマスクをフォトリソ
グラフィ技術を用いて多結晶シリコン膜４上に形成す
る。この後、垂直方向に強い異方性を持つエッチング
（異方性エッチング）によって、多結晶シリコン膜４の
うちフォトレジストマスクで覆われていない部分を選択
的に除去し、多結晶シリコンからなるゲート電極４を形
成する。その後、フォトレジストマスクを除去する。ゲ
ート電極４を覆うようにＨＴＯ膜を３０ｎｍ程度堆積し
た後、異方性エッチングによってＨＴＯ膜の平坦部を選
択的に除去し、ＨＴＯ膜から比較的に薄いＳｉＯ2サイ
ドウォール５ａを形成する。次に、ドーズ量４×１０14
ｃｍ-2程度のＮ型の不純物イオン（例えばＡｓイオン）
を、加速エネルギー１０ｋｅＶでＰ型半導体基板１に注
入し、それによって、ソース／ドレイン領域内に浅い接
合を有するＮ型拡散層６を形成する。
体基板上１の素子分離領域に、深さ６００ｎｍ程度のシ
ャロートレンチ分離構造２を形成する。次に、Ｐ型半導
体基板上１にゲート絶縁膜３を４ｎｍ程度に形成し、ゲ
ート絶縁膜３上にアンドープ多結晶シリコン膜４を厚さ
２００ｎｍ程度に堆積する。次に、ゲート電極４の形状
及び位置を規定するフォトレジストマスクをフォトリソ
グラフィ技術を用いて多結晶シリコン膜４上に形成す
る。この後、垂直方向に強い異方性を持つエッチング
（異方性エッチング）によって、多結晶シリコン膜４の
うちフォトレジストマスクで覆われていない部分を選択
的に除去し、多結晶シリコンからなるゲート電極４を形
成する。その後、フォトレジストマスクを除去する。ゲ
ート電極４を覆うようにＨＴＯ膜を３０ｎｍ程度堆積し
た後、異方性エッチングによってＨＴＯ膜の平坦部を選
択的に除去し、ＨＴＯ膜から比較的に薄いＳｉＯ2サイ
ドウォール５ａを形成する。次に、ドーズ量４×１０14
ｃｍ-2程度のＮ型の不純物イオン（例えばＡｓイオン）
を、加速エネルギー１０ｋｅＶでＰ型半導体基板１に注
入し、それによって、ソース／ドレイン領域内に浅い接
合を有するＮ型拡散層６を形成する。
【００５７】次に、図４（ｂ）に示すように、Ｔｉ／Ｔ
ｉＮ膜９を２０ｎｍ程度堆積させる。
ｉＮ膜９を２０ｎｍ程度堆積させる。
【００５８】次に、図４（ｃ）に示すように、第１のＲ
ＴＡ（Rapid Thermal Anneal）を７００℃、３０ｓｅｃ
の条件で行う。このアニールの結果、ソース／ドレイン
領域及びゲート電極４に注入された不純物の活性化と同
時にシリサイド化が行われる。このシリサイド化は、Ｔ
ｉ／ＴｉＮ層９のうちのシリコンと接触している部分で
生じる。Ｔｉ／ＴｉＮ層９のうちシリサイド化されなか
った部分をフッ酸で除去した後、ゲート電極４を覆うよ
うにＨＴＯ膜を９０ｎｍ程度堆積した後、異方性エッチ
ングによってＨＴＯ膜の平坦部を選択的に除去し、ＨＴ
Ｏ膜から比較的に厚いＳｉＯ2サイドウォール５ｂを形
成する。
ＴＡ（Rapid Thermal Anneal）を７００℃、３０ｓｅｃ
の条件で行う。このアニールの結果、ソース／ドレイン
領域及びゲート電極４に注入された不純物の活性化と同
時にシリサイド化が行われる。このシリサイド化は、Ｔ
ｉ／ＴｉＮ層９のうちのシリコンと接触している部分で
生じる。Ｔｉ／ＴｉＮ層９のうちシリサイド化されなか
った部分をフッ酸で除去した後、ゲート電極４を覆うよ
うにＨＴＯ膜を９０ｎｍ程度堆積した後、異方性エッチ
ングによってＨＴＯ膜の平坦部を選択的に除去し、ＨＴ
Ｏ膜から比較的に厚いＳｉＯ2サイドウォール５ｂを形
成する。
【００５９】次に、ドーズ量６×１０15ｃｍ-2程度のＮ
型の不純物イオン（例えばＡｓイオン）を、加速エネル
ギー６０ｋｅＶでＰ型半導体基板１に注入し、それによ
って、ソース／ドレイン領域内に深い接合を有するＮ型
拡散層７を形成し、同時にゲート電極にＡｓイオンをド
ーピングしＮ型ポリシリコンゲート電極４を形成する。
最後に第２のＲＴＡを１０００℃、１０ｓｅｃ行って、
ソース／ドレイン領域及びゲート電極４に注入された不
純物の活性化を完了する。
型の不純物イオン（例えばＡｓイオン）を、加速エネル
ギー６０ｋｅＶでＰ型半導体基板１に注入し、それによ
って、ソース／ドレイン領域内に深い接合を有するＮ型
拡散層７を形成し、同時にゲート電極にＡｓイオンをド
ーピングしＮ型ポリシリコンゲート電極４を形成する。
最後に第２のＲＴＡを１０００℃、１０ｓｅｃ行って、
ソース／ドレイン領域及びゲート電極４に注入された不
純物の活性化を完了する。
【００６０】本実施例によれば、特別なマスクを付加的
に用いることなく、厚さの異なる２種類のシリサイド層
を自己整合的に形成することができる。また、第１のＴ
ｉ／ＴｉＮ層９ａの厚さと第２のＴｉ／ＴｉＮ層９ｂの
厚さを、相互に独立して設定できるので、設計の自由度
が高まる。
に用いることなく、厚さの異なる２種類のシリサイド層
を自己整合的に形成することができる。また、第１のＴ
ｉ／ＴｉＮ層９ａの厚さと第２のＴｉ／ＴｉＮ層９ｂの
厚さを、相互に独立して設定できるので、設計の自由度
が高まる。
【００６１】本発明では、シリサイド層を形成するため
の導電性材料としてＴｉを用いたが、ＣｏやＮｉ等の高
融点金属を用いてもよい。
の導電性材料としてＴｉを用いたが、ＣｏやＮｉ等の高
融点金属を用いてもよい。
【００６２】（ＭＯＳ型半導体装置の製造方法の第３の
実施例）図５（ａ）から（ｄ）を参照しながら、図１の
ＭＯＳ型半導体装置に類似する装置を製造する方法の実
施例を説明する。
実施例）図５（ａ）から（ｄ）を参照しながら、図１の
ＭＯＳ型半導体装置に類似する装置を製造する方法の実
施例を説明する。
【００６３】まず、図５（ａ）に示すように、Ｐ型半導
体基板上１の素子分離領域に、深さ６００ｎｍ程度のシ
ャロートレンチ分離構造２を形成する。次に、Ｐ型半導
体基板上１にゲート絶縁膜３を４ｎｍ程度に形成し、ゲ
ート絶縁膜３上にアンドープ多結晶シリコン膜４を厚さ
２００ｎｍ程度に堆積する。次に、ゲート電極４の形状
及び位置を規定するフォトレジストマスクをフォトリソ
グラフィ技術を用いて多結晶シリコン膜４上に形成す
る。この後、垂直方向に強い異方性を持つエッチング
（異方性エッチング）によって、多結晶シリコン膜４の
うちフォトレジストマスクで覆われていない部分を選択
的に除去し、多結晶シリコンからなるゲート電極４を形
成する。その後、フォトレジストマスクを除去する。ゲ
ート電極４を覆うようにＨＴＯ膜を３０ｎｍ程度堆積し
た後、異方性エッチングによってＨＴＯ膜の平坦部を選
択的に除去し、ＨＴＯ膜から比較的に薄いＳｉＯ2サイ
ドウォール５ａを形成する。次に、ドーズ量４×１０14
ｃｍ-2程度のＮ型の不純物イオン（例えばＡｓイオン）
を、加速エネルギー１０ｋｅＶでＰ型半導体基板１に注
入し、それによって、ソース／ドレイン領域内に浅い接
合を有するＮ型拡散層６を形成する。
体基板上１の素子分離領域に、深さ６００ｎｍ程度のシ
ャロートレンチ分離構造２を形成する。次に、Ｐ型半導
体基板上１にゲート絶縁膜３を４ｎｍ程度に形成し、ゲ
ート絶縁膜３上にアンドープ多結晶シリコン膜４を厚さ
２００ｎｍ程度に堆積する。次に、ゲート電極４の形状
及び位置を規定するフォトレジストマスクをフォトリソ
グラフィ技術を用いて多結晶シリコン膜４上に形成す
る。この後、垂直方向に強い異方性を持つエッチング
（異方性エッチング）によって、多結晶シリコン膜４の
うちフォトレジストマスクで覆われていない部分を選択
的に除去し、多結晶シリコンからなるゲート電極４を形
成する。その後、フォトレジストマスクを除去する。ゲ
ート電極４を覆うようにＨＴＯ膜を３０ｎｍ程度堆積し
た後、異方性エッチングによってＨＴＯ膜の平坦部を選
択的に除去し、ＨＴＯ膜から比較的に薄いＳｉＯ2サイ
ドウォール５ａを形成する。次に、ドーズ量４×１０14
ｃｍ-2程度のＮ型の不純物イオン（例えばＡｓイオン）
を、加速エネルギー１０ｋｅＶでＰ型半導体基板１に注
入し、それによって、ソース／ドレイン領域内に浅い接
合を有するＮ型拡散層６を形成する。
【００６４】次に、ゲート電極４を覆うように窒化膜を
９０ｎｍ程度堆積した後、異方性エッチングによって窒
化膜の平坦部を選択的に除去し、比較的に厚い窒化膜１
０のサイドウォールを形成する。この後、ドーズ量６×
１０15ｃｍ-2程度のＮ型の不純物イオン（例えばＡｓイ
オン）を、加速エネルギー６０ｋｅＶでＰ型半導体基板
１に注入し、それによって、ソース／ドレイン領域内に
深い接合を有するＮ型拡散層７を形成し、同時にゲート
電極にＡｓイオンをドーピングしＮ型ポリシリコンゲー
ト電極４を形成する。
９０ｎｍ程度堆積した後、異方性エッチングによって窒
化膜の平坦部を選択的に除去し、比較的に厚い窒化膜１
０のサイドウォールを形成する。この後、ドーズ量６×
１０15ｃｍ-2程度のＮ型の不純物イオン（例えばＡｓイ
オン）を、加速エネルギー６０ｋｅＶでＰ型半導体基板
１に注入し、それによって、ソース／ドレイン領域内に
深い接合を有するＮ型拡散層７を形成し、同時にゲート
電極にＡｓイオンをドーピングしＮ型ポリシリコンゲー
ト電極４を形成する。
【００６５】第１のＲＴＡ（Rapid Thermal Anneal）を
１０００℃、１０ｓｅｃの条件で行う。このアニールの
結果、ソース／ドレイン領域及びゲート電極４に注入さ
れた不純物の活性化と同時にシリサイド化が行われる。
このシリサイド化は、Ｔｉ／ＴｉＮ層９のうちのシリコ
ンと接触している部分で生じる。
１０００℃、１０ｓｅｃの条件で行う。このアニールの
結果、ソース／ドレイン領域及びゲート電極４に注入さ
れた不純物の活性化と同時にシリサイド化が行われる。
このシリサイド化は、Ｔｉ／ＴｉＮ層９のうちのシリコ
ンと接触している部分で生じる。
【００６６】次に、Ｔｉ／ＴｉＮ層９を２０ｎｍ程度堆
積させた後、第２のＲＴＡを７００℃で行い、ゲートお
よびソース／ドレインのシリサイド化を行う。シリサイ
ド化されなかったＴｉ／ＴｉＮ層９をフッ酸でエッチン
グすることでシリサイド層８を形成する。
積させた後、第２のＲＴＡを７００℃で行い、ゲートお
よびソース／ドレインのシリサイド化を行う。シリサイ
ド化されなかったＴｉ／ＴｉＮ層９をフッ酸でエッチン
グすることでシリサイド層８を形成する。
【００６７】この後、窒化膜１０のサイドウォールを熱
リン酸または等方性のドライエッチングでエッチングし
た後、シリサイドに覆われていない部分、すなわち窒化
膜１０のサイドウォールのあったＰ型基板上１に、選択
的にＷ層を２０ｎｍ程度成長させる。Ｗ層は、ＷＦ6／
ＳｉＨ4ガスを用いたＣＶＤ法によって形成される。
リン酸または等方性のドライエッチングでエッチングし
た後、シリサイドに覆われていない部分、すなわち窒化
膜１０のサイドウォールのあったＰ型基板上１に、選択
的にＷ層を２０ｎｍ程度成長させる。Ｗ層は、ＷＦ6／
ＳｉＨ4ガスを用いたＣＶＤ法によって形成される。
【００６８】このようにして作製されたたデバイスは、
図１の実施例とほぼ同様な効果を発揮する。また、本実
施例によれば、ソース／ドレイン領域及びゲート電極に
注入された不純物の活性化後に、シリサイド化を行うた
めに、シリサイド化プロセスの条件を広い範囲から選択
することができる。
図１の実施例とほぼ同様な効果を発揮する。また、本実
施例によれば、ソース／ドレイン領域及びゲート電極に
注入された不純物の活性化後に、シリサイド化を行うた
めに、シリサイド化プロセスの条件を広い範囲から選択
することができる。
【００６９】（ＭＯＳ型半導体装置の製造方法の第４の
実施例）図６（ａ）から（ｄ）を参照しながら、図１の
ＭＯＳ型半導体装置に類似する装置を製造する方法の他
の実施例を説明する。
実施例）図６（ａ）から（ｄ）を参照しながら、図１の
ＭＯＳ型半導体装置に類似する装置を製造する方法の他
の実施例を説明する。
【００７０】まず、図６（ａ）に示すように、Ｐ型半導
体基板上１の素子分離領域に、深さ６００ｎｍ程度のシ
ャロートレンチ分離構造２を形成する。次に、Ｐ型半導
体基板上１にゲート絶縁膜３を４ｎｍ程度に形成し、ゲ
ート絶縁膜３上にアンドープ多結晶シリコン膜４を厚さ
２００ｎｍ程度に堆積する。次に、ゲート電極４の形状
及び位置を規定するフォトレジストマスクをフォトリソ
グラフィ技術を用いて多結晶シリコン膜４上に形成す
る。この後、垂直方向に強い異方性を持つエッチング
（異方性エッチング）によって、多結晶シリコン膜４の
うちフォトレジストマスクで覆われていない部分を選択
的に除去し、多結晶シリコンからなるゲート電極４を形
成する。その後、フォトレジストマスクを除去する。ゲ
ート電極４を覆うようにＨＴＯ膜を３０ｎｍ程度堆積し
た後、異方性エッチングによってＨＴＯ膜の平坦部を選
択的に除去し、ＨＴＯ膜から比較的に薄いＳｉＯ2サイ
ドウォール５ａを形成する。次に、ドーズ量４×１０14
ｃｍ-2程度のＮ型の不純物イオン（例えばＡｓイオン）
を、加速エネルギー１０ｋｅＶでＰ型半導体基板１に注
入し、それによって、ソース／ドレイン領域内に浅い接
合を有するＮ型拡散層６を形成する。
体基板上１の素子分離領域に、深さ６００ｎｍ程度のシ
ャロートレンチ分離構造２を形成する。次に、Ｐ型半導
体基板上１にゲート絶縁膜３を４ｎｍ程度に形成し、ゲ
ート絶縁膜３上にアンドープ多結晶シリコン膜４を厚さ
２００ｎｍ程度に堆積する。次に、ゲート電極４の形状
及び位置を規定するフォトレジストマスクをフォトリソ
グラフィ技術を用いて多結晶シリコン膜４上に形成す
る。この後、垂直方向に強い異方性を持つエッチング
（異方性エッチング）によって、多結晶シリコン膜４の
うちフォトレジストマスクで覆われていない部分を選択
的に除去し、多結晶シリコンからなるゲート電極４を形
成する。その後、フォトレジストマスクを除去する。ゲ
ート電極４を覆うようにＨＴＯ膜を３０ｎｍ程度堆積し
た後、異方性エッチングによってＨＴＯ膜の平坦部を選
択的に除去し、ＨＴＯ膜から比較的に薄いＳｉＯ2サイ
ドウォール５ａを形成する。次に、ドーズ量４×１０14
ｃｍ-2程度のＮ型の不純物イオン（例えばＡｓイオン）
を、加速エネルギー１０ｋｅＶでＰ型半導体基板１に注
入し、それによって、ソース／ドレイン領域内に浅い接
合を有するＮ型拡散層６を形成する。
【００７１】次に、図６（ｂ）に示すように、ソース／
ドレイン領域およびゲート電極４の上に選択的に第１の
選択Ｗ層１１ａを２０ｎｍ程度成長させる。このときの
Ｗは、ＷＦ6／ＳｉＨ4ガスを用いたＣＶＤ法によって形
成される。
ドレイン領域およびゲート電極４の上に選択的に第１の
選択Ｗ層１１ａを２０ｎｍ程度成長させる。このときの
Ｗは、ＷＦ6／ＳｉＨ4ガスを用いたＣＶＤ法によって形
成される。
【００７２】次に、図６（ｃ）に示すように、ＨＴＯ膜
を９０ｎｍ程度堆積した後、異方性エッチングによっ
て、厚いＳｉＯ2サイドウォール５ｂを形成する。この
後、ドーズ量６×１０15ｃｍ-2程度のＮ型の不純物イオ
ン（例えばＡｓイオン）を、加速エネルギー６０ｋｅＶ
でＰ型半導体基板１に注入し、それによって、ソース／
ドレイン領域内に深い接合を有するＮ型拡散層７を形成
し、同時にゲート電極にＡｓイオンをドーピングしＮ型
ポリシリコンゲート電極４を形成する。
を９０ｎｍ程度堆積した後、異方性エッチングによっ
て、厚いＳｉＯ2サイドウォール５ｂを形成する。この
後、ドーズ量６×１０15ｃｍ-2程度のＮ型の不純物イオ
ン（例えばＡｓイオン）を、加速エネルギー６０ｋｅＶ
でＰ型半導体基板１に注入し、それによって、ソース／
ドレイン領域内に深い接合を有するＮ型拡散層７を形成
し、同時にゲート電極にＡｓイオンをドーピングしＮ型
ポリシリコンゲート電極４を形成する。
【００７３】さらにＲＴＡを１０００℃、１０ｓｅｃ行
って、ソース／ドレイン領域及びゲート電極４に注入さ
れた不純物の活性化を同時に行う。
って、ソース／ドレイン領域及びゲート電極４に注入さ
れた不純物の活性化を同時に行う。
【００７４】次に、図６（ｄ）に示すように、ソース／
ドレイン領域およびゲート電極上において露出している
第１の選択Ｗ層上に、選択的に、第２の選択Ｗ層１１ｂ
を２０ｎｍ程度成長させる。
ドレイン領域およびゲート電極上において露出している
第１の選択Ｗ層上に、選択的に、第２の選択Ｗ層１１ｂ
を２０ｎｍ程度成長させる。
【００７５】こうして作製されたデバイスの浅いソース
／ドレイン拡散層の拡散厚さは８０ｎｍで、表面での不
純物濃度は１．０×１０20ｃｍ-3となる。深いソース／
ドレイン拡散層の接合深さは１２０ｎｍで、表面での不
純物濃度は２．０×１０20ｃｍ-3である。Ｗ層の厚い部
分が４０ｎｍ、薄い部分が２０ｎｍ、また薄い部分のＷ
の幅は９０ｎｍである。
／ドレイン拡散層の拡散厚さは８０ｎｍで、表面での不
純物濃度は１．０×１０20ｃｍ-3となる。深いソース／
ドレイン拡散層の接合深さは１２０ｎｍで、表面での不
純物濃度は２．０×１０20ｃｍ-3である。Ｗ層の厚い部
分が４０ｎｍ、薄い部分が２０ｎｍ、また薄い部分のＷ
の幅は９０ｎｍである。
【００７６】ソース／ドレイン拡散層のシート抵抗は厚
い部分が２Ω／□、薄い部分が４Ω／□である。細いＯ
Ｄの幅が０．２μｍと仮定すると、厚い部分のＷの幅は
８０ｎｍになる。ここでゲート長が０．１３μｍ、ゲー
ト幅が２．６μｍとすると、トランジスタのチャネル抵
抗は１ｋΩ程度である。従来例でのＯＤの抵抗は約９８
Ωであり、図８（ｂ）のレイアウトにおいて、ドレイン
電流は約１０％も劣化するのに対して、本発明でのＯＤ
の抵抗は約４２Ωと低減でき、ドレイン電流の劣化は約
４％に収まる。
い部分が２Ω／□、薄い部分が４Ω／□である。細いＯ
Ｄの幅が０．２μｍと仮定すると、厚い部分のＷの幅は
８０ｎｍになる。ここでゲート長が０．１３μｍ、ゲー
ト幅が２．６μｍとすると、トランジスタのチャネル抵
抗は１ｋΩ程度である。従来例でのＯＤの抵抗は約９８
Ωであり、図８（ｂ）のレイアウトにおいて、ドレイン
電流は約１０％も劣化するのに対して、本発明でのＯＤ
の抵抗は約４２Ωと低減でき、ドレイン電流の劣化は約
４％に収まる。
【００７７】本実施例では、シリサイド層を用いないた
めに、選択Ｗ層の厚さをソース／ドレイン拡散層の接合
深さに依存せず自由に設定できるという利点を有する。
これにより、第１の選択Ｗ層はゲートとドレイン間容量
があまり増加しない程度の厚さに抑え、第２の選択Ｗ層
はソース／ドレイン抵抗が充分に低減できる程度まで厚
くすることができる。
めに、選択Ｗ層の厚さをソース／ドレイン拡散層の接合
深さに依存せず自由に設定できるという利点を有する。
これにより、第１の選択Ｗ層はゲートとドレイン間容量
があまり増加しない程度の厚さに抑え、第２の選択Ｗ層
はソース／ドレイン抵抗が充分に低減できる程度まで厚
くすることができる。
【００７８】また、ディープサブミクロン領域以下にお
いて、ソース／ドレインのコンタクトを１個にして、ソ
ース／ドレインの幅を細くした場合に生じるドレイン電
流の劣化がおこらない半導体装置を現在のＬＳＩ技術を
用いて、自己整合的に容易に製造することができる。
いて、ソース／ドレインのコンタクトを１個にして、ソ
ース／ドレインの幅を細くした場合に生じるドレイン電
流の劣化がおこらない半導体装置を現在のＬＳＩ技術を
用いて、自己整合的に容易に製造することができる。
【００７９】
【発明の効果】本発明の半導体装置によれば、浅いソー
ス／ドレイン拡散層および深いソース／ドレイン拡散層
の一部に従来無かったシリサイド層または金属があるた
めに、ソース／ドレイン抵抗を低減でき、ソース／ドレ
インのコンタクトを１個にした場合に生じるドレイン電
流の低下を防止できる。
ス／ドレイン拡散層および深いソース／ドレイン拡散層
の一部に従来無かったシリサイド層または金属があるた
めに、ソース／ドレイン抵抗を低減でき、ソース／ドレ
インのコンタクトを１個にした場合に生じるドレイン電
流の低下を防止できる。
【００８０】本発明の半導体装置の製造方法によれば、
ディープサブミクロン領域以下において、ソース／ドレ
インのコンタクトを１個にしてソース／ドレインの幅を
細くした場合に生じるドレイン電流の劣化が生じないよ
うな半導体装置を現在のＬＳＩ技術を用いて自己整合的
に容易に製造することができる。
ディープサブミクロン領域以下において、ソース／ドレ
インのコンタクトを１個にしてソース／ドレインの幅を
細くした場合に生じるドレイン電流の劣化が生じないよ
うな半導体装置を現在のＬＳＩ技術を用いて自己整合的
に容易に製造することができる。
【図１】本発明のＭＯＳ型半導体装置の実施例を示す構
造断面図
造断面図
【図２】本発明のＭＯＳ型半導体装置の他の実施例を示
す構造断面図
す構造断面図
【図３】（ａ）から（ｅ）は、本発明のＭＯＳ型半導体
装置の製造方法の実施例を示す構造断面図
装置の製造方法の実施例を示す構造断面図
【図４】（ａ）から（ｄ）は、本発明のＭＯＳ型半導体
装置の製造方法の他の実施例を示す構造断面図
装置の製造方法の他の実施例を示す構造断面図
【図５】（ａ）から（ｄ）は、本発明のＭＯＳ型半導体
装置の製造方法の更に他の実施例を示す構造断面図
装置の製造方法の更に他の実施例を示す構造断面図
【図６】（ａ）から（ｄ）は、本発明のＭＯＳ型半導体
装置の製造方法の更に他の実施例を示す構造断面図
装置の製造方法の更に他の実施例を示す構造断面図
【図７】従来例のＭＯＳ型半導体装置を示す構造断面図
【図８】従来例のＭＯＳ型半導体装置のサリサイドプロ
セスを用いなかった場合と用いた場合における平面配置
図
セスを用いなかった場合と用いた場合における平面配置
図
１ Ｐ型半導体基板 ２ トレンチ分離 ３ ゲート絶縁膜 ４ ゲート電極 ５ ＳｉＯ2サイドウォール ５ａ 薄いＳｉＯ2サイドウォール ５ｂ 厚いＳｉＯ2サイドウォール ６ 浅いＮ型高濃度拡散層 ７ 深いＮ型高濃度拡散層 ８ シリサイド ８ａ 薄いシリサイド ８ｂ 厚いシリサイド ９ Ｔｉ／ＴｉＮ層 ９ａ 第１のＴｉ／ＴｉＮ層 ９ｂ 第２のＴｉ／ＴｉＮ層 １０ Ｓｉ3Ｎ4膜 １１ 選択Ｗ層 １１ａ 薄い選択Ｗ層 １１ｂ 厚い選択Ｗ層
Claims (14)
- 【請求項１】 主面を有する第１導電型シリコン層と、 該シリコン層の該主面に選択的に形成されたゲート絶縁
膜と、 該ゲート絶縁膜上に設けられたゲート電極と、 該ゲート電極の側部に形成された絶縁性サイドウォール
と、 該シリコン層内に形成されたソース／ドレイン領域と、
を備えたＭＯＳ型半導体装置であって、 該ソース／ドレイン領域は、 該シリコン層内に形成された第２導電型の第１拡散層
と、 該シリコン層において該第１拡散層の外側に形成され、
該第１拡散層の接合深さよりも深い接合深さを有する第
２導電型の第２拡散層と、を有しており、 更に、 該第１拡散層の少なくとも一部及び該第２拡散層の少な
くとも一部を覆う導電層を備えている、ＭＯＳ型半導体
装置。 - 【請求項２】 前記導電層は、第１の厚さを有する第１
部分と、該第１の厚さよりも大きな第２の厚さを有する
第２部分とを有しており、 該導電層の該第１の部分が前記第２拡散層の前記少なく
とも一部を覆っている、請求項１に記載のＭＯＳ型半導
体装置。 - 【請求項３】 前記導電層はシリサイドから形成されて
いる、請求項１に記載のＭＯＳ型半導体装置。 - 【請求項４】 前記ゲート電極は、下部シリコン膜と上
部シリサイド膜とを含む多層構造を有している請求項１
に記載のＭＯＳ型半導体装置。 - 【請求項５】 前記シリコン層は単結晶半導体である請
求項１に記載のＭＯＳ型半導体装置。 - 【請求項６】 前記シリコン層は、絶縁性表面を有する
基板上に形成されている請求項１に記載のＭＯＳ型半導
体装置。 - 【請求項７】 シリコン層上にゲート絶縁膜を形成する
工程と、 該ゲート絶縁膜上にゲート電極を形成する工程と、 該シリコン層内に第２導電型の第１拡散層を形成する工
程と、 該ゲート電極の側部にスペーサを形成する工程と、 該シリコン層内において該第１拡散層の外側に、該第１
拡散層の接合深さよりも深い接合深さを有する第２導電
型の第２拡散層を形成する工程と、を包含しており、 更に、 前記スペーサを形成する工程の前に、該第１拡散層の少
なくとも一部を覆う第１シリサイド層となる第１導電体
層を堆積する工程と、 前記スペーサを形成する工程の後に、該第２拡散層の少
なくとも一部を覆う第２シリサイド層となる第２導電体
層を堆積する工程と、とを包含する、ＭＯＳ型半導体装
置の製造方法。 - 【請求項８】 前記第２導電体層は前記第１導電体層よ
りも厚く堆積される請求項７に記載のＭＯＳ型半導体装
置の製造方法。 - 【請求項９】 前記第１導電体層及び第２導電体層の少
なくとも一方は、高融点金属から形成され、 該高融点金属と前記シリコン層の一部とを反応させるこ
とによって、前記第１及び第２のシリサイド層を形成す
る、請求項７に記載のＭＯＳ型半導体装置の製造方法。 - 【請求項１０】 前記第１導電体層及び第２導電体層の
少なくとも一方は、高融点金属シリサイド層から形成さ
れている、請求項７に記載のＭＯＳ型半導体装置の製造
方法。 - 【請求項１１】 第１導電型半導体基板の一主面に素子
分離領域を形成する工程と、 該半導体基板上にゲート絶縁膜を形成する工程と、 該ゲート絶縁膜上に第１の導電性膜を堆積する工程と、 該第１の導電性膜上のゲート電極になる所定の位置にフ
ォトレジストをパターニングする工程と、 該フォトレジストをマスクとして、該ゲート絶縁膜と該
第１の導電性膜からなる多層膜を選択的に垂直方向に強
い異方性エッチングにより該ゲート絶縁膜が露出するま
でエッチングする工程と、 該フォトレジストを除去する工程と、 該基板及び該ゲート電極上に第１の絶縁膜を堆積する工
程と、 選択的に垂直方向に強い異方性エッチングにより該第１
の絶縁膜を該ゲート電極の側壁に残置させる工程と、 イオン注入法により、該基板上のソース／ドレイン領域
に、第１の第２導電型の拡散層を形成する工程と、 該基板及び該ゲート電極上に第２の導電性膜、及び第２
の絶縁膜を順次堆積する工程と、 選択的に垂直方向に強い異方性エッチングにより該第２
の導電性膜を該ゲート電極の側壁にＬ型の形状に、該第
２の導電性膜の外側に該第２の絶縁膜を残置させる工程
と、 イオン注入法により、該基板上のソース／ドレイン領域
に該第１の第２導電型の拡散層の接合深さよりも、深い
接合を有する第２の第２導電型の拡散層を形成する工程
と、 該基板及び該ゲート電極上に、該第２の導電性膜と同一
の種類の膜で、かつ該第２の導電性膜より厚い厚さを有
する第３の導電性膜を堆積する工程と、 該ゲート電極、及び該基板のソース／ドレイン領域をシ
リサイド化する工程と、 シリサイド化されなかった該第３の導電性膜、該第２の
絶縁膜、及びシリサイド化されなかった該第２の導電性
膜を順次除去していく工程とを、包含するＭＯＳ型半導
体装置の製造方法。 - 【請求項１２】 第１導電型半導体基板の一主面に素子
分離領域を形成する工程と、 該半導体基板上にゲート絶縁膜を形成する工程と、 該ゲート絶縁膜上に第１の導電性膜を堆積する工程と、 該第１の導電性膜上のゲート電極になる所定の位置にフ
ォトレジストを形成する工程と、 該フォトレジストをマスクとして、該ゲート絶縁膜と該
第１の導電性膜からなる多層膜を、選択的に、垂直方向
に強い異方性を持つエッチングによって、該ゲート絶縁
膜が露出するまでエッチングする工程と、 該フォトレジストを除去する工程と、 該基板及び該ゲート電極上に第１の絶縁膜を堆積する工
程と、 選択的に垂直方向に強い異方性エッチングにより該第１
の絶縁膜を該ゲート電極の側壁に残置させる工程と、 イオン注入法により、該基板上のソース／ドレイン領域
に、第２導電型の第１拡散層を形成する工程と、 該基板及び該ゲート電極上に導電性膜を堆積する工程
と、 該ゲート電極、及び該基板のソース／ドレイン領域をシ
リサイド化する工程と、 該基板及び該ゲート電極上に第２の絶縁膜を堆積する工
程と、 選択的に垂直方向に強い異方性エッチング、および該シ
リサイド層膜に充分選択比のあるドライエッチングによ
り該第２の絶縁膜を該ゲート電極の側壁に残置させる工
程と、 イオン注入法により、該基板上のソース／ドレイン領域
に該第１拡散層の接合深さよりも、深い接合を有する第
２導電型の第２拡散層を形成する工程と、を包含するＭ
ＯＳ型半導体装置の製造方法。 - 【請求項１３】 第１導電型半導体基板の一主面に素子
分離領域を形成する工程と、 該半導体基板上にゲート絶縁膜を形成する工程と、 該ゲート絶縁膜上に第１の導電性膜を堆積する工程と、 該第１の導電性膜上のゲート電極になる所定の位置にフ
ォトレジストを形成する工程と、 該フォトレジストをマスクとして、該ゲート絶縁膜と該
第１の導電性膜からなる多層膜を、選択的に、垂直方向
に強い異方性エッチングによって、該ゲート絶縁膜が露
出するまでエッチングする工程と、 該フォトレジストを除去する工程と、 該基板及び該ゲート電極上に第１の絶縁膜を堆積する工
程と、 選択的に垂直方向に強い異方性エッチングにより該第１
の絶縁膜を該ゲート電極の側壁に残置させる工程と、 イオン注入法により、該基板上のソース／ドレイン領域
に、第２導電型の第１拡散層を形成する工程と、 該基板及び該ゲート電極上に第２の絶縁膜を堆積する工
程と、 選択的に垂直方向に強い異方性エッチングにより該第２
の絶縁膜を該ゲート電極の側壁に残置させる工程と、 イオン注入法により、該基板上のソース／ドレイン領域
に該第１拡散層の接合深さよりも、深い接合を有する第
２導電型の第２拡散層を形成する工程と、 該基板及び該ゲート電極上に第１の導電性膜を堆積する
工程と、 該ゲート電極、及び該基板のソース／ドレイン領域をシ
リサイド化する工程と、 該第２の絶縁膜を除去する工程と、 シリサイド化されていない該基板上に選択的に第２の導
電性膜を成長させる工程と、を包含するＭＯＳ型半導体
装置の製造方法。 - 【請求項１４】 第１導電型半導体基板の一主面に素子
分離領域を形成する工程と、 該半導体基板上にゲート絶縁膜を形成する工程と、 該ゲート絶縁膜上に第１の導電性膜を堆積する工程と、 該第１の導電性膜上のゲート電極になる所定の位置にフ
ォトレジストを形成する工程と、 該フォトレジストをマスクとして、該ゲート絶縁膜と該
第１の導電性膜からなる多層膜を、選択的に、垂直方向
に強い異方性エッチングによって、該ゲート絶縁膜が露
出するまでエッチングする工程と、 該フォトレジストを除去する工程と、 該基板及び該ゲート電極上に第１の絶縁膜を堆積する工
程と、 選択的に垂直方向に強い異方性エッチングにより該第１
の絶縁膜を該ゲート電極の側壁に残置させる工程と、 イオン注入法により、該基板上のソース／ドレイン領域
に、第２導電型の第１拡散層を形成する工程と、 該基板及び該ゲート電極上に選択的に第１の導電性膜を
堆積する工程と、 該基板及び該ゲート電極上に第２の絶縁膜を堆積する工
程と、 選択的に垂直方向に強い異方性エッチング、および該第
１の導電性膜に充分選択比のあるドライエッチングによ
り該第２の絶縁膜を該ゲート電極の側壁に残置させる工
程と、 イオン注入法により、該基板上のソース／ドレイン領域
に該第１拡散層の接合深さよりも、深い接合を有する第
２導電型の第２拡散層を形成する工程と、 該基板及び該ゲート電極上の該第１の導電性膜上に、選
択的に第２の導電性膜を堆積する工程と、を包含するＭ
ＯＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8147644A JP2842842B2 (ja) | 1995-06-16 | 1996-06-10 | Ｍｏｓ型半導体装置およびその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15011295 | 1995-06-16 | ||
| JP7-150112 | 1995-06-16 | ||
| JP8147644A JP2842842B2 (ja) | 1995-06-16 | 1996-06-10 | Ｍｏｓ型半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0964363A true JPH0964363A (ja) | 1997-03-07 |
| JP2842842B2 JP2842842B2 (ja) | 1999-01-06 |
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ID=26478124
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8147644A Expired - Fee Related JP2842842B2 (ja) | 1995-06-16 | 1996-06-10 | Ｍｏｓ型半導体装置およびその製造方法 |
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|---|---|
| JP (1) | JP2842842B2 (ja) |
Cited By (4)
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|---|---|---|---|---|
| KR100327422B1 (ko) * | 1999-04-26 | 2002-03-13 | 박종섭 | 반도체 소자의 제조 방법 |
| JP2007073917A (ja) * | 2005-08-08 | 2007-03-22 | Nec Corp | 半導体装置及び半導体装置の抵抗低減方法 |
| US7220672B2 (en) | 1997-10-01 | 2007-05-22 | Kabushiki Kaisha Toshiba | Semiconductor device comprising metal silicide films formed to cover gate electrode and source-drain diffusion layers and method of manufacturing the same |
| CN100411119C (zh) * | 2005-01-10 | 2008-08-13 | 台湾积体电路制造股份有限公司 | 半导体装置及其制造方法 |
Citations (4)
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|---|---|---|---|---|
| JPS59172775A (ja) * | 1983-03-23 | 1984-09-29 | Toshiba Corp | 半導体装置とその製造方法 |
| JPS62154755A (ja) * | 1985-12-27 | 1987-07-09 | Hitachi Ltd | 半導体装置の電極 |
| JPH01291464A (ja) * | 1988-05-19 | 1989-11-24 | Fujitsu Ltd | Ｍｉｓ電界効果半導体装置 |
| JPH06291141A (ja) * | 1993-04-02 | 1994-10-18 | Sharp Corp | 半導体装置の製造方法 |
-
1996
- 1996-06-10 JP JP8147644A patent/JP2842842B2/ja not_active Expired - Fee Related
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| US7638432B2 (en) | 1997-10-01 | 2009-12-29 | Kabushiki Kaisha Toshiba | Semiconductor device comprising metal silicide films formed to cover gate electrode and source-drain diffusion layers and method of manufacturing the same |
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