JPH11220358A - デジタルフィルタ - Google Patents

Abstract

(57)【要約】 【課題】 デジタルフィルタにアッテネート機能を内蔵
させる。 【解決手段】 入力データＸa(n)、Ｘb(n)に対して加減
算器により加算及び減算の処理が施され、加減算データ
｛Ｘa(1)±Ｘb(1)｝がＲＡＭ３２に書き込まれる。加減
算データ｛Ｘa(1)±Ｘb(1)｝がＲＡＭ３２からセレクタ
３４を通して乗算器３６に入力され、ＲＯＭ３３からセ
レクタ３５を通して入力されるフィルタ係数ｈ(k)と乗
算される。その乗算データが累加算器３７でタップ数に
応じて累加算され、最終的な累加算データが合成データ
Ｙ(n)としてレジスタ４０に格納さる。合成データＹ(n)
がセレクタ３４を通して乗算器３６に入力され、セレク
タ３５を通して入力されるアッテネート係数ｇ(m)と乗
算されて出力データｙ(n)として出力レジスタ４１に格
納される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタルオーディ
オ機器等に用いられるデジタルデータの合成を行うデジ
タルフィルタに関する。

【０００２】

【従来の技術】ＦＩＲ型(Finite Impulse Responce)の
デジタルフィルタは、式(1)に示すように、入力データ
Ｘ(n)とインパルス応答との畳み込みによって出力デー
タＹ(n)を得るように構成される。

【０００３】

【数１】

【０００４】ここで、ｈ(k)はフィルタ係数、Ｎはタッ
プ数である。そこで、式(1)をＺ変換すると、

【０００５】

【数２】

【０００６】が得られ、この式(2)より、

【０００７】

【数３】

【０００８】となり、周波数応答がわかる。そして、ω
＝２πｋ／Ｎとすると、式(3)は、

【０００９】

【数４】

【００１０】となる。この式(4)は、離散的フーリエ変
換(ＤＦＴ:Discrete Fourier Transform)の式とみなす
ことができる。従って、フィルタ係数ｈ(k)は、式(4)に
よって与えられる周波数特性を逆変換(ＩＤＦＴ:Invers
e Discrete Fourier Transform)することにより求めら
れる。図５は、標準的なＦＩＲ型のデジタルフィルタの
構成を示す回路図である。

【００１１】複数の遅延素子１は、例えばシフトレジス
タにより構成され、互いに直列に接続されて入力データ
Ｘ(n)をそれぞれ一定の期間Ｔだけ遅延する。複数の乗
算器２は、入力データＸ(n)の入力側及び各遅延素子１
の出力側にそれぞれ接続され、入力データＸ(n)及び各
遅延素子１の出力に固有のフィルタ係数ｈ(k)をそれぞ
れ乗算する。これにより、入力データＸ(n)に対してイ
ンパルス応答の畳み込み処理が行われる。

【００１２】総和加算器３は、各乗算器２の出力、即
ち、所定のフィルタ係数ｈ(k)が乗算された入力データ
Ｘ(n)及び各遅延素子１の出力の総和をとり、出力デー
タＹ(n)として出力する。従って、入力データＸ(n)に対
して、上述の式(1)に従う演算が実行されたことにな
る。このようなデジタルフィルタは、タップ数Ｎに応じ
て遅延素子１及び乗算器２が配列されるため、タップ数
Ｎの増加に伴って回路規模が大きくなるという問題を有
している。そこで、時系列の入力データを一旦メモリに
記憶し、そのメモリから読み出した入力データにフィル
タ係数を順次乗算しながら、その乗算結果を累加算する
ようにしたストアードプログラム方式のデジタルフィル
タが提案されている。

【００１３】図６は、ストアードプログラム方式のデジ
タルフィルタの構成を示すブロック図である。ＲＡＭ１
１は、時系列で入力される入力データＸ(n)を順次記憶
し、ＲＯＭ１２は、予め複数のフィルタ係数ｈ(k)を記
憶する。また、ＲＡＭ１１は、記憶した入力データＸ
(n)を１ステップ毎に読み出して出力し、ＲＯＭ１２
は、１ステップごとに増加するｋの値に対応して特定の
フィルタ係数ｈ(k)を読み出して出力する。なお、この
ｋは、式(1)に示したｋに一致するものである。そし
て、乗算器１３は、ＲＡＭ１１から読み出された入力デ
ータＸ(n-k)にＲＯＭ１２から読み出されたフィルタ係
数ｈ(k)を乗算する。

【００１４】累加算器１４は、加算器１５及びレジスタ
１６からなり、乗算器１３の乗算結果を累加算する。即
ち、加算器１５により乗算器１３の出力とレジスタ１６
の出力とが加算され、その加算結果が再びレジスタ１６
に格納されることにより、乗算器１３の乗算結果が順次
加算される。出力レジスタ１７は、累加算器１４から出
力される累加算結果を取り込み、出力データＹ(n)とし
て出力する。

【００１５】このＦＩＲ型デジタルフィルタでは、ＲＡ
Ｍ１１及びＲＯＭ１２からそれぞれ入力データＸ(n)及
びフィルタ係数ｈ(k)を順次読み出して積和演算を繰り
返すことにより、式(1)に従う演算を実行して出力デー
タＹ(n)を得ている。このため、タップ数Ｎが大きくな
ったとしても、回路規模が大きくなることはない。とこ
ろで、第１のフィルタ係数ｈ1(n)を有するデジタルフィ
ルタに対し、

【００１６】

【数５】

【００１７】により与えられる第２のフィルタ係数ｈ2
(n)を有するデジタルフィルタは、その周波数応答性か
らミラーフィルタと称される。このようなミラーフィル
タにおけるＺ変換の関係は、

【００１８】

【数６】

【００１９】である。ここで、周波数応答性を考える
と、

【００２０】

【数７】

【００２１】であることから、式(6)は、

【００２２】

【数８】

【００２３】となる。これにより、ミラーフィルタの周
波数応答性が、π／２で対称となることがわかる。ここ
で、π／２がサンプリング周期の１／４であることか
ら、このミラーフィルタは、ＱＭＦ(Quadrature Mirror
Filter)と称される。このようなＱＭＦは、アイイーイ
ーイー・トランザクションズ・オン・アコースティック
ス・スピーチ・アンド・シグナル・プロセッシング，エ
イエスエスピー３２巻３号，１９８４年６月，(IEEE Tr
ans. Acoust.,Speech,Signal Process.,Vol.ASSP-32,N
o.3,June1984)第５２２頁〜第５３１頁に詳述されてい
る。

【００２４】上述のＱＭＦにより、周波数成分の帯域合
成が行われる合成フィルタにおいては、式(9)及び式(1
0)に示すように、第１の入力データＸa(n)及び第２の入
力データＸb(n)の加算値または減算値に対するインパル
ス応答の畳み込み処理により、入力データＸa(n)、Ｘb
(n)の合成データである出力データＹ(n)を得るように構
成される。

【００２５】

【数９】

【００２６】

【数１０】

【００２７】図７は、式(9)及び式(10)に従う帯域合成
処理が行われる合成フィルタの構成を示すブロック図で
ある。減算器２１は、第１の入力データＸa(n)から第２
の入力データＸb(n)を減算し、加算器２２は、第１の入
力データＸa(n)と第２の入力データＸb(n)とを加算す
る。切り換えスイッチ２３は、減算器２１の出力と加算
器２２の出力とを交互に切り換えて出力する。

【００２８】複数の遅延素子２４は、直列に接続され、
減算器２１の出力または加算器２２の出力それぞれ一定
期間（Ｔ）だけ遅延する。複数の第１の乗算器２５は、
スイッチ２３の出力及び偶数段の遅延素子２４の出力側
に接続され、スイッチ２３の出力及び各遅延素子２４の
出力にフィルタ係数ｈ(2k)を乗算する。また、複数の第
２の乗算器２６は、奇数段の遅延素子２４の出力側に接
続され、各遅延素子２４の出力にフィルタ係数ｈ(2k+1)
を乗算する。これにより、第１の入力データＸa(n)及び
第２の入力データＸb(n)の減算値および加算値に対する
インパルス応答の畳み込み処理が行われる。

【００２９】第１の総和加算器２７は、第１の乗算器２
５の出力を全て加算し、中間データＡnを出力する。一
方、第２の総和加算器２８は、第２の乗算器２６の出力
を全て加算し、中間データＢnを出力する。そして、切
り換えスイッチ２９は、切り換えスイッチ２３と同期し
て、中間データＡnと中間データＢnとを交互に切り換
え、出力データＹ(n)として出力する。このようにして
式(11)及び式(12)に従う演算処理が達成される。

【００３０】以上のような合成フィルタを上述のストア
ードプログラム方式により構成することは、本出願人に
より提案された特開平６−２１６７１５号公報に開示さ
れている。

【００３１】

【発明が解決しようとする課題】一般的なオーディオ機
器においては、音声信号を減衰させて再生音量を下げる
アッテネート機能が設けられる。ＭＤ(Mini Disc)プレ
ーヤに代表されるデジタルオーディオ機器の場合、デジ
タル化されたオーディオデータに利得が１以下となるよ
うなアッテネート係数を乗算することにより、アッテネ
ート機能を実現するように構成される。

【００３２】デジタルデータの演算処理においては、回
路規模が大きい乗算器の数が増えると、演算処理装置が
複雑になり、コストの増加を招くことになる。特に、ビ
ット数の多いオーディオデータの場合には、乗算器の増
加がコストの増加に大きく影響し易い。そこで本発明
は、回路規模を増大させることなく、デジタルフィルタ
にアッテネート機能を内蔵させることを目的とする。

【００３３】

【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするところ
は、第１及び第２の時系列入力データを加算または減算
する加減算器と、上記加減算器から得られる加減算デー
タを記憶するＲＡＭと、上記ＲＡＭから読み出された加
減算データ及び各加減算データに対応する合成データ
が、上記加減算データに対応したフィルタ係数及び所定
のアッテネート係数と共に入力され、上記加減算データ
及び上記フィルタ係数の組または上記合成データ及び上
記アッテネート係数の組の何れか一方の組を選択するセ
レクタと、上記セレクタの選択データの組を互いに乗算
する乗算器と、上記加減算データ及び上記フィルタ係数
の組に対応する上記乗算器の乗算データを順次累加算す
る累加算器と、この累加算器の演算結果を取り込み、上
記合成データとして上記セレクタに供給するレジスタ
と、を備え、上記合成データ及び上記アッテネート係数
の組に対応する上記乗算器の乗算データを上記第１及び
第２の時系列入力データの合成データとなる出力データ
として出力することにある。

【００３４】本発明によれば、入力データに対する合成
データとなる累加算器の演算結果が、再度乗算器に入力
され、所定のアッテネート係数と乗算された後、出力デ
ータとして出力されるようになる。フィルタ係数の乗算
とアッテネート係数の乗算とで共通の乗算器を用いるこ
とで、乗算器の数を増やすことなくアッテネート機能を
付加することができる。

【００３５】

【発明の実施の形態】図１は、本発明のデジタルフィル
タの実施形態を示すブロック図である。加減算器３１
は、デコード入力に接続され、時系列で入力される第１
の入力データＸa(n)及び第２の入力データＸb(n)に対し
て、減算処理及び加算処理を施す。即ち、第１の入力デ
ータＸa(n)から第２の入力データＸb(n)を減算し、さら
に、第１の入力データＸa(n)と第２の入力データＸb(n)
とを加算することにより、加減算データ｛Ｘa(n)±Ｘb
(n)｝を生成する。ＲＡＭ３２は、加減算器３１に接続
され、加減算データ｛Ｘa(n)±Ｘb(n)｝をそれぞれ所定
の期間記憶し、演算処理の各ステップ毎に順次読み出し
て出力する。ＲＯＭ３３は、予め複数のフィルタ係数ｈ
(k)を記憶し、１ステップごとに増加するｋの値に対応
して所定のフィルタ係数ｈ(k)を読み出して繰り返し出
力する。このｋは、上述の式(9)〜式(10)に示したｋに
一致するものである。

【００３６】第１のセレクタ３４は、ＲＡＭ３２及び後
述するレジスタ４０に接続され、ＲＡＭ３２から読み出
される加減算データ｛Ｘa(n)±Ｘb(n)｝またはレジスタ
４０に保持される合成データの何れか一方を選択して出
力する。第２のセレクタ３５は、アッテネート入力とＲ
ＯＭ３３とに接続され、アッテネート係数ｇ(m)または
ＲＯＭ３３から読み出されるフィルタ係数ｈ(k)の何れ
か一方を選択して出力する。これら第１及び第２のセレ
クタ３４、３５は、共通の選択制御信号ＳＣに応答して
選択制御される。

【００３７】乗算器３６は、第１のセレクタ３４及び第
２のセレクタ３５に接続され、第１のセレクタ３４で選
択された加減算データ｛Ｘa(n)±Ｘb(n)｝または合成デ
ータＹ(n)の一方と、第２のセレクタ３５で選択された
アッテネート係数ｇ(m)またはフィルタ係数ｈ(k)の一方
とを乗算する。ここで、第１のセレクタ３４が加減算デ
ータ｛Ｘa(n)±Ｘb(n)｝を選択するときには第２のセレ
クタ３５がフィルタ係数ｈ(k)を選択し、第１のセレク
タ３４が合成データＹ(n)を選択するときには第２のセ
レクタ３５がアッテネート係数ｇ(m)を選択するようし
て動作する。これにより、乗算器３６は、加減算データ
｛Ｘa(n)±Ｘb(n)｝とフィルタ係数ｈ(k)との乗算、あ
るいは、合成データＹ(n)とアッテネート係数ｇ(m)との
乗算を行う。そして、加減算データ｛Ｘa(n)±Ｘb(n)｝
とフィルタ係数ｈ(k)との乗算データが累加算器３７に
供給され、合成データＹ(n)とアッテネート係数ｇ(m)と
の乗算データが出力レジスタ４１に供給される。

【００３８】加算器３８及びレジスタ３９よりなる累加
算器３７は、乗算器３６に接続され、乗算器３６の乗算
結果をタップ数に従って累加算する。即ち、レジスタ３
９から読み出したデータと乗算器３６から入力される乗
算データとを加算器３８で加算し、その加算データを再
びレジスタ３９に格納することにより、乗算器３６の乗
算結果を累加算する。レジスタ４０は、累加算器３７に
接続され、累加算器３７の累加算データを格納し、合成
データＹ(n)として第１のセレクタ３４に供給する。そ
して、出力レジスタ４１は、乗算器３６に接続され、合
成データＹ(n)及びアッテネート係数ｇ(m)に対応する乗
算データを格納し、出力データｙ(n)として出力する。
この出力レジスタ４１の出力が、入力データＸa(n)、Ｘ
b(n)に対するデコード出力となる。

【００３９】以上のデジタルフィルタは、乗算器３６が
フィルタ係数ｈ(k)の乗算とアッテネート係数ｇ(m)の乗
算とを時分割で行い、入力データＸa(n)、Ｘb(n)に対し
て分離処理とアッテネート処理とが施された出力データ
ｙ(n)を生成する。これにより、デジタルフィルタにお
いて、新たな乗算器を追加することなく、アッテネート
処理を行うことが可能になる。

【００４０】図２は、図１に示すデジタルフィルタが、
タップ数Ｎを「４」とした合成フィルタとして働く場合
の動作を説明するタイミング図であり、ｎ＝４のときを
示している。デジタルフィルタによるデータの合成処理
は、時系列で入力される第１及び第２の入力データＸa
(n)、Ｘb(n)に対して行われる。即ち、タップ数Ｎ＝４
として式(9)及び式(10)を計算して得られる以下の式(1
1)及び式(12)に従う演算処理を実行する。

【００４１】

【数１１】

【００４２】

【数１２】

【００４３】加減算器３１に入力データＸa(4)、Ｘb(4)
が入力されると、まず、入力データＸa(4)から入力デー
タＸb(4)が減算され、その減算データ｛Ｘa(4)−Ｘb
(4)｝がＲＡＭ３２に書き込まれる。図２では、入力デ
ータＸa(1)〜Ｘa(3)、Ｘb(1)〜Ｘb(3)の減算処理につい
て図示を省略してあるが、入力データＸa(1)〜Ｘa(3)、
Ｘb(1)〜Ｘb(3)は、入力データＸa(4)、Ｘb(4)等と同様
に、加減算器３１によってそれぞれ減算され、減算デー
タ｛Ｘa(1)−Ｘb(1)｝〜｛Ｘa(3)−Ｘb(3)｝としてＲＡ
Ｍ３２に記憶されている。

【００４４】最初に、第１のセレクタ３４は、減算デー
タ｛Ｘa(n)−Ｘb(n)｝を選択し、第２のセレクタ３５
は、フィルタ係数ｈ(k)を選択している。ここで、ＲＡ
Ｍ３２から減算データ｛Ｘa(4)−Ｘb(4)｝が読み出さ
れ、これに対応してＲＯＭ３３からフィルタ係数ｈ(0)
が読み出されると、これらが乗算器３６で乗算され、乗
算データが累加算器３７に供給される。このとき、累加
算器３７のレジスタ３９はクリアされており、減算デー
タ｛Ｘa(4)−Ｘb(4)｝とフィルタ係数ｈ(0)との乗算値
が、 Ａ(1)＝ｈ(0)・｛Ｘa(4)−Ｘb(4)｝ なるデータとしてそのまま格納される。続いて、ＲＡＭ
３２から減算データ｛Ｘa(3)−Ｘb(3)｝、｛Ｘa(2)−Ｘ
b(2)｝、｛Ｘa(1)−Ｘb(1)｝が順に読み出されると共
に、ＲＯＭ３３からフィルタ係数ｈ(2)、ｈ(4)、ｈ(6)
が順に読み出されると、それぞれが乗算器３６で乗算さ
れ、その乗算データが順次累加算器３７に入力される。
累加算器３７では、入力される乗算データが累加算さ
れ、 Ａ(2)＝ｈ(2)・｛Ｘa(3)−Ｘb(3)｝＋Ａ1 Ａ(3)＝ｈ(4)・｛Ｘa(2)−Ｘb(2)｝＋Ａ2 Ａ(4)＝ｈ(6)・｛Ｘa(1)−Ｘb(1)｝＋Ａ3 なるデータがレジスタ３９に順次格納される。そして、
最終的に格納された、 Ａ(4)＝ｈ(0)・｛Ｘa(4)−Ｘb(4)｝＋ｈ(2)・｛Ｘa(3)
−Ｘb(3)｝＋ｈ(4)・｛Ｘa(2)−Ｘb(2)｝＋ｈ(6)・｛Ｘ
a(1)−Ｘb(1)｝ なるデータが、合成データＹ(8)としてレジスタ４０に
格納される。この結果、上述の式(11)で表される演算処
理が成されたことになる。

【００４５】乗算器３６において、減算データ｛Ｘa(1)
−Ｘb(1)｝とフィルタ係数ｈ(6)との乗算を完了した時
点で、第１のセレクタ３４は合成データＹ(n)（レジス
タ４０）側に切り換えられ、第２のセレクタ３５はアッ
テネート係数ｇ(m)側に切り換えられる。そして、レジ
スタ４０に格納された合成データＹ(8)は、第１のセレ
クタ３４を通して乗算器３６に入力され、第２のセレク
タ３５を通して入力されるアッテネート係数ｇ(1)と乗
算される。これにより、乗算データｇ(1)・Ｙ(8)が出力
データｙ(8)として出力レジスタ４１に格納される。

【００４６】続いて、第１の入力データＸa(4)と第２の
入力データＸb(4)とが加減算器３１で加算され、その加
算データ｛Ｘa(4)＋Ｘb(4)｝が、ＲＡＭ３２に書き込ま
れる。図２では、入力データＸa(1)〜Ｘa(3)、Ｘb(1)〜
Ｘb(3)に関する加算処理について図示を省略してある
が、入力データＸa(1)〜Ｘa(3)、Ｘb(1)〜Ｘb(3)は、入
力データＸa(4)、Ｘb(4)等と同様に、加減算器３１によ
り加算され、加算データ｛Ｘa(1)＋Ｘb(1)｝〜｛Ｘa(3)
＋Ｘb(3)｝としてＲＡＭ３２に記憶されている。このと
き、第１のセレクタ３４は加算データ｛Ｘa(n)＋Ｘb
(n)｝側（ＲＡＭ３２側）に戻され、第２のセレクタ３
５は、フィルタ係数ｈ(k)側（ＲＯＭ３３側）に戻され
る。

【００４７】ＲＡＭ３２から加算データ｛Ｘa(4)＋Ｘb
(4)｝が読み出され、これに対応してＲＯＭ３３からフ
ィルタ係数ｈ(1)が読み出されると、これらが乗算器３
６で乗算され、その乗算データが累加算器３７に入力さ
れる。このとき、累加算器３７のデータはクリアされて
おり、加算データ｛Ｘa(4)＋Ｘb(4)｝とフィルタ係数ｈ
(1)との乗算データが、 Ｂ(1)＝ｈ(1)・｛Ｘa(4)＋Ｘb(4)｝ なるデータとしてそのままレジスタ３９に格納される。
続いて、ＲＡＭ３２から加算データ｛Ｘa(3)＋Ｘb
(3)｝、｛Ｘa(2)＋Ｘb(2)｝、｛Ｘa(1)＋Ｘb(1)｝が順
に読み出されると共に、ＲＯＭ３３からフィルタ係数ｈ
(3)、ｈ(5)、ｈ(7)が順に読み出され、それぞれの乗算
データが順次累加算器３６に供給される。従って、 Ｂ(2)＝ｈ(3)・｛Ｘa(3)＋Ｘb(3)｝＋Ｂ1 Ｂ(3)＝ｈ(5)・｛Ｘa(2)＋Ｘb(2)｝＋Ｂ2 Ｂ(4)＝ｈ(7)・｛Ｘa(1)＋Ｘb(1)｝＋Ｂ3 なるデータがレジスタ３９に順次格納される。最終的に
格納された、 Ｂ(4)＝ｈ(1)・｛Ｘa(4)＋Ｘb(4)｝＋ｈ(3)・｛Ｘa(3)
＋Ｘb(3)｝＋ｈ(5)・｛Ｘa(2)＋Ｘb(2)｝＋ｈ(7)・｛Ｘ
a(1)＋Ｘb(1)｝ なるデータが合成データＹ(9)としてレジスタ４０に格
納される。この結果、上述の式(12)で表される演算処理
が成されたことになる。

【００４８】乗算器３６において、加算データ｛Ｘa(1)
＋Ｘb(1)｝とフィルタ係数ｈ(7)との乗算を完了した時
点で、第１のセレクタ３４は合成データＹ(n)（レジス
タ４０）側に切り換えられ、第２のセレクタ３５はアッ
テネート係数ｇ(m)側に切り換えられる。そして、レジ
スタ４０に格納された合成データＹ(9)は、第１のセレ
クタ３４を通して乗算器３６に入力され、第２のセレク
タ３５を通して入力されるアッテネート係数ｇ(1)と乗
算される。これにより、乗算データｇ(1)・Ｙ(9)が出力
データｙ(9)として出力レジスタ４１に格納される。

【００４９】この実施形態においては、第１のセレクタ
３４によって加減算データ｛Ｘa(1)±Ｘb(1)｝または合
成データＹ(n)の一方を選択し、第２のセレクタ３４に
よってフィルタ係数ｈ(k)またはアッテネート係数ｇ(m)
の一方を選択するようにしているが、合成データＹ(n)
とアッテネート係数ｇ(m)とを入れ替えて各セレクタ３
４、３５に入力するようにしてもよい。

【００５０】図３は、本発明のデジタルフィルタの第２
の実施形態を示すブロック図であり、図２は、その動作
を説明するタイミング図である。これらの図において、
ＲＯＭ３３'以外の部分は、図１と同一であり、説明は
省略する。ＲＯＭ３３'は、複数のフィルタ係数ｈ(k)と
共にアッテネート係数ｇ(m)を記憶する。そして、第１
のセレクタ３４の選択動作を制御する選択制御信号ＳＣ
に応答し、アッテネート係数ｇ(m)あるいはフィルタ係
数ｈ(k)を読み出して出力する。即ち、図２に示すよう
に、第１のセレクタ３４が加減算データ｛Ｘa(1)±Ｘb
(1)｝を選択しているときには、１ステップごとに増加
するｋの値に対応して所定のフィルタ係数ｈ(k)を読み
出して繰り返し出力する。ここで、ｋは、図１の場合と
同様に、上述の式(9)〜式(10)に示したｋに一致するも
のである。そして、第１のセレクタ３４が合成データＹ
(n)を選択しているときには、合成データＹ(n)に対する
減衰の程度を指定するｍの値に対応してアッテネート係
数ｇ(m)を読み出して出力する。

【００５１】従って、ＲＯＭ３３'が、図１に示す第２
のセレクタ３５と同等に機能し、加減算データ｛Ｘa(1)
±Ｘb(1)｝に対してフィルタ係数ｈ(k)を供給し、合成
データＹ(n)に対してアッテネート係数ｇ(m)を供給す
る。この結果、図１の場合と同一の動作を達成すること
ができる。このような構成によれば、２種類の入力デー
タＸa(n)、Ｘb(n)が並列に入力される場合でも、第１レ
ジスタ４８及び第２のレジスタ４９に入力データＸa
(n)、Ｘb(n)をそれぞれ独立に取り込むことが可能にな
る。

【００５２】

【発明の効果】本発明によれば、回路規模の縮小に有利
なストアードプログラム方式のＱＭＦにおいて、乗算
器、累加算器及び加減算器をそれぞれ共通にして分離フ
ィルタと合成フィルタとを構成することができる。従っ
て、回路規模のさらなる縮小が図れる。

【図面の簡単な説明】

【図１】本発明のデジタルフィルタの第１の実施形態を
示すブロック図である。

【図２】第１の実施形態の動作を説明するタイミング図
である。

【図３】本発明のデジタルフィルタの第２の実施形態を
示すブロック図である。

【図４】第２の実施形態の動作を説明するタイミング図
である。

【図５】ＦＩＲ型デジタルフィルタの構成を示す回路図
である。

【図６】ストアードプログラム方式のＱＭＦの構成を示
すブロック図である。

【図７】ＱＭＦを用いた合成フィルタの構成図である。

【符号の説明】 １、２１ 遅延素子 ２、２２、２３ 乗算器 ３、２４、２５ 総和加算器 １１、３２ ＲＡＭ １２、３３、３３' ＲＯＭ １３、３６ 乗算器 １４、３７ 累加算器 １５、３８ 加算器 １６、３９ レジスタ １７、４１ 出力レジスタ ２６ 減算器 ２７ 加算器 ３１ 加減算器 ３４、３５ セレクタ ３９、４０ レジスタ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 第１及び第２の時系列入力データを加算
   または減算する加減算器と、上記加減算器から得られる
   加減算データを記憶するＲＡＭと、上記ＲＡＭから読み
   出された加減算データ及び各加減算データに対応する合
   成データが、上記加減算データに対応したフィルタ係数
   及び所定のアッテネート係数と共に入力され、上記加減
   算データ及び上記フィルタ係数の組または上記合成デー
   タ及び上記アッテネート係数の組の何れか一方の組を選
   択するセレクタと、上記セレクタの選択データの組を互
   いに乗算する乗算器と、上記加減算データ及び上記フィ
   ルタ係数の組に対応する上記乗算器の乗算データを順次
   累加算する累加算器と、この累加算器の演算結果を取り
   込み、上記合成データとして上記セレクタに供給するレ
   ジスタと、を備え、上記合成データ及び上記アッテネー
   ト係数の組に対応する上記乗算器の乗算データを上記第
   １及び第２の時系列入力データの合成データとなる出力
   データとして出力することを特徴とするデジタルフィル
   タ。
2. 【請求項２】 複数のフィルタ係数を記憶し、上記乗算
   器の演算のタイミング毎に１つのフィルタ係数を読み出
   して上記セレクタに供給するＲＯＭをさらに備えたこと
   を特徴とする請求項１に記載のデジタルフィルタ。
3. 【請求項３】 上記ＲＯＭは、上記複数のフィルタ係数
   と共に所定のアッテネート係数を記憶することを特徴と
   する請求項２に記載のデジタルフィルタ。
4. 【請求項４】 上記合成データ及び上記アッテネート係
   数の組に対応する上記乗算器の乗算データを出力時系列
   データとして保持する出力レジスタをさらに備えたこと
   を特徴とする請求項１に記載のデジタルフィルタ。