JPH03211910A - ディジタルフィルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＦＩＲ型ディジタルフィルタに係り、特にタッ
プ数の多い場合に好適なディジタルフィルタに関する。

〔従来の技術〕

従来のＮタップの有限インパルス応答（ＦｉｎｉｔｅＩ
ｎｐｕｌｓｅ　　Ｒｅ５ｐｏｎｓｅ　；以下ＦＩＲと称
す）型ディジタルフィルタは次の第１式で記述される。

Ｎ−に 二でＸはフィルタ入力、ｙはフィルタ出力、ｈはフィル
タのインパルス応答を表おす。第１式の演算を実現する
手段として、例えば特開昭６２−２８４５１０号公報の
「移動係数を用いた縦続接続可能なディジタルフィルタ
プロセッサ」に記載されたものがある。ここに開示され
た構成を第５図に示す。

第５図は従来のディジタルフィルタの第１例を示す構成
図である。このディジタルフィルタプロセッサ５０００
はフィルタ入力データＸゎ、を記憶するレジスタ５０１
０と、係数り、を記憶するＮ個のレジスタ５０１１−５
０１Ｎと、Ｘ、−４とｈｌを乗算するＮ個の乗算器５０
２１〜５０２Ｎと、乗算器出力を累算するＮ個の累算器
５０３１〜５０３Ｎと、累算器出力を選択するマルチプ
レクサ５０４０とより成る。この構成で、入力データｘ
、−、ｌ！同時にＮ個の乗算器５０２１−５０２Ｎに供
給さ九、一方のフィルタ係数りゎは例えばＲＯＭ等に記
憶された係数ｈＮ−ｔ〜ｈａがサイクリックに読み出さ
れるもので、これはレジスタ５０１１に取り込まれる。

Ｎ個のレジスタ５０１１〜５０１Ｎはこの係数り、をシ
フトするものであり、その出力はＮ個の乗算器５０２１
〜５０２Ｎに各々供給される。各乗算器出力には各々累
積器５０３１〜５０３Ｎが接続され、ここではフィルタ
係数り。−ｈＮ−［の乗算器出力が累算される。上記の
フィルタ係数り、のシフト動作により。

累積器５０３１〜５０３Ｎは順々に第１式の演算を完了
することになる。この順々に発生する第１式の演算結果
はマルチプレクサ５０４０により選択され、フィルタ出
力ｙ４として出力される。この構成によりタップ数２Ｎ
のＦＩＲ型フィルタを得る構成を第６図および第７図に
示す。

第６図は第５図のタップ数が増加した場合のフィルタの
構成図である。この、ディジタルフィルタは第５図のデ
ィジタルフィルタプロセッサ（以下ＤＦＰと称す）を縦
続接続したものである。フィルタ入力データＸ、−１は
第１のＤＦＰ６０１０および第２のＤＦＰ６０１１に供
給され、フィルタ係数り、は係数ＲＯＭ６０２に記憶さ
れシーケンサ６０３より供給されるアドレスに従い読み
出されて第１のＤＦＰ６０１０に入力され、第２のＤＦ
Ｐ６０１１へのフィルタ係数り、の供給は第１のＤＦＰ
６０１０でのフィルタ係数ｈ９のシフトレジスタ最終段
より行なわれる。第５図においてフィルタ出力ｙ。がＮ
個の累算器５０３１〜５０３Ｎより順々に得られたのと
同様ＫＩ第６図においでは第１のＤＦＰ６０１０内の累
算器および第２のＤＦＰ６０１１内の累算器より順々に
得られる。このためにシーケンサ６０３０から第１のＤ
ＦＰ６０１０および第２のＤＦＰ６０１１には各内部の
マルチプレクサを選択する信号および各ＤＦＰ６０１０
，６０１１ｆ７）出力をイネーブルにする信号が供給さ
れる。第１のＤＦＰ６０１０の出力と第２のＤＦＰ６０
１１の出力はワイヤードオ接続され、上記のイネーブル
信号により第１のＤＦＰ６０１０と第２のＤＦＰ６ｏ１
１の出力を選択し、タップ数２Ｎのディジタルフィルタ
８力ｙ、が得られる。

第７図は第５図のタップ数が増加した場合のフィルタの
他の構成図である。このディジタルフィルタは第５図の
１つのＤＦＰによりタップ数２Ｎのフィルタを得るもの
である。フィルタ入力データｘｎ−，のデータＸ＋＋−
ｍｙｘゎ−、−５がファーストイン。

ファーストアウトメモリ（以下ＦＩＦＯと称す）７０１
およびマルチプレクサ７０２によりＤＦＰ７０５に供給
される。一方のフィルタ係数りはＤＦＰ入力がχ、−１
のときにり、でＤＦＰ入力がＸニーＭ−ｗａのときにり
、＋、となるようにフィルタ係数ＲＯＭ７０３からＤＦ
Ｐ７０５へ供給される。シーケンサ７０４からの信号が
各部に供給される。

上記の入力データｘ　、、、　ｘ　、−□１および係数
ｈ　ｌ１ｌｈ　ａ＋Ｎの関係は次の第２式により説明で
きる。

ｍｍ。

Ｉ１１寓Ｏ 第２式の右辺の第１項は入力データＸ、−に対するＤＦ
Ｐ７０５での乗算結果で第２項は入力データＸゎ□−１
に対するＤＦＰ７０５での乗算結果を表わし、双方の乗
算結果は同一の累算器で累算することにより２Ｎタツプ
デイジタルフイルタ出力ｙケとなることがわかる。ただ
し第７図のＤＦＰ７０５内部のフィルタ係数りを記憶す
るシフトレジスタは係数ｈｌｌｆｈｍ−Ｎをシフトする
ために第８図に示すように第５図の場合の２倍のシフト
レジスタを必要とする。第８図は第７図のＤＦＰ内部の
レジスタ構成図である。係数りのレジスタ８０１と、乗
算器８０２と、累算器８０３を示す。

また第１式で記述されるＮタップＦＩＲ型ディジタルフ
ィルタを実現する他の手段として、例えＰｅ１ｅｄ　　
Ａｂｒａｈａｍ、　Ｌｉｕ　　Ｂｅｄｅ著、Ｊｏｈｎ　
　Ｖｉｌｅｙ　＆５ｏｎｓ、　　Ｉｎｃ、　１９７６年
出版０“Ｄｉｇｉｔａｌ　　ＳｉｇｎａｌＰｒｅｃｅｓ
ｓｉｎｇ”の第５章に記載のものがある。ここで述べら
れている構成を第９図に示す。

第９図は従来のディジタルフィルタの第２例を示す構成
図である。このディジタルフィルタの構成はｂｉｔ　　
５ｅｒｉａｌ　　ｍｅｃｈａｎｉｚａｔｉｏｎと呼ばれ
るものであり、その動作原理は次の第３式で説明できる
。

第３式で入力データＸはＢビット構成で２の補数表現と
し、ｘ、、、は入力データＸのｎ−ｍ番目のサンプルの
に番目のビットの値を表わすものとする。第３式による
と入力データＸのに番目のビットに対するフィルタ応答
を２　の重み付けで累算することによりフィルタ出力ｙ
、を得られることがかわる。入力データＸのに番目のビ
ット列のフィルタ応答を得る方法としては、例えばその
ビット列をアドレスとして、前もって畳込み演算した結
果を記憶したＲＯＭを参照する方法がある。

いまＲＯＭ出力をＦで表わすと、第３式は次の第４式に
書き替えられる。

ｐ’　Ｃｘ０ｅ　ｘ’　　”’＋　　’　　　）　　　
（ｓ）ｎ　　　ｎ−１”ｎ−！ｉ÷１ ここでＦの括弧内はＲＯＭアドレスを表わす、第５式の
演算を実現するためには、まず入力データｘｔｔＫ番目
のビット列に展開しなければならない。

このため第９図に示すように入力データＸはパラレル／
シリアル変換器９０１に入力され、この出力はＬＳＢよ
り順にＮ段のＢビット構成のシフトレジスタ９０２に接
続される。個のパラレル／シリアル変換器９０１が１つ
のサンプルを取り込む間にシフトレジスタ９０２はＢビ
ットシフト動作を行ない、このシフトレジスタ９０２か
らはＮ組の入力データのに番目のビット値ｘ１〜”ｎ−
Ｎ＋□が取り出されて畳込み演算ＲＯＭ９０３のアドレ
スどなる。このＲＯＭ９０３には第５式に記述したＦの
値すなわち入力データのに番目のＮ個のビット列に対す
るフィルタ応答が記憶されており、そのＲＯＭ出力出力
レジスタ９０５に取り込まれた後に加算／減算器９０４
に入力される。なお加算／減算器９０４はｋがゼロのと
き即ちＭＳＨのときにレジスタ９０５の値を減算してｋ
が他の値のときは加算するようにコントロールされてい
る。

加算／減算器出力はレジスタ９０６およびレジスタ９０
７に接続され、レジスタ９０６の出力はレジスタ９０５
に対して１ビツトＬＳＢ側にシフトするように加算／減
算器９０４に接続されており、これにより２−　ｋの重
み付けによる累算を実現している。レジスタ９０７はレ
ジスタ９０５より入力データのＭＳＢのビット列に対す
るフィルタ応答が加算／減算器９０４に供給されたとき
ＫＩその結果を取り比すように動作する。上記の動作に
よりレジスタ９０７の出力よりフィルタ出力ｙ、が得ら
れる。この構成により２ＮタツプのＦＩＲ型フィルタを
実現する構成を第１０図に示す。

第１０図は第９図のタップ数が増加した場合のフィルタ
の構成図である。このフィルタの動作は次の第６式によ
り説明できる。

Ｆ（Ｘ、、＊”’ｐＸ、−Ｎ４１）　−Ｆ（ｘｎ−Ｎ”
””’＋−２Ｎ＋１）　　（６）第６式でＲＯＭのアド
レスはＸ、〜ｘｎ−Ｎ＋□およｋ　　　　　　　　及 びｘ”ｘ　　　の２通り（ｋ＝ｏ−Ｂ−１）ｎ−Ｎｎ−
２Ｎ＋１ で表わされており、これは第１０図のマルチプレクサ１
０８によりレジスタ１０２の出力を選択することにより
実現している。この場合にパラレル／シリアル変換＠１
０１が１つのサンプルを取り込む間に２Ｂ回だけ畳込み
演算ＲＯＭＩＯ３をアクセスする。ＲＯＭＩＯ３はフィ
ルタのインパルス応答の前半ブロックおよび後半ブロッ
クに対する応答が書き込まれており、マルチプレクサ１
０８の動作に同期してブロックセレクトされている。レ
ジスタ１０５，１０６および加算／減算器１０４は第９
図と同様の動作で２Ｂ通りのビツト列に対するＲＯＭ出
力を累算し、レジスタ１０７はその結果を取り出すよう
に動作する。

〔発明が解決しようとする課題〕

上記従来技術は、フィルタのタップ数を多くする上でハ
ードウェアの規模が大きくなるという問題点がある。例
えば第５図に示したＤＦＰによる２ＮタツプのＦＩＲ型
フィルタ構成では、第６図の例では２個のＤＦＰを必要
とし、第７図の例では第８図のようにＮ個のシフトレジ
スタを追加する必要がある。また第９図に示したｂｉｔ
　　ｓｅｒｉａｌｍｅｃｈａｎｊ、ｚａｔｉｏｎ　によ
る２ＮタツプのＦＩＲ型フィルタ構成では、第１０図の
ようにＮ個のサンプルを記憶するシフトレジスタおよび
Ｎ段のマルチプレクサの追加が必要であった。

本発明の目的はＦＩＲ型フィルタのタップ数を多くする
上でハードウェアの規模増大を軽減するディジタルフィ
ルタを提供することにある。

〔課題を解決するための手段〕

上記目的を達成するためＫＩ本発明によるディジタルフ
ィルタはフィルタの畳込み演算を分割された畳込み演算
を行なう回路と、その出力を合成する累算器およびメモ
リとにより実現するようにしたものである。

〔作用〕

上記ディジタルフィルタは実行すべき畳込み演算をブロ
ック分割することにより、演算に必要とするハードウェ
アを分割された畳込み演算を実行する回路と、その演算
結果を合成する累算器およびメモリとに削減することが
できる。このことを次の第７式を用いて説明する。

第７式を実行するため第５図の第１の従来例ではフィル
タ係数ｈ□を記憶する１２８個のレジスタを必要とし、
また第９図の第２の従来例ではフィルタ入力を記憶する
１２８個のレジスタを必要とする。そこで本発明のブロ
ック分割の手法として例えば１６タツプの畳込み演算に
分割した場合を考えると、次の第８式がブロック分割後
の演算式である。

第８式においてＹ４９．、はフィルタ出力ｙ、を得るた
めのｉ番目の畳込み演算を表わす。第８式に必要とする
ハードウェアは１６タツプの畳込み演算を実行する回路
と、その出力を合成する累算器およびメモリとである。

フィルタとして低域通過形フィルタの場合には、一般に
入力のサンプルレートに対して出力サンプルレートを低
くすることができる。ここで入力サンプルの１６回に対
して出力を得る場合についてハードウェア規模を評価す
る。この場合に出力ｙ０はｎが１６の倍数のときのみ第
８式を実行すればよい。すなわち第８式のｙ１９．は入
力１６サンプルの区間に８ブロック分が演算されること
になる。この各ブロックの演算結果は８ブロック分が累
算されるまでレジスタに格納され、累算完了後にフィル
タ出力として取り出される。したがってこの場合に必要
とするハードウェアは入力１６サンプルに対する畳込み
演算回路と、累算器と、８個の畳込み演算累算結果格納
用レジスタとなり、このように入出力のサンプルレート
の比に応じてハードウェアの削減が可能となるものであ
る。

〔実施例〕

以下に本発明の実施例を第１図から第４図により説明す
る。

第１図は本発明によるディジタルフィルタの一実施例を
示す構成図である。このディジタルフィルタはＮ個の入
力サンプル値とＮ個のフィルタ係数の畳込み演算による
Ｎ個のタップのＦＩＲ型ディジタルフィルタを、Ｎ個の
タップをＭ個（Ｍは１以上でＮ以下の整数）のブロック
に分割して各々のブロックのに個（Ｋは１以上でＭ以下
の整数）のタップとＭ通りのに個のフィルタ係数による
畳込み演算結果の累算により実現するものである。

シフトレジスタ１０００は例えば各々Ｂビットのパラレ
ル入出力端子を有するレジスタ１０１０〜１０１により
成り、レジスタ１０１０に入力されたＢビットの入力サ
ンプル値Ｘ。Ｎが順次遅延され、このレジスタ１０１０
およびこれに接続されたレジスタ１０１１〜１０１にの
出力端子から例えば１クロツクサイクルぶん順次遅延さ
れたＢビットのパラレルタップ呂力信号が各々出力され
るように構成されている。これらのレジスタ１０１０〜
１０１Ｋから出力された各々Ｂビットのディジタル信号
と分割されたＭ個のブロックのに個のフィルタ係数を記
憶する係数ＲＯＭ１０３０から先ず第１番目のブロック
を選択して出力された第１番目のブロックのフィルタ係
数ｈ１□〜）ｌｘＸとを畳込み演算器１００１内の乗算
器１０２０〜１０２Ｋにより各々乗算し、各々の乗算器
８力を加算器１０３１で加算することによりレジスタ１
０１０〜ｌ０ＩＫに記憶された入力サンプル列の第１番
目のブロックでの畳込み演算結果が得られる。このよう
にして係数ＲＯＭ１０３０より第２番目のブロックのフ
ィルタ係数ｈｚｘ〜ｈｚＫないし第Ｍ番目のブロックの
フィルタ係数ｈ　ｗｘ〜ｈＭｘを順次選択することによ
り、レジスタ１０１０〜１０１Ｋに記憶された入力サン
プル列の第１番目のブロックないし第Ｍ番目のブロック
での畳込み演算結果が畳込み演算器１００１から順次出
力される。なおに＋個のフィルタ係数にＫｍａｇＫ１個
のゼロを補うことができる。ただしに１．、は入力サン
プルのレジスタ個数で、ＫＩの最大値である。

こうして畳込み演算器１００１から第１番目のブロック
の畳込み演算結果が出力されると累算器１００２内の加
算器１０３２の第１の入力に入力され、また加算器１ｏ
３２の第２の入力にはセレクタ１０３３により選択され
た初期値Ｓ１が入力されて加算され、この加算された結
果は累算メモリ１０３４に記憶される。ついで第２番目
のブロックの畳込み演算結果が畳込み演算器１００１か
ら出力されると加算器１０３２の第１の入力に入力され
、また加算器１０３２の第２の入力には累算器メモリ１
０３４から読み出されたに＋１サンプル前のサンプル列
による第１番目のブロックの畳込み演算結果と初期値Ｓ
１との加算結果がセレクタ１０３３により入力され、こ
れらが加算されて累算メモリ１０３４に記憶される。す
なわち第ｎ番目（ｎは２以上でＭ以下の整数）のブロッ
クの畳込み演算結果が累算器１００２に入力されると、
累算メモリ１０３４に記憶された過去の入力サンプル列
による第ｎ−１番目のブロックまでの畳込み演算結果の
累積結果と加算されて累算メモＩＪ　１０３４に記憶さ
れる。さいごに第Ｍ番目のブロックの畳込み演算結果が
累算器１００２に入力された時には、累算メモリ１０３
４から読み出された第Ｍ−１番目のブロックまでの畳込
み演算結果の累算結果と加算され、その結果はレジスタ
（Ｒ２）１０３５に記憶される。したがってシフトレジ
スタ１０００にに個の入力サンプル値が順次入力される
毎に上記の処理が行なわれ、レジスタ（Ｒ，り１０３５
から出力される結果はＮ個の入力サンプル値ＸＩＮによ
る畳込み演算結果となり、よってＮ個のタップによるＦ
ＩＲディジタルフィルタのフィルタ処理と同様の結果ｙ
、が得られる。

第２図は第１図の演算例の説明図である。この演算例は
タップ数Ｎ＝３２．分割されたブロック数Ｍ＝４、各ブ
ロックのタップ数に＝８の場合の例を示している。各々
Ｓ１は初期値、Ａ工〜Ａ、は累算メモリ１０３４のアド
レス、Ｈｌ　１〜Ｈ１４は畳込み演算器１００１の畳込
み演算ブロックのフィルタ係数列、■、〜７〜■２．〜
３□は入力サンプル列を示す。末は畳込み演算を示す演
算子、（Ａ□）〜（Ａ、）はアドレスＡ１〜Ａ４の累算
メモリ１０３４の内容、矢印は左辺の演算結果製右辺の
アドレスのメモリ１０３４またはレジスタ（Ｒｘ）　１
０３５に記憶することを示す。図に示すようにレジスタ
（Ｒｚ）　１０３５の出力には４個のブロックの各演算
結果の累積結果が記憶され出力される。

上記の構成によると、出力されるフィルタ処理演算結果
はに個の入力サンプル毎の出力となり、入力サンプルの
サンプリングレートの１．　／　Ｋのサンプリングレー
トに変換されるが、１入力サンプル毎に同様の処理を行
ない累積メモリ１０３４の個数を増加することにより、
１入力サンプル毎の出力が得られる。またＬ個（Ｌは１
以上でＮ以下の整数）の入力サンプル毎に同様の処理を
行ない、累積メモリ１０３４を増減することによりＬ個
の入力サンプル毎の出力が得られる。Ｎ個のタップ数を
増加する場合には１分割するブロック数Ｍを増加させ例
えばＭ′個とし、係数ＲＯＭ１０３０に記憶するフィル
タ係数りををＭ′通りとし、上記処理におけるブロック
の選択を第１番目から第Ｍ′番目のブロックとし、累算
メモリ１０３４の個数を増加させることにより対応でき
る。すなわちハードウェアの増加は係数ＲＯＭ１０３０
および累算メモリ１０３４の個数あるいは容量および制
御回路となり、従来技術の第２例の第１０図に示した例
のようにシフトレジスタ（ＳＲ）１０２の増加に比へて
軽微なものとなる。

第３図は第１図のフィルタ係数りの説明図である。第１
図で説明したディジタルフィルタのインパルス応答の例
を第３図に示し、上記のフィルタ係数り、には第３図に
示すように入力サンプルのサンプリング周波数ｔｓでサ
ンプリングされたものである。このフィルタ係数り、、
ｋをフィルタ係数列Ｈｏとする。いま上記のサンプリン
グ点からｔ５／２だけずれた点をサンプリングすると、
フィルタ係数ｈ’ｍｋによるフィルタ係数列）（１１が
得られる。このフィルタ係数列Ｈ工を用いて畳込み演算
を行なうと、フィルタ係数列Ｈ１，によって得た畳込み
演算結果の中間を補間する結果が得られる。そこで上記
のフィルタ構成において、フィルタ係数列Ｈ１０，Ｈ１
，を係数ＲＯＭ１．０３０に記憶させ、同じ入力サンプ
ル列に対してフィルタ係数列Ｈ１０１」、により畳込み
演算器１００１で畳込み演算を行ない、その結果を得る
ことにより入力サンプルのサンプリングレート１／ｌｓ
の２倍のサンプリングレートで結果を得ることができる
。またサンプリング周期ｔ８の間にＧ点のサンプリング
点をとるとフィルタ係数列ＩはＧ＋１個となり、このフ
ィルタ係数列Ｈにより上記のフィルタ処理を行なうこと
により、入力サンプルのサンプリングレートのＧ＋１倍
のサンプリングレートに変換できる。

第４図は本発明によるディジタルフィルタの他の実施例
を示す構成図である。第１図の構成におけるシフトレジ
スタ１０００と１畳込み演算器１ｏｏｌと、係数ＲＯＭ
１０３０とを、従来技術の第２例の第１０図に示したも
のと同様のパラレル／シリアル変換器４０１と、シフト
レジスタ４０８と、セレクタ２０３と、畳込み演算ＲＯ
Ｍ４０３と、レジスタ４０５，４０６と、加算／減算器
４０４と、レジスタ２０７０とに置き換えて第４＠に示
す構成とすることができる。この構成でもシフトレジス
タ４０２は第１０図のシフトレジスタ１０２より少ない
個数で構成できる。第４図においてシフトレジスタ４０
２は第１番目のブロックから第Ｍ番目のブロックまでの
演算を行なうため、各々のシフトレジスタ４０２でＭ−
１回巡回して第Ｍ番目のブロックの演算の時に各々次段
へ順次入力される。累算器１００２は第１図と同様であ
る。

〔発明の効果〕

本発明によれば、タップ数の多いＦＩＲ型ディジタルフ
ィルタにおいてハードウェアの規模増大を軽減すること
ができる効果がある。またフィルタ係数ＲＯＭおよび累
算メモリのアドレス制御によりタップ数の変更が容易に
行なうことができる効果がある。

【図面の簡単な説明】

第１図は本発明によるディジタルフィルタの一実施例を
示す構成図、第２図は第１図の演算例の説明図、第３図
は第１図のフィルタ係数の説明図。 第４図は本発明によるディジタルフィルタの他の実施例
を示す構成図、第５図は従来のディジタルフィルタの第
１例を示す構成図、第６図は第５図のタップ数が増加し
た場合のフィルタの構成図、第７図は第５図のタップ数
が増加した場合のフィルタの他の構成図、第８図は第７
図のＤＦＰ内のレジスタ構成図、第９図は従来のディジ
タルフィルタの第２例を示す構成図、第１０図は第９図
のタップ数が増加した場合のフィルタの構成図である。 １０００・・・シフトレジスタ、 １００１・・・畳込み演算器、１．００２・・・累算器
、１０１０〜１０１Ｋ・・・レジスタ、 １０２０〜１０２に−・・乗算器。 １０３０・・・係数ＲＯＭ、 １０３１，１０３２・・・加算器、 １０３３・・・セレクタ、　　　１０３４・・・累算メ
モリ。 １０３５・・・レジスタ、 ４０１・・・パラレル／シリアル変換器、４０２・・・
シフトレジスタ、４ｏ３・・・セレクタ、４０３０・・
・畳込み演算ＲＯＭ、 ４０４・・・加算／減算器、 ４０５．４０６，４０７・・・レジスタ、第 Ｂ 躬 ４ 凹 ４θ８ セしり７ 第 第 乙 閃 ×７Ｉ　ゞｆ／１小゛χ−りｎ 躬 ワ 圀 第８’Ｖ 千 乙

Claims (1)

1. 【特許請求の範囲】 １、ＮタップＦＩＲ型ディジタルフィルタであって、Ｎ
   タップの畳込み演算をＭ個（Ｍは１以上でＮ以下の整数
   ）のブロックに分割し、上記Ｍ個のブロックでは各々Ｋ
   ＿Ｉ個（Ｋ＿Ｉは１以上でＭ以下の整数）のタップより
   成る畳込み演算を行なうものとして、フィルタ入力サン
   プルを記憶するＫｍａｘ個（ＫｍａｘはＫ＿Ｉの最大値
   ）の第１のレジスタと、第１のレジスタに記憶された入
   力サンプルに対し分割された畳込み演算を行なう手段と
   、該畳込み演算結果を累算するための加算器とＬ個（Ｌ
   は１以上でＮ以下の整数）の第２のレジスタを備え、該
   累算器出力よりＭブロック分の累算結果をフィルタ出力
   として得ることを特徴とするディジタルフィルタ。 ２、第２のレジスタをＲＡＭで構成することを特徴とす
   る請求項１記載のディジタルフィルタ。 ３、Ｋ＿Ｉ個のフィルタ係数にＫｍａｘ−Ｋ＿Ｉ個のゼ
   ロを補うことを特徴とする請求項１記載のディジタルフ
   ィルタ。