JPH11220368A - 遅延回路および半導体集積回路 - Google Patents
遅延回路および半導体集積回路Info
- Publication number
- JPH11220368A JPH11220368A JP10020841A JP2084198A JPH11220368A JP H11220368 A JPH11220368 A JP H11220368A JP 10020841 A JP10020841 A JP 10020841A JP 2084198 A JP2084198 A JP 2084198A JP H11220368 A JPH11220368 A JP H11220368A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- signal
- input
- gates
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【課題】半導体集積回路を作成した後で、より高速なク
ロックスピードに対しても伝搬遅延時間の調整を可能と
する。 【解決手段】トライステートゲート４ａ〜ｄを並列に接
続させ、遅延素子としてバッファゲート３ａ〜ｃを、ト
ライステートゲートに直列に接続させる。ＳＲＡＭ２ａ
〜ｄにデータを入力し、いずれかのトライステートゲー
トを選択することにより、任意の遅延時間を設定するこ
とができる。
ロックスピードに対しても伝搬遅延時間の調整を可能と
する。 【解決手段】トライステートゲート４ａ〜ｄを並列に接
続させ、遅延素子としてバッファゲート３ａ〜ｃを、ト
ライステートゲートに直列に接続させる。ＳＲＡＭ２ａ
〜ｄにデータを入力し、いずれかのトライステートゲー
トを選択することにより、任意の遅延時間を設定するこ
とができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
係り、特に半導体集積回路間において伝搬遅延時間の調
整が必要となった場合に、任意に調整可能となる半導体
集積回路に関する。
係り、特に半導体集積回路間において伝搬遅延時間の調
整が必要となった場合に、任意に調整可能となる半導体
集積回路に関する。
【０００２】
【従来の技術】半導体集積回路においてフリップフロッ
プ等の順序回路を動作させるには、フリップフロップの
データ入力とクロック入力とに対し、セットアップタイ
ム、ホールドタイム条件が満たされなければならない。
しかし、複数の半導体集積回路を使用し、相互のセット
アップタイム、ホールドタイムの調整を行う場合、予め
データ入力およびクロック入力タイミングを予測して見
積もりし、バッファをデバイス内部で遅延素子とするこ
とによりタイミングを調整するが、デバイスバラツキや
温度、電圧条件、配線遅延の見積りには幅がある。ま
た、クロック周波数が高速になる程、調整のマージンが
なくなり、見積りの小さなミス等から、データとクロッ
クの位相条件が満たされなくなることがある。また、入
力データがクロックに同期はしているが伝搬のタイミン
グが不明の場合や、前段の遅延が仕様変更により変化す
る場合等もデータとクロックの位相条件が満たされなく
なることがある。
プ等の順序回路を動作させるには、フリップフロップの
データ入力とクロック入力とに対し、セットアップタイ
ム、ホールドタイム条件が満たされなければならない。
しかし、複数の半導体集積回路を使用し、相互のセット
アップタイム、ホールドタイムの調整を行う場合、予め
データ入力およびクロック入力タイミングを予測して見
積もりし、バッファをデバイス内部で遅延素子とするこ
とによりタイミングを調整するが、デバイスバラツキや
温度、電圧条件、配線遅延の見積りには幅がある。ま
た、クロック周波数が高速になる程、調整のマージンが
なくなり、見積りの小さなミス等から、データとクロッ
クの位相条件が満たされなくなることがある。また、入
力データがクロックに同期はしているが伝搬のタイミン
グが不明の場合や、前段の遅延が仕様変更により変化す
る場合等もデータとクロックの位相条件が満たされなく
なることがある。
【０００３】また、ＦＰＧＡについては、図６に示すよ
うに、遅延素子がＩ／Ｏバッファ部内に予め作成されて
いるものが、１９９７ プログラマブルロジックデータ
ブックＶ３に記載されている。図６においては、遅延素
子１１５ａ、ｂにより１段または２段の遅延がＳＲＡＭ
プログラミング素子によりセレクタ１１６にて選択可能
であり、外部ＲＯＭからのデータでＳＲＡＭにデータを
与えるというものがある。
うに、遅延素子がＩ／Ｏバッファ部内に予め作成されて
いるものが、１９９７ プログラマブルロジックデータ
ブックＶ３に記載されている。図６においては、遅延素
子１１５ａ、ｂにより１段または２段の遅延がＳＲＡＭ
プログラミング素子によりセレクタ１１６にて選択可能
であり、外部ＲＯＭからのデータでＳＲＡＭにデータを
与えるというものがある。
【０００４】
【発明が解決しようとする課題】前述した、半導体集積
回路のセットアップタイム、ホールドタイムのタイミン
グ調整のために行う遅延素子挿入は、デバイス作成前に
遅延値を見積り、１度デバイスができた後では、タイミ
ングの調整はできない。また、ＦＰＧＡに関しても、図
６に示すように、セレクタ内部の構成は、ＮＡＮＤゲー
トが２段挿入されているため、結果として、遅延時間
は、最小でも、バッファゲート１０３およびＮＡＮＤゲ
ート２段分となってしまうという問題がある。
回路のセットアップタイム、ホールドタイムのタイミン
グ調整のために行う遅延素子挿入は、デバイス作成前に
遅延値を見積り、１度デバイスができた後では、タイミ
ングの調整はできない。また、ＦＰＧＡに関しても、図
６に示すように、セレクタ内部の構成は、ＮＡＮＤゲー
トが２段挿入されているため、結果として、遅延時間
は、最小でも、バッファゲート１０３およびＮＡＮＤゲ
ート２段分となってしまうという問題がある。
【０００５】本発明の目的は、半導体集積回路を作成し
た後で、より高速なクロックスピードに対しても伝搬遅
延時間の調整が可能な遅延回路および半導体集積回路を
提供することにある。
た後で、より高速なクロックスピードに対しても伝搬遅
延時間の調整が可能な遅延回路および半導体集積回路を
提供することにある。
【０００６】
【課題を解決するための手段】本発明は、並列に接続さ
れた第１のゲート素子および第２のゲート素子と、前記
第２のゲート素子に直列に接続される遅延素子と、前記
第１および第２のゲート素子の一方に対して、入力信号
を出力させるようにゲート制御を行うゲート制御回路と
を備える。前記ゲート制御回路は、前記ゲート制御に対
応する制御情報を記憶する、書き込み可能な記憶手段を
備える。また、より具体的には、前記ゲート素子は、ト
ライステートゲートと、ＮＡＮＤゲートと、トランスフ
ァゲートのうちいずれかとすることができる。
れた第１のゲート素子および第２のゲート素子と、前記
第２のゲート素子に直列に接続される遅延素子と、前記
第１および第２のゲート素子の一方に対して、入力信号
を出力させるようにゲート制御を行うゲート制御回路と
を備える。前記ゲート制御回路は、前記ゲート制御に対
応する制御情報を記憶する、書き込み可能な記憶手段を
備える。また、より具体的には、前記ゲート素子は、ト
ライステートゲートと、ＮＡＮＤゲートと、トランスフ
ァゲートのうちいずれかとすることができる。
【０００７】さらに、信号を入力する入力端子と、論理
ブロックと、前記入力端子と前記論理ブロックとの間に
設けられる遅延回路とを備える半導体集積回路におい
て、前記遅延回路は、並列に接続された第１のゲート素
子および第２のゲート素子と、前記第２のゲート素子に
直列に接続される遅延素子と、前記第１および第２のゲ
ート素子の一方に対して、前記入力端子から入力された
信号を前記論理ブロックに出力させるようにゲート制御
を行うゲート制御回路とを備える用にしてもよい。
ブロックと、前記入力端子と前記論理ブロックとの間に
設けられる遅延回路とを備える半導体集積回路におい
て、前記遅延回路は、並列に接続された第１のゲート素
子および第２のゲート素子と、前記第２のゲート素子に
直列に接続される遅延素子と、前記第１および第２のゲ
ート素子の一方に対して、前記入力端子から入力された
信号を前記論理ブロックに出力させるようにゲート制御
を行うゲート制御回路とを備える用にしてもよい。
【０００８】また、遅延回路は、前記論理ブロックと前
記出力端子との間に設るようにしてもよい。
記出力端子との間に設るようにしてもよい。
【０００９】本発明によれば、セレクタを設けず、ゲー
ト素子およびゲート制御回路により信号の出力を制御す
るような構成とすることで、遅延時間の最小時間をより
小さくすることができ、高速なクロックにも対応するこ
とができる。
ト素子およびゲート制御回路により信号の出力を制御す
るような構成とすることで、遅延時間の最小時間をより
小さくすることができ、高速なクロックにも対応するこ
とができる。
【００１０】
【発明の実施の形態】以下、本発明による半導体集積回
路の実施の形態を図面に従って詳細に説明する。
路の実施の形態を図面に従って詳細に説明する。
【００１１】図１に、第１の実施の形態における半導体
集積回路のブロック図を示す。
集積回路のブロック図を示す。
【００１２】図１において、１はＩ／Ｏピン、２ａ〜２
ｄはＳＲＡＭ、３ａ〜３ｃはバッファゲート、４ａ〜４
ｄはトライステートゲート、５はＳＲＡＭ模式図、６は
ＳＲＡＭにデータを与えるためのライト入力、７はＳＲ
ＡＭへのデータ入力、１３は論理ブロックを表す。
ｄはＳＲＡＭ、３ａ〜３ｃはバッファゲート、４ａ〜４
ｄはトライステートゲート、５はＳＲＡＭ模式図、６は
ＳＲＡＭにデータを与えるためのライト入力、７はＳＲ
ＡＭへのデータ入力、１３は論理ブロックを表す。
【００１３】本発明の第１の実施の形態は、図１に示す
ように、Ｉ／Ｏピン１の後に、１ｎｓ以下の固有の伝搬
遅延時間を持つトライステートゲート４ａ〜４ｄをそれ
ぞれ並列に接続させ、遅延素子としてバッファ３ａ〜３
ｃを、トライステートゲートに直列に接続させる。さら
にこれらの出力を論理ブロック１３に接続させている。
また、トライステートゲート４ａ〜４ｄのイネーブル信
号にデータを与えるＳＲＡＭ２ａ〜２ｄを持つ構成とな
っている。トライステートゲート４ａ〜４ｄは、ＳＲＡ
Ｍのデータ値が１の時イネーブルで、ＳＲＡＭのデータ
値が０の時出力はハイインピーダンス状態となる。
ように、Ｉ／Ｏピン１の後に、１ｎｓ以下の固有の伝搬
遅延時間を持つトライステートゲート４ａ〜４ｄをそれ
ぞれ並列に接続させ、遅延素子としてバッファ３ａ〜３
ｃを、トライステートゲートに直列に接続させる。さら
にこれらの出力を論理ブロック１３に接続させている。
また、トライステートゲート４ａ〜４ｄのイネーブル信
号にデータを与えるＳＲＡＭ２ａ〜２ｄを持つ構成とな
っている。トライステートゲート４ａ〜４ｄは、ＳＲＡ
Ｍのデータ値が１の時イネーブルで、ＳＲＡＭのデータ
値が０の時出力はハイインピーダンス状態となる。
【００１４】この第１の実施の形態の動作を以下に説明
する。
する。
【００１５】ＳＲＡＭ｛２ａ、２ｂ、２ｃ、２ｄ｝のデ
ータ値が｛１、０、０、０｝の場合、トライステートゲ
ート４ａがイネーブル状態となり、Ｉ／Ｏピン１へ入力
された信号はトライステートゲート４ａを通過すること
で、ゲート１段の遅延時間を経て論理ブロック１３へ伝
搬することが可能となる。この時、トライステートゲー
ト４ｂ、４ｃおよび４ｄの出力はハイインピーダンス状
態でトライステートゲート４ａの出力に干渉することは
ない。また、ＳＲＡＭ｛２ａ、２ｂ、２ｃ、２ｄ｝のデ
ータ値が｛０、１、０、０｝の場合、トライステートゲ
ート４ｂがイネーブル状態となり、Ｉ／Ｏピン１へ入力
された信号はバッファゲート３ａ及びトライステートゲ
ート４ｂを通過することで、ゲート２段の遅延を経て、
論理ブロック１３へ伝搬することが可能となる。この時
トライステートゲート４ａ、４ｃおよび４ｄの出力はハ
イインピーダンス状態でトライステートゲート４ｂの出
力に干渉することはない。ＳＲＡＭ｛２ａ、２ｂ、２
ｃ、２ｄ｝のデータ値が｛０、０、１、０｝の場合、ト
ライステートゲート４ｃがイネーブル状態となり、Ｉ／
Ｏピン１へ入力された信号はバッファゲート３ａ、３ｂ
及びトライステートゲート４ｃを通過することで、ゲー
ト３段の遅延時間を経て論理ブロック１３へ伝搬するこ
とが可能となる。この時トライステートゲート４ａ、４
ｂおよび４ｄの出力はハイインピーダンス状態でトライ
ステートゲート４ｃの出力に干渉することはない。ＳＲ
ＡＭ｛２ａ、２ｂ、２ｃ、２ｄ｝のデータ値が｛０、
０、０、１｝の場合、トライステートゲート４ｄがイネ
ーブル状態となり、Ｉ／Ｏピン１へ入力された信号はバ
ッファゲート３ａ，３ｂ，３ｃ及びトライステートゲー
ト４ｄを通過することで、ゲート４段の遅延時間を経て
論理ブロック１３へ伝搬することが可能となる。この時
トライステートゲート４ａ、４ｂ、４ｃの出力はハイイ
ンピーダンス状態でトライステートゲート４ｄの出力に
干渉することはない。
ータ値が｛１、０、０、０｝の場合、トライステートゲ
ート４ａがイネーブル状態となり、Ｉ／Ｏピン１へ入力
された信号はトライステートゲート４ａを通過すること
で、ゲート１段の遅延時間を経て論理ブロック１３へ伝
搬することが可能となる。この時、トライステートゲー
ト４ｂ、４ｃおよび４ｄの出力はハイインピーダンス状
態でトライステートゲート４ａの出力に干渉することは
ない。また、ＳＲＡＭ｛２ａ、２ｂ、２ｃ、２ｄ｝のデ
ータ値が｛０、１、０、０｝の場合、トライステートゲ
ート４ｂがイネーブル状態となり、Ｉ／Ｏピン１へ入力
された信号はバッファゲート３ａ及びトライステートゲ
ート４ｂを通過することで、ゲート２段の遅延を経て、
論理ブロック１３へ伝搬することが可能となる。この時
トライステートゲート４ａ、４ｃおよび４ｄの出力はハ
イインピーダンス状態でトライステートゲート４ｂの出
力に干渉することはない。ＳＲＡＭ｛２ａ、２ｂ、２
ｃ、２ｄ｝のデータ値が｛０、０、１、０｝の場合、ト
ライステートゲート４ｃがイネーブル状態となり、Ｉ／
Ｏピン１へ入力された信号はバッファゲート３ａ、３ｂ
及びトライステートゲート４ｃを通過することで、ゲー
ト３段の遅延時間を経て論理ブロック１３へ伝搬するこ
とが可能となる。この時トライステートゲート４ａ、４
ｂおよび４ｄの出力はハイインピーダンス状態でトライ
ステートゲート４ｃの出力に干渉することはない。ＳＲ
ＡＭ｛２ａ、２ｂ、２ｃ、２ｄ｝のデータ値が｛０、
０、０、１｝の場合、トライステートゲート４ｄがイネ
ーブル状態となり、Ｉ／Ｏピン１へ入力された信号はバ
ッファゲート３ａ，３ｂ，３ｃ及びトライステートゲー
ト４ｄを通過することで、ゲート４段の遅延時間を経て
論理ブロック１３へ伝搬することが可能となる。この時
トライステートゲート４ａ、４ｂ、４ｃの出力はハイイ
ンピーダンス状態でトライステートゲート４ｄの出力に
干渉することはない。
【００１６】上記方法によりＳＲＡＭ２ａ〜２ｄのデー
タにより、Ｉ／Ｏピン１からバッファゲート、トライス
テートゲートによる１〜４段の伝搬遅延時間をプログラ
マブルに選択し、Ｉ／Ｏピン１から論理ブロック１３へ
のデータの入力タイミングを調整することができる。
タにより、Ｉ／Ｏピン１からバッファゲート、トライス
テートゲートによる１〜４段の伝搬遅延時間をプログラ
マブルに選択し、Ｉ／Ｏピン１から論理ブロック１３へ
のデータの入力タイミングを調整することができる。
【００１７】このように、ＳＲＡＭ２ａ〜２ｄは、ゲー
ト制御を行うゲート制御回路の機能を備える。
ト制御を行うゲート制御回路の機能を備える。
【００１８】第１の実施の形態によれば、半導体集積回
路において図１に示すように内部にＳＲＡＭ領域を持
ち、ＳＲＡＭ２ａ〜２ｄのデータ値によりトライステー
トゲート４ａ〜４ｄを選択し、１ｎｓ以下の固有の伝搬
遅延時間を持つバッファゲート３ａ〜３ｃ、トライステ
ートゲート４ａ〜４ｄの使用数を任意に設定すること
で、１〜４段の伝搬遅延時間を設定でき、Ｉ／Ｏピン１
からの信号に対し１ｎｓ以下の単位で所望の伝搬遅延時
間を得ることができる。
路において図１に示すように内部にＳＲＡＭ領域を持
ち、ＳＲＡＭ２ａ〜２ｄのデータ値によりトライステー
トゲート４ａ〜４ｄを選択し、１ｎｓ以下の固有の伝搬
遅延時間を持つバッファゲート３ａ〜３ｃ、トライステ
ートゲート４ａ〜４ｄの使用数を任意に設定すること
で、１〜４段の伝搬遅延時間を設定でき、Ｉ／Ｏピン１
からの信号に対し１ｎｓ以下の単位で所望の伝搬遅延時
間を得ることができる。
【００１９】次に、第２の実施の形態を説明する。図２
に、第２の実施の形態におけるブロック図を示す。
に、第２の実施の形態におけるブロック図を示す。
【００２０】図２において、１はＩ／Ｏピン、２ａ〜２
ｄはＳＲＡＭ、３ａ〜３ｃはバッファゲート、５はＳＲ
ＡＭ模式図、６はＳＲＡＭにデータを与えるためのライ
ト入力、７はＳＲＡＭへのデータ入力、８ａ〜８ｄはＮ
ＡＮＤゲート、９は４入力ＮＡＮＤゲート、１３は論理
ブロックを表す。
ｄはＳＲＡＭ、３ａ〜３ｃはバッファゲート、５はＳＲ
ＡＭ模式図、６はＳＲＡＭにデータを与えるためのライ
ト入力、７はＳＲＡＭへのデータ入力、８ａ〜８ｄはＮ
ＡＮＤゲート、９は４入力ＮＡＮＤゲート、１３は論理
ブロックを表す。
【００２１】本発明の第２の実施の形態は、図２に示す
ように、Ｉ／Ｏピン１の後に、１ｎｓ以下の固有の伝搬
遅延時間を持つバッファゲート３ａ〜３ｃ、及び、ＮＡ
ＮＤゲート８ａ〜８ｄが接続され、４入力ＮＡＮＤゲー
ト９を通過することによって論理ブロック１３へ接続さ
れる構成になっている。また、ＳＲＡＭ２ａ〜２ｄを持
ち、ＮＡＮＤゲート８ａ〜８ｄのゲート素子の入力端子
はそれぞれＳＲＡＭ２ａ〜２ｄのデータ値と接続されて
いる。ＮＡＮＤゲート８ａ〜８ｃはＳＲＡＭのデータ値
が１の時バッファとして動作し、ＳＲＡＭのデータ値が
０の時、出力はＨｉｇｈレベルとなる。
ように、Ｉ／Ｏピン１の後に、１ｎｓ以下の固有の伝搬
遅延時間を持つバッファゲート３ａ〜３ｃ、及び、ＮＡ
ＮＤゲート８ａ〜８ｄが接続され、４入力ＮＡＮＤゲー
ト９を通過することによって論理ブロック１３へ接続さ
れる構成になっている。また、ＳＲＡＭ２ａ〜２ｄを持
ち、ＮＡＮＤゲート８ａ〜８ｄのゲート素子の入力端子
はそれぞれＳＲＡＭ２ａ〜２ｄのデータ値と接続されて
いる。ＮＡＮＤゲート８ａ〜８ｃはＳＲＡＭのデータ値
が１の時バッファとして動作し、ＳＲＡＭのデータ値が
０の時、出力はＨｉｇｈレベルとなる。
【００２２】この第２の実施の形態の動作を以下に説明
する。
する。
【００２３】ＳＲＡＭ｛２ａ、２ｂ、２ｃ、２ｄ｝のデ
ータ値が｛１、０、０、０｝の場合、ＮＡＮＤゲート８
ａはバッファとして動作し、Ｉ／Ｏピン１へ入力された
信号はＡＮＤゲート８ａを通過することで、ゲート１段
の遅延時間を経て４入力ＮＡＮＤゲート９へ伝搬するこ
とが可能となる。この時ＮＡＮＤゲート８ｂ、８ｃ、８
ｄの出力はＨｉｇｈ出力であり、ＡＮＤゲート８ａを通
過した信号が４入力ＮＡＮＤゲート９をバッファとして
論理ブロック１３へ伝搬する。ＳＲＡＭ｛２ａ、２ｂ、
２ｃ、２ｄ｝のデータ値が｛０、１、０、０｝の場合、
ＮＡＮＤゲート８ｂはバッファとして動作し、Ｉ／Ｏピ
ン１へ入力された信号はバッファゲート３ａ及びＮＡＮ
Ｄゲート８ｂを通過することで、ゲート２段の遅延時間
を経て４入力ＮＡＮＤゲート９へ伝搬することが可能と
なる。この時ＮＡＮＤゲート８ａ、８ｃ、８ｄの出力は
Ｈｉｇｈ出力であり、ＡＮＤゲート８ｂを通過した信号
が４入力ＮＡＮＤゲート９をバッファとして論理ブロッ
ク１３へ伝搬する。ＳＲＡＭ｛２ａ、２ｂ、２ｃ、２
ｄ｝のデータ値が｛０、０、１、０｝の場合、ＮＡＮＤ
ゲート８ｃはバッファとして動作し、Ｉ／Ｏピン１へ入
力された信号はバッファゲート３ａ、３ｂ及びＮＡＮＤ
ゲート８ｃを通過することで、ゲート３段の遅延時間を
経て４入力ＮＡＮＤゲート９へ伝搬することか可能とな
る。この時ＮＡＮＤゲート８ａ、８ｂ、８ｄの出力はＨ
ｉｇｈ出力であり、ＮＡＮＤゲート８ｃを通過した信号
が４入力ＮＡＮＤゲート９をバッファとして論理ブロッ
ク１３へ伝搬する。ＳＲＡＭ｛２ａ、２ｂ、２ｃ、２
ｄ｝のデータ値が｛０、０、０、１｝の場合、ＮＡＮＤ
ゲート８ｄはバッファとして動作し、Ｉ／Ｏピン１へ入
力された信号はバッファゲート３ａ、３ｂ、３ｃ及びＮ
ＡＮＤゲート８ｄを通過することで、ゲート４段の遅延
時間を経て４入力ＮＡＮＤゲート９へ伝搬することが可
能となる。この時ＮＡＮＤゲート８ａ、８ｂ、８ｃの出
力はＨｉｇｈ出力であり、ＮＡＮＤゲート８ｄを通過し
た信号が４入力ＮＡＮＤゲート９をバッファとして論理
ブロック１３へ伝搬される。上記方法により、Ｉ／Ｏピ
ン１から入力された信号は、ＳＲＡＭ２ａ〜２ｄのデー
タ値により、Ｉ／Ｏピン１からバッファゲート、ＮＡＮ
Ｄゲートによる１〜４段の伝搬遅延時間をプログラマブ
ルに決定し、４入力ＮＡＮＤゲート９へのデータの入力
タイミングを調節することができ、４入力ＮＡＮＤゲー
ト９を経て論理ブロック１３へ入力される。
ータ値が｛１、０、０、０｝の場合、ＮＡＮＤゲート８
ａはバッファとして動作し、Ｉ／Ｏピン１へ入力された
信号はＡＮＤゲート８ａを通過することで、ゲート１段
の遅延時間を経て４入力ＮＡＮＤゲート９へ伝搬するこ
とが可能となる。この時ＮＡＮＤゲート８ｂ、８ｃ、８
ｄの出力はＨｉｇｈ出力であり、ＡＮＤゲート８ａを通
過した信号が４入力ＮＡＮＤゲート９をバッファとして
論理ブロック１３へ伝搬する。ＳＲＡＭ｛２ａ、２ｂ、
２ｃ、２ｄ｝のデータ値が｛０、１、０、０｝の場合、
ＮＡＮＤゲート８ｂはバッファとして動作し、Ｉ／Ｏピ
ン１へ入力された信号はバッファゲート３ａ及びＮＡＮ
Ｄゲート８ｂを通過することで、ゲート２段の遅延時間
を経て４入力ＮＡＮＤゲート９へ伝搬することが可能と
なる。この時ＮＡＮＤゲート８ａ、８ｃ、８ｄの出力は
Ｈｉｇｈ出力であり、ＡＮＤゲート８ｂを通過した信号
が４入力ＮＡＮＤゲート９をバッファとして論理ブロッ
ク１３へ伝搬する。ＳＲＡＭ｛２ａ、２ｂ、２ｃ、２
ｄ｝のデータ値が｛０、０、１、０｝の場合、ＮＡＮＤ
ゲート８ｃはバッファとして動作し、Ｉ／Ｏピン１へ入
力された信号はバッファゲート３ａ、３ｂ及びＮＡＮＤ
ゲート８ｃを通過することで、ゲート３段の遅延時間を
経て４入力ＮＡＮＤゲート９へ伝搬することか可能とな
る。この時ＮＡＮＤゲート８ａ、８ｂ、８ｄの出力はＨ
ｉｇｈ出力であり、ＮＡＮＤゲート８ｃを通過した信号
が４入力ＮＡＮＤゲート９をバッファとして論理ブロッ
ク１３へ伝搬する。ＳＲＡＭ｛２ａ、２ｂ、２ｃ、２
ｄ｝のデータ値が｛０、０、０、１｝の場合、ＮＡＮＤ
ゲート８ｄはバッファとして動作し、Ｉ／Ｏピン１へ入
力された信号はバッファゲート３ａ、３ｂ、３ｃ及びＮ
ＡＮＤゲート８ｄを通過することで、ゲート４段の遅延
時間を経て４入力ＮＡＮＤゲート９へ伝搬することが可
能となる。この時ＮＡＮＤゲート８ａ、８ｂ、８ｃの出
力はＨｉｇｈ出力であり、ＮＡＮＤゲート８ｄを通過し
た信号が４入力ＮＡＮＤゲート９をバッファとして論理
ブロック１３へ伝搬される。上記方法により、Ｉ／Ｏピ
ン１から入力された信号は、ＳＲＡＭ２ａ〜２ｄのデー
タ値により、Ｉ／Ｏピン１からバッファゲート、ＮＡＮ
Ｄゲートによる１〜４段の伝搬遅延時間をプログラマブ
ルに決定し、４入力ＮＡＮＤゲート９へのデータの入力
タイミングを調節することができ、４入力ＮＡＮＤゲー
ト９を経て論理ブロック１３へ入力される。
【００２４】第２の実施の形態によれば、半導体集積回
路において、図２に示すように内部にＳＲＡＭ領域を持
ち、ＳＲＡＭ２ａ〜２ｄのデータ値によりＮＡＮＤゲー
ト８ａ〜８ｄを選択し、１ｎｓ以下の固有の伝搬遅延時
間を持つバッファゲート３ａ〜３ｃ、ＮＡＮＤゲート８
ａ〜８ｄの使用数を任意に設定することで１〜４段の遅
延時間を設定できることにより、Ｉ／Ｏピン１からの信
号に対し１ｎｓ以下の単位で所望の伝搬遅延時間を得る
ことができる。
路において、図２に示すように内部にＳＲＡＭ領域を持
ち、ＳＲＡＭ２ａ〜２ｄのデータ値によりＮＡＮＤゲー
ト８ａ〜８ｄを選択し、１ｎｓ以下の固有の伝搬遅延時
間を持つバッファゲート３ａ〜３ｃ、ＮＡＮＤゲート８
ａ〜８ｄの使用数を任意に設定することで１〜４段の遅
延時間を設定できることにより、Ｉ／Ｏピン１からの信
号に対し１ｎｓ以下の単位で所望の伝搬遅延時間を得る
ことができる。
【００２５】また、ＮＡＮＤゲート等をＮＯＲゲート等
に置き換えてもよい。
に置き換えてもよい。
【００２６】次に、第３の実施の形態を説明する。図４
に、第３の実施の形態におけるブロック図を示す。
に、第３の実施の形態におけるブロック図を示す。
【００２７】図４おいて、１はＩ／Ｏピン、２ａ〜２ｄ
はＳＲＡＭ、３ａ〜３ｃはバッファゲート、５はＳＲＡ
Ｍ模式図、６はライト入力、７はＳＲＡＭへのデータ入
力、１２ａ〜１２ｄはトランスファゲート、１３は論理
ブロックを表す。
はＳＲＡＭ、３ａ〜３ｃはバッファゲート、５はＳＲＡ
Ｍ模式図、６はライト入力、７はＳＲＡＭへのデータ入
力、１２ａ〜１２ｄはトランスファゲート、１３は論理
ブロックを表す。
【００２８】本発明の第３の実施の形態は、図４に示す
ように、Ｉ／Ｏピン１の後に１ｎｓ以下の固有の伝搬遅
延を持つバッファゲート３ａ〜３ｃ、トランスファゲー
ト１２ａ〜１２ｄが接続され、さらに論理ブロック１３
に接続されている。また、トランスファゲート１２ａ〜
１２ｄの制御入力端子にデータを与えるＳＲＡＭ２ａ〜
２ｄを持つ構成となっている。トランスファゲート１２
ａ〜１２ｄはＳＲＡＭのデータ値が１の時導通し、０の
時出力はハイインピーダンス状態となる。
ように、Ｉ／Ｏピン１の後に１ｎｓ以下の固有の伝搬遅
延を持つバッファゲート３ａ〜３ｃ、トランスファゲー
ト１２ａ〜１２ｄが接続され、さらに論理ブロック１３
に接続されている。また、トランスファゲート１２ａ〜
１２ｄの制御入力端子にデータを与えるＳＲＡＭ２ａ〜
２ｄを持つ構成となっている。トランスファゲート１２
ａ〜１２ｄはＳＲＡＭのデータ値が１の時導通し、０の
時出力はハイインピーダンス状態となる。
【００２９】また、バッファゲート３ａ〜３ｃは、トラ
ンスファゲートであってもよい。
ンスファゲートであってもよい。
【００３０】この第３の実施の形態の動作を以下に説明
する。
する。
【００３１】ＳＲＡＭ｛２ａ、２ｂ、２ｃ、２ｄ｝のデ
ータ値が｛１、０、０、０｝の場合、トランスファゲー
ト１２ａが導通状態となり、Ｉ／Ｏピン１へ入力された
信号はトランスファーゲート１２ａを通過することで、
ゲート１段の遅延時間を経て論理ブロック１３へ伝搬す
ることが可能となる。この時トランスファゲート１２
ｂ，１２ｃ、１２ｄの出力はハイインピーダンス状態と
なりトランスファゲート１２ａの出力に干渉することは
ない。ＳＲＡＭ｛２ａ、２ｂ、２ｃ、２ｄ｝のデータ値
が｛０、１、０、０｝の場合、トランスファゲート１２
ｂが導通状態となり、Ｉ／Ｏピン１へ入力された信号は
バッファゲート３ａ及びトランスファーゲート１２ｂを
通過することで、ゲート２段の遅延時間を経て論理ブロ
ック１３へ伝搬することが可能となる。この時トランス
ファゲート１２ａ，１２ｃ、１２ｄの出力はハイインピ
ーダンス状態となりトランスファゲート１２ｂの出力に
干渉することはない。ＳＲＡＭ｛２ａ、２ｂ、２ｃ、２
ｄ｝のデータ値が｛０、０、１、０｝の場合、トランス
ファゲート１２ｃが導通状態となり、Ｉ／Ｏピン１へ入
力された信号はバッファゲート３ａ、３ｂ及びトランス
ファーゲート１２ｃを通過することで、ゲート３段の遅
延時間を経て論理ブロック１３へ伝搬することが可能と
なる。この時トランスファゲート１２ａ，１２ｂ、１２
ｄの出力はハイインピーダンス状態となりトランスファ
ゲート１２ｃの出力に干渉することはない。ＳＲＡＭ
｛２ａ、２ｂ、２ｃ、２ｄ｝のデータ値が｛０、０、
０、１｝の場合、トランスファゲート１２ｄが導通状態
となり、Ｉ／Ｏピン１へ入力された信号はバッファゲー
ト３ａ、３ｂ，３ｃ及びトランスファーゲート１２ｄを
通過することで、ゲート４段の遅延時間を経て論理ブロ
ック１３へ伝搬することが可能となる。この時トランス
ファゲート１２ａ，１２ｂ、１２ｃの出力はハイインピ
ーダンス状態となりトランスファゲート１２ｄの出力に
干渉することはない。上記方法により、ＳＲＡＭ２ａ〜
２ｄのデータにより、Ｉ／Ｏピン１から、バッファゲー
ト、トランスファゲートによる１〜４段の伝搬遅延時間
をプログラマブルに選択し、Ｉ／Ｏピン１から論理ブロ
ック１３への信号の入力タイミングを調節することがで
きる。
ータ値が｛１、０、０、０｝の場合、トランスファゲー
ト１２ａが導通状態となり、Ｉ／Ｏピン１へ入力された
信号はトランスファーゲート１２ａを通過することで、
ゲート１段の遅延時間を経て論理ブロック１３へ伝搬す
ることが可能となる。この時トランスファゲート１２
ｂ，１２ｃ、１２ｄの出力はハイインピーダンス状態と
なりトランスファゲート１２ａの出力に干渉することは
ない。ＳＲＡＭ｛２ａ、２ｂ、２ｃ、２ｄ｝のデータ値
が｛０、１、０、０｝の場合、トランスファゲート１２
ｂが導通状態となり、Ｉ／Ｏピン１へ入力された信号は
バッファゲート３ａ及びトランスファーゲート１２ｂを
通過することで、ゲート２段の遅延時間を経て論理ブロ
ック１３へ伝搬することが可能となる。この時トランス
ファゲート１２ａ，１２ｃ、１２ｄの出力はハイインピ
ーダンス状態となりトランスファゲート１２ｂの出力に
干渉することはない。ＳＲＡＭ｛２ａ、２ｂ、２ｃ、２
ｄ｝のデータ値が｛０、０、１、０｝の場合、トランス
ファゲート１２ｃが導通状態となり、Ｉ／Ｏピン１へ入
力された信号はバッファゲート３ａ、３ｂ及びトランス
ファーゲート１２ｃを通過することで、ゲート３段の遅
延時間を経て論理ブロック１３へ伝搬することが可能と
なる。この時トランスファゲート１２ａ，１２ｂ、１２
ｄの出力はハイインピーダンス状態となりトランスファ
ゲート１２ｃの出力に干渉することはない。ＳＲＡＭ
｛２ａ、２ｂ、２ｃ、２ｄ｝のデータ値が｛０、０、
０、１｝の場合、トランスファゲート１２ｄが導通状態
となり、Ｉ／Ｏピン１へ入力された信号はバッファゲー
ト３ａ、３ｂ，３ｃ及びトランスファーゲート１２ｄを
通過することで、ゲート４段の遅延時間を経て論理ブロ
ック１３へ伝搬することが可能となる。この時トランス
ファゲート１２ａ，１２ｂ、１２ｃの出力はハイインピ
ーダンス状態となりトランスファゲート１２ｄの出力に
干渉することはない。上記方法により、ＳＲＡＭ２ａ〜
２ｄのデータにより、Ｉ／Ｏピン１から、バッファゲー
ト、トランスファゲートによる１〜４段の伝搬遅延時間
をプログラマブルに選択し、Ｉ／Ｏピン１から論理ブロ
ック１３への信号の入力タイミングを調節することがで
きる。
【００３２】第３の実施の形態によれば、半導体集積回
路において、図４に示すように、内部にＳＲＡＭ領域を
持ち、ＳＲＡＭ２ａ〜２ｄのデータ値により、トランス
ファゲート１２ａ〜１２ｄを制御し、１ｎｓ以下の固有
の伝搬遅延時間を持つバッファゲート３ａ〜３ｃ、トラ
ンスファゲート１２ａ〜１２ｄを用いて１〜４段の伝搬
遅延時間を設定でき、Ｉ／Ｏピン１からの信号に対し１
ｎｓ以下の単位で所望の遅延時間を得ることができる。
路において、図４に示すように、内部にＳＲＡＭ領域を
持ち、ＳＲＡＭ２ａ〜２ｄのデータ値により、トランス
ファゲート１２ａ〜１２ｄを制御し、１ｎｓ以下の固有
の伝搬遅延時間を持つバッファゲート３ａ〜３ｃ、トラ
ンスファゲート１２ａ〜１２ｄを用いて１〜４段の伝搬
遅延時間を設定でき、Ｉ／Ｏピン１からの信号に対し１
ｎｓ以下の単位で所望の遅延時間を得ることができる。
【００３３】また、第１〜第３の実施の形態においてＩ
／Ｏピン１と論理ブロック１３を入れ換える事で、論理
ブロック１３から出力される信号についても、同様の伝
搬遅延時間を付加する事ができる。また、Ｉ／Ｏピン１
をクロック入力とし、論理ブロック１３をフリップフロ
ップのクロック入力端子とすることでクロック入力に対
しても、同様の伝搬遅延時間を付加できる。
／Ｏピン１と論理ブロック１３を入れ換える事で、論理
ブロック１３から出力される信号についても、同様の伝
搬遅延時間を付加する事ができる。また、Ｉ／Ｏピン１
をクロック入力とし、論理ブロック１３をフリップフロ
ップのクロック入力端子とすることでクロック入力に対
しても、同様の伝搬遅延時間を付加できる。
【００３４】つぎに、図３を参照して、ＳＲＡＭ２ａ〜
２ｄにデータを与える方法について説明する。
２ｄにデータを与える方法について説明する。
【００３５】図３に、本発明の第１、第２および第３の
実施の形態において、ＳＲＡＭ２ａ〜２ｄにデータを与
えるための半導体集積回路の構成図を示す。
実施の形態において、ＳＲＡＭ２ａ〜２ｄにデータを与
えるための半導体集積回路の構成図を示す。
【００３６】図３において、１はＩ／Ｏピン、３ａ〜ｃ
はバッファゲート、４ａ〜ｄは第１の実施の形態で説明
した図１に示すトライステートゲート、５はＳＲＡＭ模
式図、６はＳＲＡＭ２ａ〜２ｄにデータを与えるための
ライト入力信号、７はＳＲＡＭへのデータ入力信号、１
４ａ〜ｄはフリップフロップを表す。また、２０はライ
ト入力用ピン（端子）、２１はデータ入力用ピン、２２
はクロック入力用ピンを示す。
はバッファゲート、４ａ〜ｄは第１の実施の形態で説明
した図１に示すトライステートゲート、５はＳＲＡＭ模
式図、６はＳＲＡＭ２ａ〜２ｄにデータを与えるための
ライト入力信号、７はＳＲＡＭへのデータ入力信号、１
４ａ〜ｄはフリップフロップを表す。また、２０はライ
ト入力用ピン（端子）、２１はデータ入力用ピン、２２
はクロック入力用ピンを示す。
【００３７】図３に示すように、データ入力用ピン２１
から入力されたデータ入力信号７を、フリップフロップ
１４ａ〜ｄによってＳＲＡＭに入力させる。フリップフ
ロップ１４ａ〜ｄのデータがクロックにより変化する
間、ライト入力用ピン２０のライト入力信号６をライト
状態にし、その後、ＳＲＡＭ５に所望のデータが設定さ
れたならライト入力信号６を書き込み不可とする。ＳＲ
ＡＭ５のデータ値は、第１の実施の形態で説明したトラ
イステートゲート４のイネーブル端子に接続する事で、
トライステートゲート４の状態をイネーブル状態、出力
ハイインピーダンス状態のいずれかに設定可能となる。
から入力されたデータ入力信号７を、フリップフロップ
１４ａ〜ｄによってＳＲＡＭに入力させる。フリップフ
ロップ１４ａ〜ｄのデータがクロックにより変化する
間、ライト入力用ピン２０のライト入力信号６をライト
状態にし、その後、ＳＲＡＭ５に所望のデータが設定さ
れたならライト入力信号６を書き込み不可とする。ＳＲ
ＡＭ５のデータ値は、第１の実施の形態で説明したトラ
イステートゲート４のイネーブル端子に接続する事で、
トライステートゲート４の状態をイネーブル状態、出力
ハイインピーダンス状態のいずれかに設定可能となる。
【００３８】次に、半導体集積回路上で、上述した実施
の形態における回路構成を適用した場合の構成を、図５
を参照して説明する。図５は半導体集積回路の全体構成
を示している。図５において、周辺はＩ／Ｏハ゛ッファ領域
（Ｉ／Ｏブロック）２４０で、図の中央は論理ブロック
２３０であり、ＬＳＩ入力端子から論理ブロックまでの
間に上述した実施の形態における回路２１０ａを挿入す
る。これにより、ＬＳＩ入力端子から入力される信号の
遅延時間を調整することが可能となる。また、論理ブロ
ックからＬＳＩ出力端子までの間に、上述した実施の形
態における回路２１０ｂ挿入すれば、出力信号の遅延時
間を調整することも可能となる。
の形態における回路構成を適用した場合の構成を、図５
を参照して説明する。図５は半導体集積回路の全体構成
を示している。図５において、周辺はＩ／Ｏハ゛ッファ領域
（Ｉ／Ｏブロック）２４０で、図の中央は論理ブロック
２３０であり、ＬＳＩ入力端子から論理ブロックまでの
間に上述した実施の形態における回路２１０ａを挿入す
る。これにより、ＬＳＩ入力端子から入力される信号の
遅延時間を調整することが可能となる。また、論理ブロ
ックからＬＳＩ出力端子までの間に、上述した実施の形
態における回路２１０ｂ挿入すれば、出力信号の遅延時
間を調整することも可能となる。
【００３９】また、上記各実施の形態においては、遅延
素子を４段従属に接続しているが、遅延素子数は、少な
くとも１段あればよい。
素子を４段従属に接続しているが、遅延素子数は、少な
くとも１段あればよい。
【００４０】
【発明の効果】以上説明したように、本発明によれば、
半導体集積回路において、固有の伝搬遅延を持つ遅延素
子を従属もしくは並列接続し、さらにプログラム可能な
メモリを内蔵し、そのデータ値により上記遅延素子の段
数を設定することで信号の伝搬遅延を半導体集積回路作
成後でも調節することが可能となる。また、従来のよう
にセレクタを用いないため、遅延時間の最小時間をより
短くすることができ、結果として、半導体集積回路を作
成した後で、より高速なクロックスピードに対しても伝
搬遅延時間の調整が可能となる。
半導体集積回路において、固有の伝搬遅延を持つ遅延素
子を従属もしくは並列接続し、さらにプログラム可能な
メモリを内蔵し、そのデータ値により上記遅延素子の段
数を設定することで信号の伝搬遅延を半導体集積回路作
成後でも調節することが可能となる。また、従来のよう
にセレクタを用いないため、遅延時間の最小時間をより
短くすることができ、結果として、半導体集積回路を作
成した後で、より高速なクロックスピードに対しても伝
搬遅延時間の調整が可能となる。
【図１】本発明の第１の実施の形態の構成を示すブロッ
ク図である。
ク図である。
【図２】本発明の第２の実施の形態の構成を示すブロッ
ク図である。
ク図である。
【図３】本発明の各実施の形態におけるＳＲＡＭ周辺の
構成を示すブロック図である。
構成を示すブロック図である。
【図４】本発明の第３の実施の形態の構成を示すブロッ
ク図である。
ク図である。
【図５】本発明の各実施の形態におけるＬＳＩの構成を
示すブロック図である。
示すブロック図である。
【図６】本発明の従来技術を表す構成図である。
１・１０１…Ｉ／Ｏピン、２ａ〜２ｄ・１０２…ＳＲＡ
Ｍ、３ａ〜３ｃ・１０３…バッファゲート、４ａ〜４ｄ
…トライステートゲート、５…ＳＲＡＭ模式図、６…Ｓ
ＲＡＭにデータを与えるためのライト入力、７…ＳＲＡ
Ｍへのデータ入力、８ａ〜８ｃ…ＮＡＮＤゲート、９…
４入力ＮＡＮＤゲート、１２ａ〜１２ｄ…トランスファ
ゲート、１３…論理ブロック、１４ａ〜ｄ・１１８…フ
リップフロップ、１１５ａおよびｂ…遅延素子、１１６
…セレクタ。
Ｍ、３ａ〜３ｃ・１０３…バッファゲート、４ａ〜４ｄ
…トライステートゲート、５…ＳＲＡＭ模式図、６…Ｓ
ＲＡＭにデータを与えるためのライト入力、７…ＳＲＡ
Ｍへのデータ入力、８ａ〜８ｃ…ＮＡＮＤゲート、９…
４入力ＮＡＮＤゲート、１２ａ〜１２ｄ…トランスファ
ゲート、１３…論理ブロック、１４ａ〜ｄ・１１８…フ
リップフロップ、１１５ａおよびｂ…遅延素子、１１６
…セレクタ。
Claims (5)
- 【請求項１】並列に接続された第１のゲート素子および
第２のゲート素子と、前記第２のゲート素子に直列に接
続される遅延素子と、前記第１および第２のゲート素子
の一方に対して、入力信号を出力させるようにゲート制
御を行うゲート制御回路とを備えることを特徴とする遅
延回路。 - 【請求項２】請求項１に記載の遅延回路において、前記
ゲート制御回路は、前記ゲート制御に対応する制御情報
を記憶する、書き込み可能な記憶手段を備えることを特
徴とする遅延回路。 - 【請求項３】請求項１に記載の遅延回路において、前記
ゲート素子は、トライステートゲートと、ＮＡＮＤゲー
トと、トランスファゲートのうちいずれかであることを
特徴とする遅延回路。 - 【請求項４】信号を入力する入力端子と、論理ブロック
と、前記入力端子と前記論理ブロックとの間に設けられ
る遅延回路とを備える半導体集積回路において、前記遅
延回路は、並列に接続された第１のゲート素子および第
２のゲート素子と、前記第２のゲート素子に直列に接続
される遅延素子と、前記第１および第２のゲート素子の
一方に対して、前記入力端子から入力された信号を前記
論理ブロックに出力させるようにゲート制御を行うゲー
ト制御回路とを備えることを特徴とする半導体集積回
路。 - 【請求項５】信号を入力する入力端子と、論理ブロック
と、前記論理ブロックからの信号を出力する出力端子
と、前記論理ブロックと前記出力端子との間に設けられ
る遅延回路とを備える半導体集積回路において、 前記遅延回路は、並列に接続された第１のゲート素子お
よび第２のゲート素子と、前記第２のゲート素子に直列
に接続される遅延素子と、前記第１および第２のゲート
素子の一方に対して、前記論理ブロックからの信号を前
記出力端子に出力させるようにゲート制御を行うゲート
制御回路とを備えることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10020841A JPH11220368A (ja) | 1998-02-02 | 1998-02-02 | 遅延回路および半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10020841A JPH11220368A (ja) | 1998-02-02 | 1998-02-02 | 遅延回路および半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11220368A true JPH11220368A (ja) | 1999-08-10 |
Family
ID=12038307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10020841A Pending JPH11220368A (ja) | 1998-02-02 | 1998-02-02 | 遅延回路および半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11220368A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006190442A (ja) * | 2004-12-30 | 2006-07-20 | Hynix Semiconductor Inc | 半導体素子の補正回路及びその駆動方法 |
| CN114335008A (zh) * | 2021-12-31 | 2022-04-12 | 上海聪链信息科技有限公司 | 芯片输入输出引脚方向控制电路结构 |
-
1998
- 1998-02-02 JP JP10020841A patent/JPH11220368A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006190442A (ja) * | 2004-12-30 | 2006-07-20 | Hynix Semiconductor Inc | 半導体素子の補正回路及びその駆動方法 |
| CN114335008A (zh) * | 2021-12-31 | 2022-04-12 | 上海聪链信息科技有限公司 | 芯片输入输出引脚方向控制电路结构 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100506976B1 (ko) | 온다이 터미네이션 회로를 가지는 동기 반도체 메모리 장치 | |
| US6629250B2 (en) | Adjustable data delay using programmable clock shift | |
| KR100432923B1 (ko) | 넓은 주파수 대역에 대응할 수 있는 레지스터 및 이를이용한 신호 발생 방법 | |
| JP2004518334A (ja) | ダブルデータレートフリップフロップ | |
| US6356132B1 (en) | Programmable delay cell | |
| JPH03219719A (ja) | 遅延回路及びそれを用いた半導体装置 | |
| JPH0210592A (ja) | 出力端子または入力端子として選択的に構成可能なピンを有する集積回路 | |
| EP0924859B1 (en) | Self-clocked logic circuit and methodology | |
| JP2003051738A (ja) | １又は複数のクロック信号から出力信号を選択的に生成するための回路 | |
| US6249149B1 (en) | Apparatus and method for centralized generation of an enabled clock signal for a logic array block of a programmable logic device | |
| JP2611034B2 (ja) | 遅延回路 | |
| US7242235B1 (en) | Dual data rate flip-flop | |
| JPH11220368A (ja) | 遅延回路および半導体集積回路 | |
| JP3651659B2 (ja) | イネーブル付きラッチ回路 | |
| JPH11340796A (ja) | フリップフロップ回路 | |
| JP4384792B2 (ja) | 入出力回路 | |
| JPH03175720A (ja) | 半導体集積回路 | |
| JP2646561B2 (ja) | クロック分配回路 | |
| JP2000353939A (ja) | クロック信号同期式フリップフロップ回路 | |
| JP3251748B2 (ja) | 半導体集積回路 | |
| JP3703655B2 (ja) | タイミング信号発生回路 | |
| JPH05243925A (ja) | 入力遅ればらつき調整回路 | |
| JP3265281B2 (ja) | 入出力位相調整機能を具備するｌｓｉ回路 | |
| JPH02105247A (ja) | データバス制御論理回路 | |
| JPH04105412A (ja) | フリップフロップ |