JPH0210592A - 出力端子または入力端子として選択的に構成可能なピンを有する集積回路 - Google Patents
出力端子または入力端子として選択的に構成可能なピンを有する集積回路Info
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- JPH0210592A JPH0210592A JP1042899A JP4289989A JPH0210592A JP H0210592 A JPH0210592 A JP H0210592A JP 1042899 A JP1042899 A JP 1042899A JP 4289989 A JP4289989 A JP 4289989A JP H0210592 A JPH0210592 A JP H0210592A
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- Japan
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- signal
- pin
- pin configuration
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/22—Means for limiting or controlling the pin/gate ratio
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
- H03K5/026—Shaping pulses by amplifying with a bidirectional operation
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- Nonlinear Science (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Logic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の分野
この発明は、入力または出力ピンとして選択的に動作す
ることができる集積回路のピンに関し、より詳細には、
命令によって同期的に制御され、集積回路に与えられた
信号によって非同期的に制御され、かつレジスタによっ
て連続的に制御されることができるピンに関する。
ることができる集積回路のピンに関し、より詳細には、
命令によって同期的に制御され、集積回路に与えられた
信号によって非同期的に制御され、かつレジスタによっ
て連続的に制御されることができるピンに関する。
発明の背景
集積回路をパッケージすることによって課された制限の
ため、比較的数少ない端子ピンが集積回路へおよび集積
回路から信号を搬送するのに使用可能である。いかなる
所与のピンもいくつかの機能を果たすようにすることは
、多くの応用において命令的なものである。いくつかの
場合では、ピンは入力信号を伝導し、別の場合では、ピ
ンは出力信号を伝導する。別の場合では、ピンは入力お
よび出力端子の両方として役立つべきものである。
ため、比較的数少ない端子ピンが集積回路へおよび集積
回路から信号を搬送するのに使用可能である。いかなる
所与のピンもいくつかの機能を果たすようにすることは
、多くの応用において命令的なものである。いくつかの
場合では、ピンは入力信号を伝導し、別の場合では、ピ
ンは出力信号を伝導する。別の場合では、ピンは入力お
よび出力端子の両方として役立つべきものである。
後者の場合のピンは、たとえば出力端子と考えられるが
、しかし補にされた出力可能化信号の主張によって、命
令の実行によって、または構成レジスタの変更によって
入力ピンとして動作されることができる。
、しかし補にされた出力可能化信号の主張によって、命
令の実行によって、または構成レジスタの変更によって
入力ピンとして動作されることができる。
先行技術では、命令の実行（ソフトウェア）によってま
たは集積回路の別のピンでの信号の応用（ハードウェア
）によって、出力ピンを可能化することが可能であった
。
たは集積回路の別のピンでの信号の応用（ハードウェア
）によって、出力ピンを可能化することが可能であった
。
しかしながら、前者のソフトウェア可能化は同期的に行
なわれるべきものであり、後者のハードウェア可能化は
非同期的に行なわれるべきものであるので、その２つの
方法は単一のピンからは両方とも使用可能ではなかった
。
なわれるべきものであり、後者のハードウェア可能化は
非同期的に行なわれるべきものであるので、その２つの
方法は単一のピンからは両方とも使用可能ではなかった
。
たとえば、状態機械または「シーケンサ」では、同期的
にソフトウェアによってまたは非同期的にハードウェア
によってのどちらか一方で、入力端子または出力端子と
してのピンの可能化を可能にすることが望ましい。これ
は、シーケンサが、連の命令として実行される内部制御
プログラムと、マイクロプロセッサによって外部に与え
られた制御信号との両方に典型的に応答するからである
。
にソフトウェアによってまたは非同期的にハードウェア
によってのどちらか一方で、入力端子または出力端子と
してのピンの可能化を可能にすることが望ましい。これ
は、シーケンサが、連の命令として実行される内部制御
プログラムと、マイクロプロセッサによって外部に与え
られた制御信号との両方に典型的に応答するからである
。
発明の概要
好ましい実施例において、プログラム可能なシーケンサ
を収納する集積回路の端子ピンを制御する回路がこの発
明によって提供される。回路は、ピンが、シーケンサに
よる命令の実行によって出力端子として同期的に可能化
され、集積回路の別のピンでの信号の応用によって出力
端子として非同期的に可能化され、またはレジスタの内
容によって入力として連続的に可能化されるのを可能に
する。
を収納する集積回路の端子ピンを制御する回路がこの発
明によって提供される。回路は、ピンが、シーケンサに
よる命令の実行によって出力端子として同期的に可能化
され、集積回路の別のピンでの信号の応用によって出力
端子として非同期的に可能化され、またはレジスタの内
容によって入力として連続的に可能化されるのを可能に
する。
好ましい実施例の説明
第１図は、この発明のピン制御回路を使用するシーケン
サの一部の論理図である。シーケンサは、書込可能制御
記憶装置（ＷＣＳ）１０、およびバス１４によってＷＣ
３ＩＯの出力に接続されるバイブラインレジスタ１２を
含む。シーケンサは、テストレジスタ１５ａおよびテス
トマルチプレクサ（ＭＵＸ）１５ｂもまた含む。このよ
うなエレメントを含むシーケンサは、関連の同時係属中
の出願の「バスコンパチブルプログラム可能シーケンサ
（ＢＵＳ−ＣＯＭＰＡＴＩＢＬＥ ＰＲＯＧＲＡＭＭ
ＡＢＬＥ ５ＥＱＵＥＮＣＥＲ）Ｊ内に述べられてお
り、かつこのような説明がここに含まれている。簡単に
言えば、ＷＣ８１０はシーケンサの動作を制御する命令
を含み、これらの命令を表わす２進信号がバイブライン
レジスタ１２にバス１４上で伝導されてもよい。レジス
タ１２内にストアされた命令における特定のビット位置
は、出力可能化（ＯＥ）フラグを表わすであろう。こう
して、ＷＣ８１０内にストアされかつ実行のためにフェ
ッチされる命令は、バイブラインレジスタ１２に転送さ
れ、かつ次いで、実行のためにシーケンサ内の命令デコ
ードブロックに伝導されるであろう。この発明に従えば
、信号が端子ピンで与えられ、かつテストレジスタ１５
ａの特定のビット位置に伝導されてもよい。次いで、こ
のビット位置の内容はテストＭＵＸ１５ｂによって選択
され、かつ命令デコードブロックによって利用されても
よい。第１図に示されたエレメントと同様に、シーケン
サの他のすべてのエレメントが好ましくは集積回路上に
収納される。
サの一部の論理図である。シーケンサは、書込可能制御
記憶装置（ＷＣＳ）１０、およびバス１４によってＷＣ
３ＩＯの出力に接続されるバイブラインレジスタ１２を
含む。シーケンサは、テストレジスタ１５ａおよびテス
トマルチプレクサ（ＭＵＸ）１５ｂもまた含む。このよ
うなエレメントを含むシーケンサは、関連の同時係属中
の出願の「バスコンパチブルプログラム可能シーケンサ
（ＢＵＳ−ＣＯＭＰＡＴＩＢＬＥ ＰＲＯＧＲＡＭＭ
ＡＢＬＥ ５ＥＱＵＥＮＣＥＲ）Ｊ内に述べられてお
り、かつこのような説明がここに含まれている。簡単に
言えば、ＷＣ８１０はシーケンサの動作を制御する命令
を含み、これらの命令を表わす２進信号がバイブライン
レジスタ１２にバス１４上で伝導されてもよい。レジス
タ１２内にストアされた命令における特定のビット位置
は、出力可能化（ＯＥ）フラグを表わすであろう。こう
して、ＷＣ８１０内にストアされかつ実行のためにフェ
ッチされる命令は、バイブラインレジスタ１２に転送さ
れ、かつ次いで、実行のためにシーケンサ内の命令デコ
ードブロックに伝導されるであろう。この発明に従えば
、信号が端子ピンで与えられ、かつテストレジスタ１５
ａの特定のビット位置に伝導されてもよい。次いで、こ
のビット位置の内容はテストＭＵＸ１５ｂによって選択
され、かつ命令デコードブロックによって利用されても
よい。第１図に示されたエレメントと同様に、シーケン
サの他のすべてのエレメントが好ましくは集積回路上に
収納される。
クロック（ＣＬＫ）がレジスタ１２に与えられ、それか
らの信号の転送を同期化する。特に、ＯＥ倍信号、ＡＮ
Ｄゲート１６の補にする入力に同期的に転送される。Ａ
ＮＤゲート１６もまた、別の補にする入力で、第１のマ
スクレジスタ１８の特定のビット位置から信号を受取る
。
らの信号の転送を同期化する。特に、ＯＥ倍信号、ＡＮ
Ｄゲート１６の補にする入力に同期的に転送される。Ａ
ＮＤゲート１６もまた、別の補にする入力で、第１のマ
スクレジスタ１８の特定のビット位置から信号を受取る
。
第２のＡＮＤゲート２０は、補にする入力で集積回路の
出力可能化ピン２１からＯＥ倍信号受取り、かつ別の補
にする入力で第２のマスクレジスタ２２の特定のビット
位置から信号を受取る。ＡＮＤゲート１６および２０の
出力端子は、ＯＲゲート２３の入力端子に接続される。
出力可能化ピン２１からＯＥ倍信号受取り、かつ別の補
にする入力で第２のマスクレジスタ２２の特定のビット
位置から信号を受取る。ＡＮＤゲート１６および２０の
出力端子は、ＯＲゲート２３の入力端子に接続される。
ＯＲゲート２３の出力端子は、ＮＡＮＤゲート２４の入
力端子に接続される。構成レジスタ２５の特定のビット
位置からの信号もまた、ＮＡＮＤゲート２４の別の入力
端子に伝導される。
力端子に接続される。構成レジスタ２５の特定のビット
位置からの信号もまた、ＮＡＮＤゲート２４の別の入力
端子に伝導される。
ＮＡＮＤゲート２４は、その出力端子が３状態バツフア
２６の制御端子に接続される。バッファ２６は、出力が
、シーケンサおよび第１図に示された関連のエレメント
を収納する集積回路の入力端子または出力端子のどちら
か一方として役立つことができるピン２８に接続される
。バッファ２６は、入力端子がバイブラインレジスタ１
２の特定のビット位置に接続される。ＮＡＮＤゲート２
４の出力がバッファ２６を駆動モードになるようにする
ならば、レジスタ１２の出力はバッファ２６によってピ
ン２８上へ駆動される。ＮＡＮＤゲート２４の出力がバ
ッファ２６を３状態モードになるようにするならば、ピ
ン２８は、上述のようにテストレジスタ１５ａに使用可
能である入力になる。
２６の制御端子に接続される。バッファ２６は、出力が
、シーケンサおよび第１図に示された関連のエレメント
を収納する集積回路の入力端子または出力端子のどちら
か一方として役立つことができるピン２８に接続される
。バッファ２６は、入力端子がバイブラインレジスタ１
２の特定のビット位置に接続される。ＮＡＮＤゲート２
４の出力がバッファ２６を駆動モードになるようにする
ならば、レジスタ１２の出力はバッファ２６によってピ
ン２８上へ駆動される。ＮＡＮＤゲート２４の出力がバ
ッファ２６を３状態モードになるようにするならば、ピ
ン２８は、上述のようにテストレジスタ１５ａに使用可
能である入力になる。
ＡＮＤゲート２０がバッファ２６を制御する信号を発生
するようにする、シーケンサＣＬＫと非同期のピン２１
でのＯＥ倍信号付与により、または適当なレベルのＯＥ
ビットを有する命令のバイブラインレジスタ１２での受
信により、ピン２８は制御されることができ、かつレジ
スタ］、２の内容の同期的転送の際、ＡＮＤゲート１６
はバッファ２６を制御する信号を発生するであろう。上
述のように、構成レジスタ２５の内容は、バッファ２６
がピン２８が入力端子として使用されることを可能にす
る３状態条件にあるのを無条件に引き起こすことができ
る。
するようにする、シーケンサＣＬＫと非同期のピン２１
でのＯＥ倍信号付与により、または適当なレベルのＯＥ
ビットを有する命令のバイブラインレジスタ１２での受
信により、ピン２８は制御されることができ、かつレジ
スタ］、２の内容の同期的転送の際、ＡＮＤゲート１６
はバッファ２６を制御する信号を発生するであろう。上
述のように、構成レジスタ２５の内容は、バッファ２６
がピン２８が入力端子として使用されることを可能にす
る３状態条件にあるのを無条件に引き起こすことができ
る。
レジスタ１８および２２の内のマスク可能なビットのお
よびレジスタ２５内の構成ビットの可用性は、３組の条
件が確立されるのを可能にするバッファ２６の制御内に
付加的な柔軟性をもたらす。
よびレジスタ２５内の構成ビットの可用性は、３組の条
件が確立されるのを可能にするバッファ２６の制御内に
付加的な柔軟性をもたらす。
その１つはピン２８の同期的ソフトウェア制御のための
ものであり、もう１つはピン２８の非同期的ハードウェ
ア制御のためのものであり、かつさらにもう１つはピン
２８の連続的制御のためのものである。
ものであり、もう１つはピン２８の非同期的ハードウェ
ア制御のためのものであり、かつさらにもう１つはピン
２８の連続的制御のためのものである。
第１図に示された論理回路は、典型的に多くのもののた
った１つにすぎないことが当業者によって理解される。
った１つにすぎないことが当業者によって理解される。
各論理回路は、１６ビツト幅のバスとの接続をともに形
成する、おそらくは１６個の１つのピンを制御し、次い
でその各導体は、この発明に従って集積回路へまたはそ
れから信号を伝導するのに選択的に動作可能である。
成する、おそらくは１６個の１つのピンを制御し、次い
でその各導体は、この発明に従って集積回路へまたはそ
れから信号を伝導するのに選択的に動作可能である。
第１図は、この発明に従って端子ピンを制御する回路の
論理図である。 図において、１５ａはテストレジスタ、１６は第１のＡ
ＮＤゲート、１８は第１のマスクレジスタ、２０は第２
のＡＮＤゲート、２２は第２のマスクレジスタ、２３は
ＯＲゲート、２４は第３のＡＮＤゲート、２５は構成レ
ジスタ、２６はバッファ、２８はピンである。 特許出願人 アドバンスト・マイクロ・ディバ丁シズ・
インコーポレーテッド
論理図である。 図において、１５ａはテストレジスタ、１６は第１のＡ
ＮＤゲート、１８は第１のマスクレジスタ、２０は第２
のＡＮＤゲート、２２は第２のマスクレジスタ、２３は
ＯＲゲート、２４は第３のＡＮＤゲート、２５は構成レ
ジスタ、２６はバッファ、２８はピンである。 特許出願人 アドバンスト・マイクロ・ディバ丁シズ・
インコーポレーテッド
Claims (10)
- （１）出力端子または入力端子として選択的に構成可能
なピン（２８）を有し、前記ピン構成を示す第１の信号
を同期的に発生するための手段と、前記ピン構成を示す
第２の信号を非同期的に発生するための手段とを有する
集積回路であって、ピン構成回路は、 前記第１のおよび第２のピン構成信号に応答して、そこ
から制御信号を発生するための論理手段（１６、２０、
２３）と、 前記制御信号に応答して、前記入力端子または前記出力
端子として前記ピンを選択的に構成するためのバッファ
手段（２６）とを有する、集積回路。 - （２）前記第１のピン構成信号をマスクするための第１
の手段（１８）をさらに含む、請求項１に記載の集積回
路。 - （３）前記第２のピン構成信号をマスクするための第２
の手段（２２）をさらに含む、請求項１に記載の集積回
路。 - （４）複数個の命令をストアするための手段をさらに含
み、同期化するクロック信号を受取り、前記命令の１つ
を受取るためのかつそこから前記第１のピン構成信号を
発生するためのレジスタ手段を含む、請求項１に記載の
集積回路。 - （５）前記論理手段が、 前記第１のピン構成信号および第１のマスク信号を受取
り、かつそこから第１のマスクされたピン構成信号を発
生する第１のＡＮＤゲート（１６）と、 前記第２のピン構成信号および第２のマスク信号を受取
り、かつそこから第２のマスクされたピン構成信号を発
生する第２のＡＮＤゲート（２０）と、 前記第１のおよび第２のマスクされたピン構成信号を受
取り、かつそこから前記制御信号を発生するＯＲゲート
（２３）とを含む、請求項２または３に記載の集積回路
。 - （６）第３のピン構成信号を連続的に発生するための手
段（２５）をさらに含み、かつ前記論理手段（１６．２
０、２３、２４）が、さらに前記第３のピン構成信号に
応答する、請求項１に記載の集積回路。 - （７）前記論理手段が、 前記第１のピン構成信号および第１のマスク信号を受取
り、かつそこから第１のマスクされたピン構成信号を発
生する第１のＡＮＤゲート（１６）と、 前記第２のピン構成信号および第２のマスク信号を受取
り、かつそこから第２のマスクされたピン構成信号を発
生する第２のＡＮＤゲート（２０）と、 前記第１のおよび第２のマスクされたピン構成信号を受
取り、かつそこから信号を発生するＯＲゲート（２３）
と、 前記第３のピン構成信号および前記ＯＲゲートによって
発生された前記信号を受取り、かつそこから前記制御信
号を発生する第３のＡＮＤゲート（２４）とを含む、請
求項２または３または６に記載の集積回路。 - （８）前記第３のピン構成信号を連続的に発生するため
の前記手段が構成レジスタを含む、請求項６に記載の集
積回路。 - （９）前記ピンに接続されてテスト信号を発生するため
の手段（１５ａ）をさらに含み、前記バッファ手段が、
さらに、前記ピンに与えられた信号を前記テスト信号発
生手段に伝導するためのものである、請求項１に記載の
集積回路。 - （１０）前記ピンに接続されて、テスト信号を発生する
ための手段（１５ａ）をさらに含み、前記バッファ手段
が、さらに、前記ピンに与えられた信号を前記テスト信
号発生手段に伝導するためのものである、請求項６に記
載の集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US167,670 | 1988-03-14 | ||
| US07/167,670 US4835414A (en) | 1988-03-14 | 1988-03-14 | Flexible, reconfigurable terminal pin |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0210592A true JPH0210592A (ja) | 1990-01-16 |
Family
ID=22608301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1042899A Pending JPH0210592A (ja) | 1988-03-14 | 1989-02-22 | 出力端子または入力端子として選択的に構成可能なピンを有する集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4835414A (ja) |
| EP (1) | EP0337595A3 (ja) |
| JP (1) | JPH0210592A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05169424A (ja) * | 1990-12-26 | 1993-07-09 | Hitachi Ltd | 多層基板用グリーンシートの穴抜加工方法 |
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-
1989
- 1989-02-14 EP EP89301378A patent/EP0337595A3/en not_active Ceased
- 1989-02-22 JP JP1042899A patent/JPH0210592A/ja active Pending
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| EP0337595A3 (en) | 1990-08-22 |
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| US4835414A (en) | 1989-05-30 |
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