JPH11220393A - 半導体装置 - Google Patents
半導体装置Info
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- JPH11220393A JPH11220393A JP10017404A JP1740498A JPH11220393A JP H11220393 A JPH11220393 A JP H11220393A JP 10017404 A JP10017404 A JP 10017404A JP 1740498 A JP1740498 A JP 1740498A JP H11220393 A JPH11220393 A JP H11220393A
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- voltage
- transistor
- circuit
- clock pulse
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
- G11C27/026—Sample-and-hold arrangements using a capacitive memory element associated with an amplifier
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/06—Modifications for ensuring a fully conducting state
- H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
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- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Control Of Electrical Variables (AREA)
Abstract
(57)【要約】
【課題】本発明は、より低消費電力で動作可能なＡ／Ｄ
コンバータを有する半導体装置を提供することを課題と
する。 【解決手段】サンプルホールド回路１０Ａと、サンプル
ホールド回路１０Ａの有するアナログスイッチ１０ａの
ゲート電圧を昇圧するゲート昇圧回路１８Ａとを含むＡ
／Ｄコンバータ１を有する半導体装置において、ゲート
昇圧回路１８Ａは、アナログスイッチ１０ａを制御する
サンプリングクロックパルスを昇圧する昇圧部１１と、
電流をグランドに流してサンプリングクロックパルスが
所定以上に昇圧されることを防止するクランプ部１３
と、サンプリングクロックパルスがハイレベルになる瞬
間だけクランプ部１３を動作させる微分回路１７を有す
る。
コンバータを有する半導体装置を提供することを課題と
する。 【解決手段】サンプルホールド回路１０Ａと、サンプル
ホールド回路１０Ａの有するアナログスイッチ１０ａの
ゲート電圧を昇圧するゲート昇圧回路１８Ａとを含むＡ
／Ｄコンバータ１を有する半導体装置において、ゲート
昇圧回路１８Ａは、アナログスイッチ１０ａを制御する
サンプリングクロックパルスを昇圧する昇圧部１１と、
電流をグランドに流してサンプリングクロックパルスが
所定以上に昇圧されることを防止するクランプ部１３
と、サンプリングクロックパルスがハイレベルになる瞬
間だけクランプ部１３を動作させる微分回路１７を有す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係
り、より詳細には低電圧動作のＡ／Ｄコンバータを有す
る半導体装置に関する。より特定すれば、サンプルホー
ルド回路のアナログスイッチのオン抵抗を下げるために
アナログスイッチを構成するトランジスタのゲートに接
続し、アナログスイッチを制御するサンプリングクロッ
クパルスを昇圧するゲート昇圧回路が設けられたＡ／Ｄ
コンバータを有する半導体装置に関する。
り、より詳細には低電圧動作のＡ／Ｄコンバータを有す
る半導体装置に関する。より特定すれば、サンプルホー
ルド回路のアナログスイッチのオン抵抗を下げるために
アナログスイッチを構成するトランジスタのゲートに接
続し、アナログスイッチを制御するサンプリングクロッ
クパルスを昇圧するゲート昇圧回路が設けられたＡ／Ｄ
コンバータを有する半導体装置に関する。
【０００２】近年、電子機器の低消費電力化、電子機器
を構成する半導体装置の高集積化に伴い、消費電力が低
く、且つ動作信頼性の高い高品質の半導体装置の実現が
望まれている。
を構成する半導体装置の高集積化に伴い、消費電力が低
く、且つ動作信頼性の高い高品質の半導体装置の実現が
望まれている。
【０００３】
【従来の技術】半導体装置を構成するＡ／Ｄコンバータ
装置は、アナログ信号入力部にアナログスイッチとコン
デンサとで構成されるサンプルホールド回路を有してい
る。Ａ／Ｄコンバータではアナログスイッチのオンの時
に、アナログ入力信号がサンプルホールド回路のコンデ
ンサに入る。そして、アナログ信号のデジタル信号への
変換処理中、当該コンデンサにアナログ入力電圧が一定
電圧で保持され続けることにより、正確なデジタル信号
への変換が行われる。
装置は、アナログ信号入力部にアナログスイッチとコン
デンサとで構成されるサンプルホールド回路を有してい
る。Ａ／Ｄコンバータではアナログスイッチのオンの時
に、アナログ入力信号がサンプルホールド回路のコンデ
ンサに入る。そして、アナログ信号のデジタル信号への
変換処理中、当該コンデンサにアナログ入力電圧が一定
電圧で保持され続けることにより、正確なデジタル信号
への変換が行われる。
【０００４】アナログスイッチのオン、オフの制御は、
サンプリングクロックパルスが一定周期でアナログスイ
ッチを構成するトランジスタのゲートに入ることにより
行われるが、パルス電圧が低いとアナログスイッチのオ
ン抵抗が高くなり、Ａ／Ｄコンバータの正常な動作の障
害になる恐れがある。従って、従来のＡ／Ｄコンバータ
には、アナログスイッチを構成するトランジスタのゲー
トに入るサンプリングクロックパルスの電圧を昇圧する
ゲート昇圧回路が設けられている。
サンプリングクロックパルスが一定周期でアナログスイ
ッチを構成するトランジスタのゲートに入ることにより
行われるが、パルス電圧が低いとアナログスイッチのオ
ン抵抗が高くなり、Ａ／Ｄコンバータの正常な動作の障
害になる恐れがある。従って、従来のＡ／Ｄコンバータ
には、アナログスイッチを構成するトランジスタのゲー
トに入るサンプリングクロックパルスの電圧を昇圧する
ゲート昇圧回路が設けられている。
【０００５】図７は、従来例のゲート昇圧回路１８とサ
ンプルホールド回路１０の回路構成図である。図７に示
すように、ゲート昇圧回路１８は、大きくは昇圧部１
１、レベルコンバータ１２、クランプ部１３、インバー
タ１４、１５、１６とで構成される。昇圧部１１は、コ
ンデンサＣ１とＰ−チャネルトランジスタＰ１とで構成
される。トランジスタＰ１のソースは電源電圧ＶＤＤに
接続されている。サンプリングクロックパルスが入力端
子ａから入り、昇圧部１１に達すると、コンデンサＣ１
の働きにより、ほぼ電圧ＶＤＤ分だけ昇圧される。
ンプルホールド回路１０の回路構成図である。図７に示
すように、ゲート昇圧回路１８は、大きくは昇圧部１
１、レベルコンバータ１２、クランプ部１３、インバー
タ１４、１５、１６とで構成される。昇圧部１１は、コ
ンデンサＣ１とＰ−チャネルトランジスタＰ１とで構成
される。トランジスタＰ１のソースは電源電圧ＶＤＤに
接続されている。サンプリングクロックパルスが入力端
子ａから入り、昇圧部１１に達すると、コンデンサＣ１
の働きにより、ほぼ電圧ＶＤＤ分だけ昇圧される。
【０００６】レベルコンバータ１２は、Ｎ−チャネルト
ランジスタＱ２、Ｑ３、Ｑ４とＰ−チャネルトランジス
タＰ５、Ｐ６、Ｐ７とから構成される。レベルコンバー
タ１２は、昇圧部１１の出力側にあり、昇圧部１１で昇
圧されたハイレベルのサンプリングクロックパルスの電
圧はそのまま出力し、また、ロウレベルのサンプリング
クロックパルスの電圧は、０Ｖに変換して出力する。こ
のレベルコンバータ１２の動作により、アナログスイッ
チ１０ａにハイレベルとロウレベルの信号が明確に入
り、アナログスイッチのオン／オフ動作が正しく行われ
る。
ランジスタＱ２、Ｑ３、Ｑ４とＰ−チャネルトランジス
タＰ５、Ｐ６、Ｐ７とから構成される。レベルコンバー
タ１２は、昇圧部１１の出力側にあり、昇圧部１１で昇
圧されたハイレベルのサンプリングクロックパルスの電
圧はそのまま出力し、また、ロウレベルのサンプリング
クロックパルスの電圧は、０Ｖに変換して出力する。こ
のレベルコンバータ１２の動作により、アナログスイッ
チ１０ａにハイレベルとロウレベルの信号が明確に入
り、アナログスイッチのオン／オフ動作が正しく行われ
る。
【０００７】クランプ部１３は、Ｎ−チャネルトランジ
スタＱ１とＰ−チャネルトランジスタＰ２、Ｐ３、Ｐ４
とから構成される。図７に示すように、トランジスタＱ
１のゲートにハイレベル信号が入るとトランジスタＱ
１、Ｐ２、Ｐ３、Ｐ４はオンとなり、ノードｎ３からク
ランプ部１３を貫通電流が流れることができる。クラン
プ部１３が無いと高電圧のサンプリングクロックパルス
が入力された場合、ノードｎ３での電圧が昇圧部１１で
更に昇圧され、ノードｎ３に接続されているトランジス
タに耐電圧以上の電圧が加わる恐れがある。しかし、ク
ランプ部１３を設けているためにノードｎ３が所定以上
の電圧になった時は、ノードｎ３からクランプ部１３を
電流が貫通してグランドに流れて、トランジスタの損傷
を防止する。
スタＱ１とＰ−チャネルトランジスタＰ２、Ｐ３、Ｐ４
とから構成される。図７に示すように、トランジスタＱ
１のゲートにハイレベル信号が入るとトランジスタＱ
１、Ｐ２、Ｐ３、Ｐ４はオンとなり、ノードｎ３からク
ランプ部１３を貫通電流が流れることができる。クラン
プ部１３が無いと高電圧のサンプリングクロックパルス
が入力された場合、ノードｎ３での電圧が昇圧部１１で
更に昇圧され、ノードｎ３に接続されているトランジス
タに耐電圧以上の電圧が加わる恐れがある。しかし、ク
ランプ部１３を設けているためにノードｎ３が所定以上
の電圧になった時は、ノードｎ３からクランプ部１３を
電流が貫通してグランドに流れて、トランジスタの損傷
を防止する。
【０００８】インバータ１４、１５、１６は信号を反転
させると同時に信号波形の整形を行う。図７に示すよう
に、サンプルホールド回路１０は、アナログスイッチ１
０ａとサンプルホールド用コンデンサＣ２とから構成さ
れる。また、アナログスイッチ１０ａは、Ｎ−チャネル
トランジスタＱ５とＰ−チャネルトランジスタＰ８とか
らなる。また、ゲート昇圧回路１８のノードｎ６は、ト
ランジスタＱ５のゲートに接続され、ノードｎ５はトラ
ンジスタＰ８のゲートにそれぞれ接続されている。
させると同時に信号波形の整形を行う。図７に示すよう
に、サンプルホールド回路１０は、アナログスイッチ１
０ａとサンプルホールド用コンデンサＣ２とから構成さ
れる。また、アナログスイッチ１０ａは、Ｎ−チャネル
トランジスタＱ５とＰ−チャネルトランジスタＰ８とか
らなる。また、ゲート昇圧回路１８のノードｎ６は、ト
ランジスタＱ５のゲートに接続され、ノードｎ５はトラ
ンジスタＰ８のゲートにそれぞれ接続されている。
【０００９】ゲート昇圧回路１８において、昇圧される
トランジスタＱ５のゲート側は２つのインバータ１４、
１５を介して接続され、トランジスタＰ８のゲート側は
インバータ１６を介して接続されているので、トランジ
スタＱ５、Ｐ８は同時にオン又はオフとなる。従って、
サンプリングクロックパルスがハイレベルの電圧時は、
トランジスタＱ５、Ｐ８共にオンで、アナログスイッチ
１０ａがオンとなるので、アナログ入力信号がコンデン
サＣ２に到達する。また、サンプリングクロックパルス
がロウレベルの時は、トランジスタＱ５、Ｐ８共にオフ
で、アナログスイッチ１０ａがオフとなるので、先にコ
ンデンサＣ２に到達した信号電圧が保持される。
トランジスタＱ５のゲート側は２つのインバータ１４、
１５を介して接続され、トランジスタＰ８のゲート側は
インバータ１６を介して接続されているので、トランジ
スタＱ５、Ｐ８は同時にオン又はオフとなる。従って、
サンプリングクロックパルスがハイレベルの電圧時は、
トランジスタＱ５、Ｐ８共にオンで、アナログスイッチ
１０ａがオンとなるので、アナログ入力信号がコンデン
サＣ２に到達する。また、サンプリングクロックパルス
がロウレベルの時は、トランジスタＱ５、Ｐ８共にオフ
で、アナログスイッチ１０ａがオフとなるので、先にコ
ンデンサＣ２に到達した信号電圧が保持される。
【００１０】上記のように、アナログスイッチを制御す
るサンプリングクロックパルスをゲート昇圧回路１８で
昇圧することで、アナログスイッチのオン抵抗を下げて
いる。また、クランプ部１３を設けることで、昇圧部１
１によるサンプリングクロックパルスの昇圧を所定以下
にして耐電圧以上の電圧が回路を構成するトランジスタ
にかからないようにしている。
るサンプリングクロックパルスをゲート昇圧回路１８で
昇圧することで、アナログスイッチのオン抵抗を下げて
いる。また、クランプ部１３を設けることで、昇圧部１
１によるサンプリングクロックパルスの昇圧を所定以下
にして耐電圧以上の電圧が回路を構成するトランジスタ
にかからないようにしている。
【００１１】
【発明が解決しようとする課題】しかし、従来例では、
クランプ部１３のスイッチであるトランジスタＱ１のゲ
ートに直接サンプリングクロックパルスを入力させるた
め、高電圧のサンプリングクロックパルスがハイレベル
である間は常にクランプ部１３に貫通電流が流れ、電力
を消費し続けるという問題があった。
クランプ部１３のスイッチであるトランジスタＱ１のゲ
ートに直接サンプリングクロックパルスを入力させるた
め、高電圧のサンプリングクロックパルスがハイレベル
である間は常にクランプ部１３に貫通電流が流れ、電力
を消費し続けるという問題があった。
【００１２】また、Ａ／Ｄコンバータを構成するトラン
ジスタの製造バラツキによる特性変動の防止、ノイズ低
減のためにアナログスイッチ１０ａを構成するトランジ
スタＱ５、Ｐ８のチャネル幅を太めにするとトランジス
タのしきい電圧が高くなり、より低電圧動作が可能なＡ
／Ｄコンバータの実現に不利となるという問題があっ
た。特にゲート昇圧回路１８に接続されておらず、昇圧
させない信号がゲートに入るトランジスタＰ８のチャネ
ル幅を小さくするのが困難であるという問題があった。
ジスタの製造バラツキによる特性変動の防止、ノイズ低
減のためにアナログスイッチ１０ａを構成するトランジ
スタＱ５、Ｐ８のチャネル幅を太めにするとトランジス
タのしきい電圧が高くなり、より低電圧動作が可能なＡ
／Ｄコンバータの実現に不利となるという問題があっ
た。特にゲート昇圧回路１８に接続されておらず、昇圧
させない信号がゲートに入るトランジスタＰ８のチャネ
ル幅を小さくするのが困難であるという問題があった。
【００１３】従って、本発明の第一の課題は、サンプリ
ングクロックパルスがハイレベルとなる瞬間だけ貫通電
流をグランドに流すようなゲート昇圧回路の構成とする
ことで、より低消費電力で動作可能なＡ／Ｄコンバータ
を有する半導体装置を提供することである。また、本発
明の第二の課題は、アナログスイッチを構成するトラン
ジスタのチャネル幅をより小さくして低消費電力化を達
成できるようなＡ／Ｄコンバータを有する半導体装置を
提供することである。
ングクロックパルスがハイレベルとなる瞬間だけ貫通電
流をグランドに流すようなゲート昇圧回路の構成とする
ことで、より低消費電力で動作可能なＡ／Ｄコンバータ
を有する半導体装置を提供することである。また、本発
明の第二の課題は、アナログスイッチを構成するトラン
ジスタのチャネル幅をより小さくして低消費電力化を達
成できるようなＡ／Ｄコンバータを有する半導体装置を
提供することである。
【００１４】
【課題を解決するための手段】上記課題を解決するため
に本発明では、次に述べる各手段を講じたことを特徴と
する。請求項１記載の発明では、アナログスイッチを有
し、アナログ信号を一定周期でサンプリング及びホール
ドするサンプルホールド回路と、前記アナログスイッチ
のゲート電圧を昇圧するゲート昇圧回路とを含むＡ／Ｄ
コンバータを有する半導体装置において、前記ゲート昇
圧回路は、前記アナログスイッチを制御するサンプリン
グクロックパルスを昇圧する昇圧部と、電流をグランド
に流して前記サンプリングクロックパルスが所定以上に
昇圧されることを防止するクランプ部と、前記サンプリ
ングクロックパルスがハイレベルになる瞬間だけ前記ク
ランプ部を動作させるクランプ部制御回路とを有するこ
とを特徴とするものである。
に本発明では、次に述べる各手段を講じたことを特徴と
する。請求項１記載の発明では、アナログスイッチを有
し、アナログ信号を一定周期でサンプリング及びホール
ドするサンプルホールド回路と、前記アナログスイッチ
のゲート電圧を昇圧するゲート昇圧回路とを含むＡ／Ｄ
コンバータを有する半導体装置において、前記ゲート昇
圧回路は、前記アナログスイッチを制御するサンプリン
グクロックパルスを昇圧する昇圧部と、電流をグランド
に流して前記サンプリングクロックパルスが所定以上に
昇圧されることを防止するクランプ部と、前記サンプリ
ングクロックパルスがハイレベルになる瞬間だけ前記ク
ランプ部を動作させるクランプ部制御回路とを有するこ
とを特徴とするものである。
【００１５】また、請求項２記載の発明では、請求項１
記載の半導体装置において、前記サンプリングクロック
パルスが入力される前記ゲート昇圧回路の入力端子は、
第１及び第２のインバータを介した前記昇圧部の信号入
力端子と、前記クランプ部制御回路の信号入力端子と、
第３のインバータを介した前記アナログスイッチを構成
する第１のＰ−チャネルトランジスタのゲートに接続さ
れ、前記昇圧部の信号出力端子は、前記クランプ部の第
１の信号入力端子と、前記アナログスイッチを構成する
第１のＮ−チャネルトランジスタのゲートに接続され、
前記クランプ部制御回路の信号出力端子は、前記クラン
プ部の第２の信号入力端子に接続され、前記クランプ部
の出力端子は、グランドに接続された構成であることを
特徴とするものである。
記載の半導体装置において、前記サンプリングクロック
パルスが入力される前記ゲート昇圧回路の入力端子は、
第１及び第２のインバータを介した前記昇圧部の信号入
力端子と、前記クランプ部制御回路の信号入力端子と、
第３のインバータを介した前記アナログスイッチを構成
する第１のＰ−チャネルトランジスタのゲートに接続さ
れ、前記昇圧部の信号出力端子は、前記クランプ部の第
１の信号入力端子と、前記アナログスイッチを構成する
第１のＮ−チャネルトランジスタのゲートに接続され、
前記クランプ部制御回路の信号出力端子は、前記クラン
プ部の第２の信号入力端子に接続され、前記クランプ部
の出力端子は、グランドに接続された構成であることを
特徴とするものである。
【００１６】また、請求項３記載の発明では、請求項１
又は２記載の半導体装置において、前記昇圧部は、第１
のコンデンサと、第２のＰ−チャネルトランジスタと、
電源とからなり、前記第１のコンデンサは、前記ゲート
昇圧回路の入力端子と、前記昇圧部の信号出力端子に接
続され、前記第２のＰ−チャネルトランジスタのソース
は前記電源に接続され、前記第２のＰ−チャネルトラン
ジスタのドレインは、前記第２のＰ−チャネルトランジ
スタのゲートと前記昇圧部の信号出力端子に接続されて
いることを特徴とするものである。
又は２記載の半導体装置において、前記昇圧部は、第１
のコンデンサと、第２のＰ−チャネルトランジスタと、
電源とからなり、前記第１のコンデンサは、前記ゲート
昇圧回路の入力端子と、前記昇圧部の信号出力端子に接
続され、前記第２のＰ−チャネルトランジスタのソース
は前記電源に接続され、前記第２のＰ−チャネルトラン
ジスタのドレインは、前記第２のＰ−チャネルトランジ
スタのゲートと前記昇圧部の信号出力端子に接続されて
いることを特徴とするものである。
【００１７】また、請求項４記載の発明では、請求項１
乃至３何れか１項記載の半導体装置において、前記クラ
ンプ部は、第２のＮ−チャネルトランジスタを有し、前
記クランプ部制御回路は、第２のコンデンサと第１の抵
抗を有し、前記クランプ部制御回路の信号入力端子は、
前記サンプリングクロックパルスが入力される前記ゲー
ト昇圧回路の入力端子に接続され、前記クランプ部制御
回路の信号出力端子は前記第２のＮ−チャネルトランジ
スタのゲートに接続され、前記サンプリグクロックパル
スの電圧がハイレベルへ移行する時だけ前記第２のＮ−
チャネルトランジスタをオンにして前記クランプ部に前
記昇圧部から電流が流れる構成としたことを特徴とする
ものである。
乃至３何れか１項記載の半導体装置において、前記クラ
ンプ部は、第２のＮ−チャネルトランジスタを有し、前
記クランプ部制御回路は、第２のコンデンサと第１の抵
抗を有し、前記クランプ部制御回路の信号入力端子は、
前記サンプリングクロックパルスが入力される前記ゲー
ト昇圧回路の入力端子に接続され、前記クランプ部制御
回路の信号出力端子は前記第２のＮ−チャネルトランジ
スタのゲートに接続され、前記サンプリグクロックパル
スの電圧がハイレベルへ移行する時だけ前記第２のＮ−
チャネルトランジスタをオンにして前記クランプ部に前
記昇圧部から電流が流れる構成としたことを特徴とする
ものである。
【００１８】また、請求項５記載の発明では、請求項４
記載の半導体装置において、前記昇圧部は、更に第３の
Ｐ−チャネルトランジスタを有し、前記第３のＰ−チャ
ネルトランジスタのゲートは、前記クランプ部制御回路
の信号出力端子に接続し、前記第３のＰ−チャネルトラ
ンジスタのソースは、前記第２のＰ−チャネルトランジ
スタのドレインに接続し、前記第３のＰ−チャネルトラ
ンジスタのドレインは、前記昇圧部の信号出力端子に接
続されており、前記昇圧部で前記サンプリグクロックパ
ルスを昇圧する時は、前記クランプ部が動作せず、前記
クランプ部が動作する時は、前記クランプ部に前記電源
から電圧が与えられない構成としたことを特徴とするも
のである。
記載の半導体装置において、前記昇圧部は、更に第３の
Ｐ−チャネルトランジスタを有し、前記第３のＰ−チャ
ネルトランジスタのゲートは、前記クランプ部制御回路
の信号出力端子に接続し、前記第３のＰ−チャネルトラ
ンジスタのソースは、前記第２のＰ−チャネルトランジ
スタのドレインに接続し、前記第３のＰ−チャネルトラ
ンジスタのドレインは、前記昇圧部の信号出力端子に接
続されており、前記昇圧部で前記サンプリグクロックパ
ルスを昇圧する時は、前記クランプ部が動作せず、前記
クランプ部が動作する時は、前記クランプ部に前記電源
から電圧が与えられない構成としたことを特徴とするも
のである。
【００１９】また、請求項６記載の発明では、請求項４
又は５記載の半導体装置において、前記サンプルホール
ド回路のアナログ信号入力端子側に第２の抵抗を設けた
ことを特徴とするものである。また、請求項７記載の発
明では、請求項４又は５記載の半導体装置において、前
記サンプルホールド回路のアナログ信号出力端子側に第
３の抵抗を設けたことを特徴とするものである。
又は５記載の半導体装置において、前記サンプルホール
ド回路のアナログ信号入力端子側に第２の抵抗を設けた
ことを特徴とするものである。また、請求項７記載の発
明では、請求項４又は５記載の半導体装置において、前
記サンプルホールド回路のアナログ信号出力端子側に第
３の抵抗を設けたことを特徴とするものである。
【００２０】更に、請求項８記載の発明では、アナログ
スイッチを有し、アナログ信号を一定周期でサンプリン
グ及びホールドするサンプルホールド回路と、前記アナ
ログスイッチのゲート電圧を昇圧するゲート昇圧回路と
を有するＡ／Ｄコンバータにおいて、前記ゲート昇圧回
路は、前記アナログスイッチを制御するサンプリングク
ロックパルスを昇圧する昇圧部と、電流をグランドに流
して前記サンプリングクロックパルスが所定以上に昇圧
部により昇圧されることを防止するクランプ部と、前記
サンプリングクロックパルスがハイレベルになる瞬間だ
け前記クランプ部を動作させるクランプ部制御回路とを
有することを特徴とするものである。
スイッチを有し、アナログ信号を一定周期でサンプリン
グ及びホールドするサンプルホールド回路と、前記アナ
ログスイッチのゲート電圧を昇圧するゲート昇圧回路と
を有するＡ／Ｄコンバータにおいて、前記ゲート昇圧回
路は、前記アナログスイッチを制御するサンプリングク
ロックパルスを昇圧する昇圧部と、電流をグランドに流
して前記サンプリングクロックパルスが所定以上に昇圧
部により昇圧されることを防止するクランプ部と、前記
サンプリングクロックパルスがハイレベルになる瞬間だ
け前記クランプ部を動作させるクランプ部制御回路とを
有することを特徴とするものである。
【００２１】上記の各手段は、次のように作用する。請
求項１乃至５記載の発明によれば、ゲート昇圧回路にお
いて、サンプリングクロックパルスがハイレベルになる
瞬間だけクランプ部が貫通電流を流すような構成なの
で、より低消費電力で動作可能なＡ／Ｄコンバータを有
する半導体装置を提供することができる。
求項１乃至５記載の発明によれば、ゲート昇圧回路にお
いて、サンプリングクロックパルスがハイレベルになる
瞬間だけクランプ部が貫通電流を流すような構成なの
で、より低消費電力で動作可能なＡ／Ｄコンバータを有
する半導体装置を提供することができる。
【００２２】また、請求項６又は７記載の発明によれ
ば、アナログ入力信号がサンプルホールド回路の前又は
後で抵抗を通過する構成とすることで、アナログスイッ
チを構成するトランジスタ幅をより小さくして低消費電
力化を達成可能なＡ／Ｄコンバータを有する半導体装置
を提供することができる。
ば、アナログ入力信号がサンプルホールド回路の前又は
後で抵抗を通過する構成とすることで、アナログスイッ
チを構成するトランジスタ幅をより小さくして低消費電
力化を達成可能なＡ／Ｄコンバータを有する半導体装置
を提供することができる。
【００２３】更に、請求項８記載の発明によれば、ゲー
ト昇圧回路において、サンプリングクロックパルスがハ
イレベルになる瞬間だけクランプ部が貫通電流を流すよ
うな構成なので、より低消費電力で動作可能なＡ／Ｄコ
ンバータを提供することができる。
ト昇圧回路において、サンプリングクロックパルスがハ
イレベルになる瞬間だけクランプ部が貫通電流を流すよ
うな構成なので、より低消費電力で動作可能なＡ／Ｄコ
ンバータを提供することができる。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面と共に説明する。本発明の原理は、Ａ／Ｄコンバ
ータ内のサンプルホールド回路が有するアナログスイッ
チに対して、微分回路を有するゲート昇圧回路を利用す
ることで低消費電力でアナログスイッチの昇圧を行い、
アナログスイッチのオン抵抗を下げることである。ま
た、アナログスイッチと直列に抵抗を入れることによ
り、製造バラツキの増加やノイズ吸収効果の減少等の問
題を起こすことなくアナログスイッチのトランジスタ長
を最小にし、アナログスイッチのしきい値を最小限まで
下げることで更なるＡ／Ｄコンバータの低電圧動作を可
能にする。
て図面と共に説明する。本発明の原理は、Ａ／Ｄコンバ
ータ内のサンプルホールド回路が有するアナログスイッ
チに対して、微分回路を有するゲート昇圧回路を利用す
ることで低消費電力でアナログスイッチの昇圧を行い、
アナログスイッチのオン抵抗を下げることである。ま
た、アナログスイッチと直列に抵抗を入れることによ
り、製造バラツキの増加やノイズ吸収効果の減少等の問
題を起こすことなくアナログスイッチのトランジスタ長
を最小にし、アナログスイッチのしきい値を最小限まで
下げることで更なるＡ／Ｄコンバータの低電圧動作を可
能にする。
【００２５】図１は、本発明が適用されたアナログ信号
をデジタル信号に変換（以下「Ａ／Ｄ変換」と称す）す
るＡ／Ｄコンバータ１が配設された半導体装置であるマ
イクロコンピュータ（以下「マイコン」とする）２の基
本構成図である。図１に示すように、マイコン２はそれ
ぞれ制御バス４２、アドレスバス４４、データバス４６
で接続されるＭＰＵ３２、ＲＡＭ３４、ＲＯＭ３６、入
力ポート３８、出力ポート４０とタイマ３０とＡ／Ｄコ
ンバータ１を有する。
をデジタル信号に変換（以下「Ａ／Ｄ変換」と称す）す
るＡ／Ｄコンバータ１が配設された半導体装置であるマ
イクロコンピュータ（以下「マイコン」とする）２の基
本構成図である。図１に示すように、マイコン２はそれ
ぞれ制御バス４２、アドレスバス４４、データバス４６
で接続されるＭＰＵ３２、ＲＡＭ３４、ＲＯＭ３６、入
力ポート３８、出力ポート４０とタイマ３０とＡ／Ｄコ
ンバータ１を有する。
【００２６】タイマ３２は、ＭＰＵ３２に接続され、一
定周期のパルスをＭＰＵ３２に送信する。ＭＰＵ３２は
与えられた命令を取り出し、その命令に従って各種の演
算を行ったり、命令の実行に必要な制御信号を発生さ
せ、ＲＡＭ３４、ＲＯＭ３６、入力ポート３８、出力ポ
ート４０等に指示を与える。また、ＲＡＭ３４、ＲＯＭ
３６は記憶装置（メモリ）であり、プログラムとプログ
ラムで用いられる入力データ、出力データ、処理の途中
結果（演算データ）等のデータを記憶する。
定周期のパルスをＭＰＵ３２に送信する。ＭＰＵ３２は
与えられた命令を取り出し、その命令に従って各種の演
算を行ったり、命令の実行に必要な制御信号を発生さ
せ、ＲＡＭ３４、ＲＯＭ３６、入力ポート３８、出力ポ
ート４０等に指示を与える。また、ＲＡＭ３４、ＲＯＭ
３６は記憶装置（メモリ）であり、プログラムとプログ
ラムで用いられる入力データ、出力データ、処理の途中
結果（演算データ）等のデータを記憶する。
【００２７】更に、入力ポート３８、出力ポート４０
は、データの発生源やデータの出力先と、ＭＰＵ間で、
スムーズにデータの受け渡しができるようにするための
回路である。外部機器からのアナログの入力データ４８
は、Ａ／Ｄコンバータ１でデジタル信号に変換される。
また、外部機器へは、出力ポート４０から出力データ５
０が送られる。
は、データの発生源やデータの出力先と、ＭＰＵ間で、
スムーズにデータの受け渡しができるようにするための
回路である。外部機器からのアナログの入力データ４８
は、Ａ／Ｄコンバータ１でデジタル信号に変換される。
また、外部機器へは、出力ポート４０から出力データ５
０が送られる。
【００２８】制御バス４２は、ＭＰＵ３２がメモリに対
して読み出し動作と書き込み動作を指示する信号線であ
る。また、アドレスバス４４は、ＭＰＵ３２がメモリの
どの番地にアクセスするかを指定する信号線である。更
に、データバス４６は、データを読み出したり、書き込
んだりするための信号線である。ここで、Ａ／Ｄコンバ
ータの一例として逐次比較式Ａ／Ｄコンバータ１を図２
を用いて説明する。図２はＡ／Ｄコンバータ１の全体構
成図である。
して読み出し動作と書き込み動作を指示する信号線であ
る。また、アドレスバス４４は、ＭＰＵ３２がメモリの
どの番地にアクセスするかを指定する信号線である。更
に、データバス４６は、データを読み出したり、書き込
んだりするための信号線である。ここで、Ａ／Ｄコンバ
ータの一例として逐次比較式Ａ／Ｄコンバータ１を図２
を用いて説明する。図２はＡ／Ｄコンバータ１の全体構
成図である。
【００２９】図２に示すように、Ａ／Ｄコンバータ１
は、サンプルホールド回路１０Ａ、ゲートゲート昇圧回
路１８Ａ、コンパレータ２１、クロックパルス発生器２
２、逐次比較レジスタ２３、制御回路２４、Ｄ／Ａコン
バータ２５等から構成される。サンプルホールド回路１
０Ａは、Ａ／Ｄ変換が正確に行われるように、一定の周
期毎にＡ／Ｄコンバータ１に入力されるアナログ信号
（アナログ入力電圧Ｖｉ）を抽出し、Ａ／Ｄコンバータ
１のアナログ回路の動作が終了するまで、アナログ入力
電圧Ｖｉを一定の値に保持しておく回路である。サンプ
ルホールド回路１０Ａによるアナログ入力電圧Ｖｉの保
持後、電圧Ｖｉの信号はコンパレータ２１に送信され
る。
は、サンプルホールド回路１０Ａ、ゲートゲート昇圧回
路１８Ａ、コンパレータ２１、クロックパルス発生器２
２、逐次比較レジスタ２３、制御回路２４、Ｄ／Ａコン
バータ２５等から構成される。サンプルホールド回路１
０Ａは、Ａ／Ｄ変換が正確に行われるように、一定の周
期毎にＡ／Ｄコンバータ１に入力されるアナログ信号
（アナログ入力電圧Ｖｉ）を抽出し、Ａ／Ｄコンバータ
１のアナログ回路の動作が終了するまで、アナログ入力
電圧Ｖｉを一定の値に保持しておく回路である。サンプ
ルホールド回路１０Ａによるアナログ入力電圧Ｖｉの保
持後、電圧Ｖｉの信号はコンパレータ２１に送信され
る。
【００３０】サンプリングホールド回路１０内には詳し
くは後述するようにアナログスイッチとサンプル／ホー
ルド用コンデンサがある。このアナログスイッチのオ
ン、オフは、クロックパルス発生器２２からのサンプリ
ングクロックパルスで制御され、アナログスイッチがオ
ンの時、アナログ入力信号がアナログスイッチからサン
プル／ホールド用コンデンサに入る。
くは後述するようにアナログスイッチとサンプル／ホー
ルド用コンデンサがある。このアナログスイッチのオ
ン、オフは、クロックパルス発生器２２からのサンプリ
ングクロックパルスで制御され、アナログスイッチがオ
ンの時、アナログ入力信号がアナログスイッチからサン
プル／ホールド用コンデンサに入る。
【００３１】ゲートゲート昇圧回路１８Ａは、アナログ
スイッチを構成するトランジスタのゲートに入るサンプ
リングクロックパルスの電圧を昇圧する。コンパレータ
２１は、サンプルホールド回路１０Ａからのアナログ信
号電圧ＶｉとＤ／Ａコンバータ２５からの信号電圧の大
小を比較する。クロックパルス発生器２２は、ゲートゲ
ート昇圧回路１８Ａと逐次比較レジスタ２３の動作制御
を行う基準パルス（クロックパルス）の発生器である。
スイッチを構成するトランジスタのゲートに入るサンプ
リングクロックパルスの電圧を昇圧する。コンパレータ
２１は、サンプルホールド回路１０Ａからのアナログ信
号電圧ＶｉとＤ／Ａコンバータ２５からの信号電圧の大
小を比較する。クロックパルス発生器２２は、ゲートゲ
ート昇圧回路１８Ａと逐次比較レジスタ２３の動作制御
を行う基準パルス（クロックパルス）の発生器である。
【００３２】逐次比較レジスタ２３内には、電圧値デー
タをビット列で２進数登録する回路があり、回路状態に
応じたデジタル出力をする。次に逐次比較式Ａ／Ｄコン
バータ１の動作説明を行う。先ず、サンプルホールド回
路１０Ａは、サンプリングクロックパルスによりアナロ
グスイッチがオンになった時にアナログ入力信号（電圧
Ｖｉ）を取り込み、電圧Ｖｉの値を一定に保持してお
く。
タをビット列で２進数登録する回路があり、回路状態に
応じたデジタル出力をする。次に逐次比較式Ａ／Ｄコン
バータ１の動作説明を行う。先ず、サンプルホールド回
路１０Ａは、サンプリングクロックパルスによりアナロ
グスイッチがオンになった時にアナログ入力信号（電圧
Ｖｉ）を取り込み、電圧Ｖｉの値を一定に保持してお
く。
【００３３】一方、制御回路２４から発せられるＡ／Ｄ
変換開始信号により、逐次比較レジスタ２３はビット列
の中の最上位ビットを１にセットする。そして、最上位
ビットを１にした２進数データＶｄ１がＤ／Ａコンバー
タ２５に送信される。Ｄ／Ａコンバータ２５は、逐次比
較レジスタ２３から送られてきたデータＶｄ１を１０進
数データＶａ１にして、コンパレータ２１に送信する。
コンパレータ２１は、先にサンプホールド回路１０Ａか
ら受信したアナログ入力電圧ＶｉとＤ／Ａコンバータ２
５から受信したデータＶａ１とを比較する。比較結果
は、制御回路２４に送信される。
変換開始信号により、逐次比較レジスタ２３はビット列
の中の最上位ビットを１にセットする。そして、最上位
ビットを１にした２進数データＶｄ１がＤ／Ａコンバー
タ２５に送信される。Ｄ／Ａコンバータ２５は、逐次比
較レジスタ２３から送られてきたデータＶｄ１を１０進
数データＶａ１にして、コンパレータ２１に送信する。
コンパレータ２１は、先にサンプホールド回路１０Ａか
ら受信したアナログ入力電圧ＶｉとＤ／Ａコンバータ２
５から受信したデータＶａ１とを比較する。比較結果
は、制御回路２４に送信される。
【００３４】ここで、Ｖｉ＞Ｖａ１の時、制御回路２４
は逐次比較レジスタ２３の最上位ビットを１に保ったま
ま次の位のビットを１にした２進数データＶｄ２を再び
Ｄ／Ａコンバータ２５に送信する。データＶｄ２はＤ／
Ａコンバータ２５で１０進数データＶａ２に変換され、
その後コンパレータ２１により再びアナログ入力電圧Ｖ
ｉと比較される。
は逐次比較レジスタ２３の最上位ビットを１に保ったま
ま次の位のビットを１にした２進数データＶｄ２を再び
Ｄ／Ａコンバータ２５に送信する。データＶｄ２はＤ／
Ａコンバータ２５で１０進数データＶａ２に変換され、
その後コンパレータ２１により再びアナログ入力電圧Ｖ
ｉと比較される。
【００３５】一方、Ｖｉ＜Ｖａ１の時、制御回路２４は
逐次比較レジスタ２３の最上位ビットを０に戻し、次の
位のビットを１にした２進数データＶｄ３をＤ／Ａコン
バータ２５に送信する。データＶｄ３はＤ／Ａコンバー
タ２５で１０進数データＶａ３に変換され、その後コン
パレータ２１によりアナログ入力電圧Ｖｉと比較され
る。
逐次比較レジスタ２３の最上位ビットを０に戻し、次の
位のビットを１にした２進数データＶｄ３をＤ／Ａコン
バータ２５に送信する。データＶｄ３はＤ／Ａコンバー
タ２５で１０進数データＶａ３に変換され、その後コン
パレータ２１によりアナログ入力電圧Ｖｉと比較され
る。
【００３６】上記動作が繰り返され、逐次比較レジスタ
２３の全ての位のビットが０又は１に改めて設定された
時、ビット列で表わされるデジタルデータＶｏが逐次比
較レジスタ２３から出力される。以上より１サイクルの
アナログ信号Ｖｉからデジタル信号Ｖｏへの変換処理が
完了となる。図３は、本発明の第一実施例を説明するた
めの図であり、図１で示したサンプルホールド回路１０
Ａとゲート昇圧回路１８Ａの回路構成図である。
２３の全ての位のビットが０又は１に改めて設定された
時、ビット列で表わされるデジタルデータＶｏが逐次比
較レジスタ２３から出力される。以上より１サイクルの
アナログ信号Ｖｉからデジタル信号Ｖｏへの変換処理が
完了となる。図３は、本発明の第一実施例を説明するた
めの図であり、図１で示したサンプルホールド回路１０
Ａとゲート昇圧回路１８Ａの回路構成図である。
【００３７】図３に示すように、サンプルホールド回路
１０Ａは、Ｎ−チャネルトランジスタＱ５とＰ−チャネ
ルトランジスタＰ８とからなるアナログスイッチ１０ａ
及びサンプルホールド用コンデンサＣ２から構成され
る。トランジスタＱ５のドレイン及びトランジスタＰ８
のソースには、アナログ入力信号の入力端子ｂが接続さ
れている。また、トランジスタＱ５のソース及びトラン
ジスタＰ８のドレインには、サンプルホールド用コンデ
ンサＣ２を介して出力端子ｃが接続されている。更に、
トランジスタＱ５のゲートは、ゲート昇圧回路１８Ａの
ノードｎ６に接続され、トランジスタＰ８のゲートは、
ゲート昇圧回路１８Ａのノードｎ５に接続されている。
１０Ａは、Ｎ−チャネルトランジスタＱ５とＰ−チャネ
ルトランジスタＰ８とからなるアナログスイッチ１０ａ
及びサンプルホールド用コンデンサＣ２から構成され
る。トランジスタＱ５のドレイン及びトランジスタＰ８
のソースには、アナログ入力信号の入力端子ｂが接続さ
れている。また、トランジスタＱ５のソース及びトラン
ジスタＰ８のドレインには、サンプルホールド用コンデ
ンサＣ２を介して出力端子ｃが接続されている。更に、
トランジスタＱ５のゲートは、ゲート昇圧回路１８Ａの
ノードｎ６に接続され、トランジスタＰ８のゲートは、
ゲート昇圧回路１８Ａのノードｎ５に接続されている。
【００３８】アナログスイッチ１０ａは、アナログ入力
信号のサンプルホールド用コンデンサＣ２への入力を制
御するスイッチである。また、アナログスイッチ１０ａ
のオン、オフはトランジスタＱ５、Ｐ８のゲートに入る
ゲート昇圧回路１８Ａからのサンプリングクロックパル
スにより制御される。アナログスイッチ１０ａのオン時
にアナログスイッチ１０ａを通過したアナログ入力信号
（電圧Ｖｉ）は、サンプルホールド用コンデンサＣ２で
電圧保持される。サンプルホールド回路１０Ａによる電
圧Ｖｉのサンプルホールド時間は、アナログスイッチ１
０ａのオン抵抗とサンプルホールド用コンデンサＣ２と
の時定数で決定される。
信号のサンプルホールド用コンデンサＣ２への入力を制
御するスイッチである。また、アナログスイッチ１０ａ
のオン、オフはトランジスタＱ５、Ｐ８のゲートに入る
ゲート昇圧回路１８Ａからのサンプリングクロックパル
スにより制御される。アナログスイッチ１０ａのオン時
にアナログスイッチ１０ａを通過したアナログ入力信号
（電圧Ｖｉ）は、サンプルホールド用コンデンサＣ２で
電圧保持される。サンプルホールド回路１０Ａによる電
圧Ｖｉのサンプルホールド時間は、アナログスイッチ１
０ａのオン抵抗とサンプルホールド用コンデンサＣ２と
の時定数で決定される。
【００３９】ゲート昇圧回路１８Ａは、Ｎ−チャネルト
ランジスタＱ１、Ｑ２、Ｑ３、Ｑ４、Ｐ−チャネルトラ
ンジスタＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７、
コンデンサＣ１、Ｃ３、インバータ１４、１５、１６か
ら構成される。ゲート昇圧回路１８Ａにおいて、クロッ
クパルス発生器２２からのサンプリングクロックパルス
が入力される入力端子ａはノードｎ１に接続されてい
る。ノードｎ１は、インバータ１４、１５、コンデンサ
Ｃ１を介したノードｎ３、コンデンサＣ３を介したノー
ドｎ７及びノードｎ４に接続されている。
ランジスタＱ１、Ｑ２、Ｑ３、Ｑ４、Ｐ−チャネルトラ
ンジスタＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７、
コンデンサＣ１、Ｃ３、インバータ１４、１５、１６か
ら構成される。ゲート昇圧回路１８Ａにおいて、クロッ
クパルス発生器２２からのサンプリングクロックパルス
が入力される入力端子ａはノードｎ１に接続されてい
る。ノードｎ１は、インバータ１４、１５、コンデンサ
Ｃ１を介したノードｎ３、コンデンサＣ３を介したノー
ドｎ７及びノードｎ４に接続されている。
【００４０】ノードｎ３はトランジスタＰ１のドレイン
及びゲートと、トランジスタＰ４、Ｐ５、Ｐ６、Ｐ７そ
れぞれのソースに接続されている。トランジスタＰ１の
ソースに接続されるＶＤＤは、トランジスタＰ１のソー
スにかかる電圧とその電源を意味する。ここで、電源電
圧ＶＤＤはサンプリングクロックパルスのハイレベル時
の電圧と同様とする。
及びゲートと、トランジスタＰ４、Ｐ５、Ｐ６、Ｐ７そ
れぞれのソースに接続されている。トランジスタＰ１の
ソースに接続されるＶＤＤは、トランジスタＰ１のソー
スにかかる電圧とその電源を意味する。ここで、電源電
圧ＶＤＤはサンプリングクロックパルスのハイレベル時
の電圧と同様とする。
【００４１】ノードｎ７は、他端をグランド（以下「Ｇ
ＮＤ」とする）に接続された抵抗Ｒ１とトランジスタＱ
１のゲートに接続されている。ノードｎ４は、インバー
タ１６を介したノードｎ５とトランジスタＱ３のゲート
に接続されている。ノードｎ５は、トランジスタＱ２の
ゲートと、トランジスタＰ８のゲートに接続されてい
る。
ＮＤ」とする）に接続された抵抗Ｒ１とトランジスタＱ
１のゲートに接続されている。ノードｎ４は、インバー
タ１６を介したノードｎ５とトランジスタＱ３のゲート
に接続されている。ノードｎ５は、トランジスタＱ２の
ゲートと、トランジスタＰ８のゲートに接続されてい
る。
【００４２】トランジスタＰ４のゲートは、トランジス
タＰ４のドレインとトランジスタＰ３のソースに接続さ
れ、トランジスタＰ３のゲートは、トランジスタＰ３の
ドレインとトランジスタＰ２のソースに接続されてい
る。更に、トランジスタＰ２のゲートは、トランジスタ
Ｐ２のドレインとトランジスタＱ１のドレインに接続さ
れ、トランジスタＱ１のソースは、ＧＮＤに接続されて
いる。
タＰ４のドレインとトランジスタＰ３のソースに接続さ
れ、トランジスタＰ３のゲートは、トランジスタＰ３の
ドレインとトランジスタＰ２のソースに接続されてい
る。更に、トランジスタＰ２のゲートは、トランジスタ
Ｐ２のドレインとトランジスタＱ１のドレインに接続さ
れ、トランジスタＱ１のソースは、ＧＮＤに接続されて
いる。
【００４３】また、トランジスタＰ５のゲートは、トラ
ンジスタＰ７のゲートとトランジスタＰ６のドレインと
トランジスタＱ３のドレインとトランジスタＱ４のゲー
トに接続されている。また、トランジスタＰ５のドレイ
ンは、トランジスタＰ６のゲートとトランジスタＱ２の
ドレインに接続されている。また、ノードｎ６は、トラ
ンジスタＰ７のドレインとトランジスタＱ４のドレイン
とトランジスタＱ５のゲートに接続されている。更に、
トランジスタＱ２、Ｑ３、Ｑ４のそれぞれのソースは、
ＧＮＤに接続されている。
ンジスタＰ７のゲートとトランジスタＰ６のドレインと
トランジスタＱ３のドレインとトランジスタＱ４のゲー
トに接続されている。また、トランジスタＰ５のドレイ
ンは、トランジスタＰ６のゲートとトランジスタＱ２の
ドレインに接続されている。また、ノードｎ６は、トラ
ンジスタＰ７のドレインとトランジスタＱ４のドレイン
とトランジスタＱ５のゲートに接続されている。更に、
トランジスタＱ２、Ｑ３、Ｑ４のそれぞれのソースは、
ＧＮＤに接続されている。
【００４４】ここで、ゲート昇圧回路１８Ａにおいて、
コンデンサＣ１とトランジスタＰ１と電源ＶＤＤは昇圧
部１１を構成する。昇圧部１１は、サンプリングクロッ
クパルスの電圧を昇圧する。昇圧部１１のコンデンサＣ
１は、カップリングコンデンサである。このコンデンサ
Ｃ１は、入力端子ａとノードｎ３とを直流的に切り離し
てバイアス条件が乱れないようにしている。しかし、コ
ンデンサＣ１は、入力信号は通すので、コンデンサＣ１
の出力電圧は、入力電圧とほぼ相似に変化する。
コンデンサＣ１とトランジスタＰ１と電源ＶＤＤは昇圧
部１１を構成する。昇圧部１１は、サンプリングクロッ
クパルスの電圧を昇圧する。昇圧部１１のコンデンサＣ
１は、カップリングコンデンサである。このコンデンサ
Ｃ１は、入力端子ａとノードｎ３とを直流的に切り離し
てバイアス条件が乱れないようにしている。しかし、コ
ンデンサＣ１は、入力信号は通すので、コンデンサＣ１
の出力電圧は、入力電圧とほぼ相似に変化する。
【００４５】また、トランジスタＱ２、Ｑ３、Ｑ４、Ｐ
５、Ｐ６、Ｐ７は、レベルコンバータ１２を構成する。
レベルコンバータ１２は、アナログスイッチ１０ａを正
確にオン／オフ動作させるためにトランジスタＱ５、Ｐ
８のゲートにハイレベルとロウレベルの信号が正確に入
るように昇圧部１１で昇圧されたサンプリングクロック
パルスの電圧を調整する。
５、Ｐ６、Ｐ７は、レベルコンバータ１２を構成する。
レベルコンバータ１２は、アナログスイッチ１０ａを正
確にオン／オフ動作させるためにトランジスタＱ５、Ｐ
８のゲートにハイレベルとロウレベルの信号が正確に入
るように昇圧部１１で昇圧されたサンプリングクロック
パルスの電圧を調整する。
【００４６】また、トランジスタＱ１、Ｐ２、Ｐ３、Ｐ
４は、クランプ部１３を構成する。クランプ部１３は、
昇圧部１１によりノードｎ３の電圧が所定以上に高くな
り、トランジスタＰ５、Ｐ６、Ｐ７、Ｑ５にかかる電圧
がそれぞれの耐圧以上になることを防止するために電流
をＧＮＤに流すことでノードｎ３の電圧を所定レベルに
抑える。
４は、クランプ部１３を構成する。クランプ部１３は、
昇圧部１１によりノードｎ３の電圧が所定以上に高くな
り、トランジスタＰ５、Ｐ６、Ｐ７、Ｑ５にかかる電圧
がそれぞれの耐圧以上になることを防止するために電流
をＧＮＤに流すことでノードｎ３の電圧を所定レベルに
抑える。
【００４７】また、コンデンサＣ３と抵抗Ｒ１は、微分
回路１７を構成する。この微分回路１７の動作により、
サンプリングクロックパルスの電圧のハイレベルへの移
行時だけトランジスタＱ１のゲートにハイレベル信号が
入る。インバータ１４、１５、１６は信号を反転させる
と同時に信号波形の整形を行う。
回路１７を構成する。この微分回路１７の動作により、
サンプリングクロックパルスの電圧のハイレベルへの移
行時だけトランジスタＱ１のゲートにハイレベル信号が
入る。インバータ１４、１５、１６は信号を反転させる
と同時に信号波形の整形を行う。
【００４８】続いて、ゲート昇圧回路１８Ａとサンプル
ホールド回路１０Ａの動作説明を行う。図４は、ハイレ
ベル電圧ＶＤＤ＝１．８Ｖである低電圧のサンプリング
クロックパルスと、ゲート昇圧回路１８Ａのノードｎ
２、ｎ３、ｎ６、ｎ７における電圧の変化を示すタイミ
ング図である。
ホールド回路１０Ａの動作説明を行う。図４は、ハイレ
ベル電圧ＶＤＤ＝１．８Ｖである低電圧のサンプリング
クロックパルスと、ゲート昇圧回路１８Ａのノードｎ
２、ｎ３、ｎ６、ｎ７における電圧の変化を示すタイミ
ング図である。
【００４９】ここで、トランジスタＰ１、Ｑ１のしきい
電圧α≒０．７Ｖとする。最初にサンプリングクロック
パルスの電圧がロウレベル（０Ｖ）である期間（１）で
は、ノードｎ２、ノードｎ７の電圧は０Ｖである。ま
た、トランジスタＰ１はオンであり、ノードｎ３には、
電源電圧ＶＤＤ＝１．８ＶよりトランジスタＰ１のしき
い電圧約０．７Ｖだけ低い約１．１Ｖの電圧が与えられ
ている。
電圧α≒０．７Ｖとする。最初にサンプリングクロック
パルスの電圧がロウレベル（０Ｖ）である期間（１）で
は、ノードｎ２、ノードｎ７の電圧は０Ｖである。ま
た、トランジスタＰ１はオンであり、ノードｎ３には、
電源電圧ＶＤＤ＝１．８ＶよりトランジスタＰ１のしき
い電圧約０．７Ｖだけ低い約１．１Ｖの電圧が与えられ
ている。
【００５０】この時、ノードｎ７の電圧が０Ｖであり、
トランジスタＱ１のゲート電圧は０Ｖなのでトランジス
タＱ１はオフである。従って、トランジスタＰ２、Ｐ
３、Ｐ４もオフであり、クランプ部に電流は流れない。
一方、レベルコンバータ１２において、サンプリングク
ロックパルスの電圧がロウレベルの時は、トランジスタ
Ｑ３のゲート電圧はロウレベルなのでトランジスタＱ３
はオフである。また、入力端子ａとインバータ１６を介
して接続するノードｎ５、トランジスタＱ２のゲート、
トランジスタＰ８のゲート電圧はそれぞれハイレベルで
ある。
トランジスタＱ１のゲート電圧は０Ｖなのでトランジス
タＱ１はオフである。従って、トランジスタＰ２、Ｐ
３、Ｐ４もオフであり、クランプ部に電流は流れない。
一方、レベルコンバータ１２において、サンプリングク
ロックパルスの電圧がロウレベルの時は、トランジスタ
Ｑ３のゲート電圧はロウレベルなのでトランジスタＱ３
はオフである。また、入力端子ａとインバータ１６を介
して接続するノードｎ５、トランジスタＱ２のゲート、
トランジスタＰ８のゲート電圧はそれぞれハイレベルで
ある。
【００５１】トランジスタＱ２のゲート電圧がハイレベ
ルなのでトランジスタＱ２はオンであり、トランジスタ
Ｐ６のゲート電圧はＧＮＤレベルである。従って、トラ
ンジスタＰ６もオンである。トランジスタＰ６がオンな
ので、トランジスタＱ４、Ｐ５、Ｐ７のそれぞれのゲー
ト電圧はノードｎ３の電圧よりもトランジスタＰ６のし
きい電圧分だけ低いハイレベル電圧値になる。従って、
トランジスタＰ５、Ｐ７はオフ、トランジスタＱ４はオ
ンである。トランジスタＱ４がオンなのでノードｎ６の
電圧はＧＮＤレベルとなる。
ルなのでトランジスタＱ２はオンであり、トランジスタ
Ｐ６のゲート電圧はＧＮＤレベルである。従って、トラ
ンジスタＰ６もオンである。トランジスタＰ６がオンな
ので、トランジスタＱ４、Ｐ５、Ｐ７のそれぞれのゲー
ト電圧はノードｎ３の電圧よりもトランジスタＰ６のし
きい電圧分だけ低いハイレベル電圧値になる。従って、
トランジスタＰ５、Ｐ７はオフ、トランジスタＱ４はオ
ンである。トランジスタＱ４がオンなのでノードｎ６の
電圧はＧＮＤレベルとなる。
【００５２】以上より、サンプリングクロックパルス電
圧が０Ｖの時、アナログスイッチ１０ａを構成するトラ
ンジスタＱ５のゲートにはロウレベルの電圧が加わり、
トランジスタＰ８のゲートにはハイレベルの電圧が加わ
る。従って、トランジスタＱ５、Ｐ８は共にオフであ
り、アナログ入力信号はサンプルホールド用コンデンサ
Ｃ２に到達しない。
圧が０Ｖの時、アナログスイッチ１０ａを構成するトラ
ンジスタＱ５のゲートにはロウレベルの電圧が加わり、
トランジスタＰ８のゲートにはハイレベルの電圧が加わ
る。従って、トランジスタＱ５、Ｐ８は共にオフであ
り、アナログ入力信号はサンプルホールド用コンデンサ
Ｃ２に到達しない。
【００５３】続いて、サンプリングクロックパルスの電
圧がハイレベルであるＶＤＤ＝１．８Ｖの期間（２）で
は、インバータ１４、１５を介してノードｎ２の電圧は
ＶＤＤと等しい１．８Ｖになる。従って、キックキャパ
シタンスであるコンデンサＣ１の働きにより、ノードｎ
３の電圧は約１．１Ｖから１．８Ｖ高い約２．９Ｖに昇
圧される。
圧がハイレベルであるＶＤＤ＝１．８Ｖの期間（２）で
は、インバータ１４、１５を介してノードｎ２の電圧は
ＶＤＤと等しい１．８Ｖになる。従って、キックキャパ
シタンスであるコンデンサＣ１の働きにより、ノードｎ
３の電圧は約１．１Ｖから１．８Ｖ高い約２．９Ｖに昇
圧される。
【００５４】ノードｎ３の電圧が約２．９Ｖに昇圧され
ることにより、トランジスタＰ１では、ゲート電圧がソ
ース電圧よりも高くなるのでトランジスタＰ１はオフに
なる。一方、微分回路１７にハイレベル信号が入ると、
コンデンサＣ３の働きによりノードｎ７の電圧は瞬時に
１．８Ｖまで引き上げられる。この時、トランジスタＱ
１のゲートにハイレベル電圧信号が入るので、トランジ
スタＱ１はオンになり、トランジスタＱ１のソース電圧
はＧＮＤレベルになる。トランジスタＱ１のソース電圧
がＧＮＤレベルになることで、トランジスタＰ２のゲー
ト電圧がロウレベルとなり、トランジスタＰ２もオンと
なる。同様に、トランジスタＰ２がオンとなることで、
トランジスタＰ３、Ｐ４もオンになる。
ることにより、トランジスタＰ１では、ゲート電圧がソ
ース電圧よりも高くなるのでトランジスタＰ１はオフに
なる。一方、微分回路１７にハイレベル信号が入ると、
コンデンサＣ３の働きによりノードｎ７の電圧は瞬時に
１．８Ｖまで引き上げられる。この時、トランジスタＱ
１のゲートにハイレベル電圧信号が入るので、トランジ
スタＱ１はオンになり、トランジスタＱ１のソース電圧
はＧＮＤレベルになる。トランジスタＱ１のソース電圧
がＧＮＤレベルになることで、トランジスタＰ２のゲー
ト電圧がロウレベルとなり、トランジスタＰ２もオンと
なる。同様に、トランジスタＰ２がオンとなることで、
トランジスタＰ３、Ｐ４もオンになる。
【００５５】ここで、トランジスタＱ１、Ｐ２、Ｐ３、
Ｐ４のしきい電圧を加算した値Ｖｔｈは、２．９Ｖより
僅かに高い電圧とする。従って、ＶＤＤ＝１．８Ｖの
時、トランジスタＱ１、Ｐ２、Ｐ３、Ｐ４がオンになっ
てもノードｎ３の電圧は約２．９Ｖなので、クランプ部
１３を電流は流れずノードｎ３の電圧は維持される。瞬
時にノードｎ７の電圧が１．８Ｖまで上がった後は、抵
抗Ｒ１を通して電流がＧＮＤに流れてノードｎ７の電圧
は再び０Ｖに戻る。また、ノードｎ７の電圧が０Ｖにな
ることにより、トランジスタＱ１のゲート電圧も０Ｖに
なり、トランジスタＱ１はオフとなる。更に、トランジ
スタＰ２、Ｐ３、Ｐ４もオフとなる。
Ｐ４のしきい電圧を加算した値Ｖｔｈは、２．９Ｖより
僅かに高い電圧とする。従って、ＶＤＤ＝１．８Ｖの
時、トランジスタＱ１、Ｐ２、Ｐ３、Ｐ４がオンになっ
てもノードｎ３の電圧は約２．９Ｖなので、クランプ部
１３を電流は流れずノードｎ３の電圧は維持される。瞬
時にノードｎ７の電圧が１．８Ｖまで上がった後は、抵
抗Ｒ１を通して電流がＧＮＤに流れてノードｎ７の電圧
は再び０Ｖに戻る。また、ノードｎ７の電圧が０Ｖにな
ることにより、トランジスタＱ１のゲート電圧も０Ｖに
なり、トランジスタＱ１はオフとなる。更に、トランジ
スタＰ２、Ｐ３、Ｐ４もオフとなる。
【００５６】電圧１．８Ｖのサンプリングクロックパル
スが入った時、ノードｎ４の方は電圧がハイレベルであ
るので、トランジスタＱ３のゲート電圧はハイレベルで
ある。また、この時、インバータ１６を介したトランジ
スタＱ２、Ｐ８のゲート電圧はロウレベルである。従っ
て、トランジスタＱ２はオフとなり、トランジスタＱ
３、Ｐ８はオンとなる。
スが入った時、ノードｎ４の方は電圧がハイレベルであ
るので、トランジスタＱ３のゲート電圧はハイレベルで
ある。また、この時、インバータ１６を介したトランジ
スタＱ２、Ｐ８のゲート電圧はロウレベルである。従っ
て、トランジスタＱ２はオフとなり、トランジスタＱ
３、Ｐ８はオンとなる。
【００５７】トランジスタＱ３がオンとなることによっ
て、トランジスタＱ４、Ｐ５、Ｐ７のゲート電圧がＧＮ
Ｄレベルになるので、トランジスタＱ４はオフ、トラン
ジスタＰ５、Ｐ７はオンとなる。トランジスタＰ７がオ
ン、トランジスタＱ４がオフになるのでノードｎ６の電
圧は、ノードｎ３の電圧約２．９Ｖよりもトランジスタ
Ｐ７のしきい電圧分だけ低い値になる。
て、トランジスタＱ４、Ｐ５、Ｐ７のゲート電圧がＧＮ
Ｄレベルになるので、トランジスタＱ４はオフ、トラン
ジスタＰ５、Ｐ７はオンとなる。トランジスタＰ７がオ
ン、トランジスタＱ４がオフになるのでノードｎ６の電
圧は、ノードｎ３の電圧約２．９Ｖよりもトランジスタ
Ｐ７のしきい電圧分だけ低い値になる。
【００５８】上記より、トランジスタＱ５のゲート電圧
はハイレベル、トランジスタＰ８のゲート電圧はロウレ
ベルになり、トランジスタＱ５、Ｐ８は共にオンとな
る。従って、アナログ入力信号はサンプルホールド用コ
ンデンサＣ２に到達する。次にサンプリングクロックパ
ルスの電圧が再び０Ｖに戻った期間（３）では、インバ
ータ１４、１５を介してノードｎ２の電圧も０Ｖとなる
ので、コンデンサＣ１の働きによりノードｎ３の電圧も
引き下げられる。この時、トランジスタＰ１のゲート電
圧も下がり、トランジスタＰ１がオンとなるので、ノー
ドｎ３には再び電源ＶＤＤから電源電圧１．８Ｖよりも
トランジスタＰ１のしきい電圧約０．７Ｖだけ低い約
１．１Ｖが与えられる。
はハイレベル、トランジスタＰ８のゲート電圧はロウレ
ベルになり、トランジスタＱ５、Ｐ８は共にオンとな
る。従って、アナログ入力信号はサンプルホールド用コ
ンデンサＣ２に到達する。次にサンプリングクロックパ
ルスの電圧が再び０Ｖに戻った期間（３）では、インバ
ータ１４、１５を介してノードｎ２の電圧も０Ｖとなる
ので、コンデンサＣ１の働きによりノードｎ３の電圧も
引き下げられる。この時、トランジスタＰ１のゲート電
圧も下がり、トランジスタＰ１がオンとなるので、ノー
ドｎ３には再び電源ＶＤＤから電源電圧１．８Ｖよりも
トランジスタＰ１のしきい電圧約０．７Ｖだけ低い約
１．１Ｖが与えられる。
【００５９】また、期間（３）ではノードｎ７の電圧
は、抵抗Ｒ１を通じてＧＮＤへの放電により既にほぼ０
Ｖになっている。また、再びノードｎ４の電圧がロウレ
ベル、ノードｎ３の電圧が約１．１Ｖになるので、レベ
ルコンバータ１２は期間（１）の時と同様の動作をし、
ノードｎ６の電圧はロウレベル、ノードｎ５の電圧はハ
イレベルとなる。この時、トランジスタＱ５、Ｐ８は共
にオフとなり、アナログスイッチ１０ａはオフである。
従って、期間（２）でコンデンサＣ２に到達したアナロ
グ入力信号の電圧Ｖｉはサンプルホールド用コンデンサ
Ｃ２に保持される。
は、抵抗Ｒ１を通じてＧＮＤへの放電により既にほぼ０
Ｖになっている。また、再びノードｎ４の電圧がロウレ
ベル、ノードｎ３の電圧が約１．１Ｖになるので、レベ
ルコンバータ１２は期間（１）の時と同様の動作をし、
ノードｎ６の電圧はロウレベル、ノードｎ５の電圧はハ
イレベルとなる。この時、トランジスタＱ５、Ｐ８は共
にオフとなり、アナログスイッチ１０ａはオフである。
従って、期間（２）でコンデンサＣ２に到達したアナロ
グ入力信号の電圧Ｖｉはサンプルホールド用コンデンサ
Ｃ２に保持される。
【００６０】図５は、ハイレベル電圧ＶＤＤ＝３．６で
ある高電圧のサンプリングクロックパルスと、ゲート昇
圧回路１８Ａのノードｎ２、ｎ３、ｎ６、ｎ７における
電圧の変化を示すタイミング図である。最初にサンプリ
ングクロックパルスの電圧が０Ｖである期間（１）で
は、ノードｎ２、ノードｎ７、ノードｎ４の電圧は０Ｖ
である。また、トランジスタＰ１はオンであり、ノード
ｎ３の電圧は、電源電圧ＶＤＤ＝３．６Ｖよりトランジ
スタＰ１のしきい電圧約０．７Ｖだけ低い約２．９Ｖで
ある。
ある高電圧のサンプリングクロックパルスと、ゲート昇
圧回路１８Ａのノードｎ２、ｎ３、ｎ６、ｎ７における
電圧の変化を示すタイミング図である。最初にサンプリ
ングクロックパルスの電圧が０Ｖである期間（１）で
は、ノードｎ２、ノードｎ７、ノードｎ４の電圧は０Ｖ
である。また、トランジスタＰ１はオンであり、ノード
ｎ３の電圧は、電源電圧ＶＤＤ＝３．６Ｖよりトランジ
スタＰ１のしきい電圧約０．７Ｖだけ低い約２．９Ｖで
ある。
【００６１】この時、トランジスタＱ１のゲート電圧は
０ＶなのでトランジスタＱ１はオフである。従って、ト
ランジスタＰ２、Ｐ３、Ｐ４もオフであり、クランプ部
１３に電流は流れない。また、サンプリングクロックパ
ルスの電圧がロウレベルの時は、トランジスタＱ３のゲ
ート電圧はロウレベルなのでトランジスタＱ３はオフで
ある。また、インバータ１６を介したノードｎ５、トラ
ンジスタＱ２のゲート、トランジスタＰ８のゲート電圧
はそれぞれハイレベルである。
０ＶなのでトランジスタＱ１はオフである。従って、ト
ランジスタＰ２、Ｐ３、Ｐ４もオフであり、クランプ部
１３に電流は流れない。また、サンプリングクロックパ
ルスの電圧がロウレベルの時は、トランジスタＱ３のゲ
ート電圧はロウレベルなのでトランジスタＱ３はオフで
ある。また、インバータ１６を介したノードｎ５、トラ
ンジスタＱ２のゲート、トランジスタＰ８のゲート電圧
はそれぞれハイレベルである。
【００６２】トランジスタＱ２のゲート電圧がハイレベ
ルなのでトランジスタＱ２はオンであり、トランジスタ
Ｐ６のゲート電圧はＧＮＤレベルである。従って、トラ
ンジスタＰ６はオンである。トランジスタＰ６がオンな
ので、トランジスタＱ４、Ｐ５、Ｐ７のそれぞれのゲー
ト電圧はノードｎ３の電圧よりもトランジスタＰ６のし
きい電圧分だけ低いハイレベル電圧値になる。従って、
トランジスタＰ５、Ｐ７はオフ、トランジスタＱ４はオ
ンである。トランジスタＱ４がオンなのでノードｎ６の
電圧はＧＮＤレベルとなる。
ルなのでトランジスタＱ２はオンであり、トランジスタ
Ｐ６のゲート電圧はＧＮＤレベルである。従って、トラ
ンジスタＰ６はオンである。トランジスタＰ６がオンな
ので、トランジスタＱ４、Ｐ５、Ｐ７のそれぞれのゲー
ト電圧はノードｎ３の電圧よりもトランジスタＰ６のし
きい電圧分だけ低いハイレベル電圧値になる。従って、
トランジスタＰ５、Ｐ７はオフ、トランジスタＱ４はオ
ンである。トランジスタＱ４がオンなのでノードｎ６の
電圧はＧＮＤレベルとなる。
【００６３】以上より、サンプリングクロックパルス電
圧が０Ｖである期間（１）では、アナログスイッチ１０
ａを構成するトランジスタＱ５のゲートにはロウレベル
の電圧が加わり、トランジスタＰ８のゲートにはハイレ
ベルの電圧が加わる。従って、トランジスタＱ５、Ｐ８
は共にオフであり、アナログ入力信号はサンプルホール
ド用コンデンサＣ２に到達しない。
圧が０Ｖである期間（１）では、アナログスイッチ１０
ａを構成するトランジスタＱ５のゲートにはロウレベル
の電圧が加わり、トランジスタＰ８のゲートにはハイレ
ベルの電圧が加わる。従って、トランジスタＱ５、Ｐ８
は共にオフであり、アナログ入力信号はサンプルホール
ド用コンデンサＣ２に到達しない。
【００６４】続いて、サンプリングクロックパルスの電
圧がハイレベルであるＶＤＤ＝３．６Ｖの期間（２）で
は、電圧３．６Ｖのサンプリングクロックパルスが入力
した瞬間、コンデンサＣ３によりノードｎ７の電圧も
３．６Ｖまで上昇し、トランジスタＱ１をオンにする。
トランジスタＱ１がオンとなることで、連鎖的にトラン
ジスタＰ２、Ｐ３、Ｐ４もオンとなる。
圧がハイレベルであるＶＤＤ＝３．６Ｖの期間（２）で
は、電圧３．６Ｖのサンプリングクロックパルスが入力
した瞬間、コンデンサＣ３によりノードｎ７の電圧も
３．６Ｖまで上昇し、トランジスタＱ１をオンにする。
トランジスタＱ１がオンとなることで、連鎖的にトラン
ジスタＰ２、Ｐ３、Ｐ４もオンとなる。
【００６５】一方、インバータ１４、１５を介してノー
ドｎ２の電圧はＶＤＤと等しい３．６Ｖになる。従っ
て、キックキャパシタンスであるコンデンサＣ１は、ノ
ードｎ３の電圧を、約２．９Ｖから３．６Ｖ高い約６．
５Ｖに引き上げようとする。しかし、この時クランプ部
１３を構成するトランジスタが全てオンとなっているの
で、ノードｎ３からクランプ部１３を通ってＧＮＤに貫
通電流が流れる。電流が流れることで、ノードｎ３の電
圧が２．９Ｖよりも僅かに大きいトランジスタＱ１、Ｐ
２、Ｐ２、Ｐ４のしきい電圧の合計値Ｖｔｈよりも上昇
することが防止され、トランジスタＰ５、Ｐ６、Ｐ７に
は耐電圧以上の電圧が加わらない。
ドｎ２の電圧はＶＤＤと等しい３．６Ｖになる。従っ
て、キックキャパシタンスであるコンデンサＣ１は、ノ
ードｎ３の電圧を、約２．９Ｖから３．６Ｖ高い約６．
５Ｖに引き上げようとする。しかし、この時クランプ部
１３を構成するトランジスタが全てオンとなっているの
で、ノードｎ３からクランプ部１３を通ってＧＮＤに貫
通電流が流れる。電流が流れることで、ノードｎ３の電
圧が２．９Ｖよりも僅かに大きいトランジスタＱ１、Ｐ
２、Ｐ２、Ｐ４のしきい電圧の合計値Ｖｔｈよりも上昇
することが防止され、トランジスタＰ５、Ｐ６、Ｐ７に
は耐電圧以上の電圧が加わらない。
【００６６】瞬時にノードｎ７の電圧が３．６Ｖまで上
がった後は、抵抗Ｒ１を通して電流がＧＮＤに流れてノ
ードｎ７の電圧は再び０Ｖに戻る。また、ノードｎ７の
電圧が０Ｖになることにより、トランジスタＱ１のゲー
ト電圧も０Ｖになり、トランジスタＱ１はオフとなる。
更に、トランジスタＰ２、Ｐ３、Ｐ４もオフとなる。ト
ランジスタＱ１がオンとなるのは、トランジスタＱ１の
ゲート電圧がしきい電圧である約０．７Ｖに下がるまで
の間である。
がった後は、抵抗Ｒ１を通して電流がＧＮＤに流れてノ
ードｎ７の電圧は再び０Ｖに戻る。また、ノードｎ７の
電圧が０Ｖになることにより、トランジスタＱ１のゲー
ト電圧も０Ｖになり、トランジスタＱ１はオフとなる。
更に、トランジスタＰ２、Ｐ３、Ｐ４もオフとなる。ト
ランジスタＱ１がオンとなるのは、トランジスタＱ１の
ゲート電圧がしきい電圧である約０．７Ｖに下がるまで
の間である。
【００６７】電圧３．６Ｖのサンプリングクロックパル
スが入った時、ノードｎ４の方は電圧がハイレベルであ
るので、トランジスタＱ３のゲート電圧はハイレベルで
ある。また、この時、インバータ１６を介したトランジ
スタＱ２、Ｐ８のゲート電圧はロウレベルである。従っ
て、トランジスタＱ２はオフとなり、トランジスタＱ
３、Ｐ８はオンとなる。
スが入った時、ノードｎ４の方は電圧がハイレベルであ
るので、トランジスタＱ３のゲート電圧はハイレベルで
ある。また、この時、インバータ１６を介したトランジ
スタＱ２、Ｐ８のゲート電圧はロウレベルである。従っ
て、トランジスタＱ２はオフとなり、トランジスタＱ
３、Ｐ８はオンとなる。
【００６８】トランジスタＱ３がオンとなることによっ
て、トランジスタＱ４、Ｐ５、Ｐ７のゲート電圧がＧＮ
Ｄレベルになるので、トランジスタＱ４はオフ、トラン
ジスタＰ５、Ｐ７はオンとなる。トランジスタＰ７がオ
ンになるのでノードｎ６の電圧は、ノードｎ３の電圧よ
りもトランジスタＰ７のしきい電圧分だけ低い値にな
る。
て、トランジスタＱ４、Ｐ５、Ｐ７のゲート電圧がＧＮ
Ｄレベルになるので、トランジスタＱ４はオフ、トラン
ジスタＰ５、Ｐ７はオンとなる。トランジスタＰ７がオ
ンになるのでノードｎ６の電圧は、ノードｎ３の電圧よ
りもトランジスタＰ７のしきい電圧分だけ低い値にな
る。
【００６９】上記より、トランジスタＱ５のゲート電圧
はハイレベル、トランジスタＰ８のゲート電圧はロウレ
ベルになり、トランジスタＱ５、Ｐ８は共にオンとな
る。従って、アナログ入力信号はサンプルホールド用コ
ンデンサＣ２に到達する。次にサンプリングクロックパ
ルスの電圧が再び０Ｖに戻った期間（３）では、インバ
ータ１４、１５を介してノードｎ２の電圧も０Ｖとなる
ので、コンデンサＣ１の働きによりノードｎ３の電圧も
引き下げられる。この時、トランジスタＰ１のゲート電
圧も下がり、トランジスタＰ１が再びオンとなるので、
ノードｎ３には電源電圧３．６ＶよりもトランジスタＰ
１のしきい電圧約０．７Ｖだけ低い約２．９Ｖが与えら
れる。
はハイレベル、トランジスタＰ８のゲート電圧はロウレ
ベルになり、トランジスタＱ５、Ｐ８は共にオンとな
る。従って、アナログ入力信号はサンプルホールド用コ
ンデンサＣ２に到達する。次にサンプリングクロックパ
ルスの電圧が再び０Ｖに戻った期間（３）では、インバ
ータ１４、１５を介してノードｎ２の電圧も０Ｖとなる
ので、コンデンサＣ１の働きによりノードｎ３の電圧も
引き下げられる。この時、トランジスタＰ１のゲート電
圧も下がり、トランジスタＰ１が再びオンとなるので、
ノードｎ３には電源電圧３．６ＶよりもトランジスタＰ
１のしきい電圧約０．７Ｖだけ低い約２．９Ｖが与えら
れる。
【００７０】期間（３）ではノードｎ７の電圧は、抵抗
Ｒ１を通して電流がＧＮＤに流れることにより既にほぼ
０Ｖになっている。また、再びノードｎ４の電圧がロウ
レベル、ノードｎ３の電圧が約２．９Ｖになるので、レ
ベルコンバータ１２は期間（１）の時と同様の動作を
し、ノードｎ６の電圧はロウレベル、ノードｎ５の電圧
はハイレベルとなる。この時、トランジスタＱ５、Ｐ８
は共にオフとなり、アナログスイッチ１０ａはオフであ
る。従って、期間（２）でコンデンサＣ２に到達したア
ナログ入力信号の電圧ＶｉはコンデンサＣ２に保持され
る。
Ｒ１を通して電流がＧＮＤに流れることにより既にほぼ
０Ｖになっている。また、再びノードｎ４の電圧がロウ
レベル、ノードｎ３の電圧が約２．９Ｖになるので、レ
ベルコンバータ１２は期間（１）の時と同様の動作を
し、ノードｎ６の電圧はロウレベル、ノードｎ５の電圧
はハイレベルとなる。この時、トランジスタＱ５、Ｐ８
は共にオフとなり、アナログスイッチ１０ａはオフであ
る。従って、期間（２）でコンデンサＣ２に到達したア
ナログ入力信号の電圧ＶｉはコンデンサＣ２に保持され
る。
【００７１】上記のように、サンプリングクロックパル
スがトランジスタＱ１のゲートに入る前に微分回路１７
を通過するので、サンプリングクロックパルスの電圧上
昇の瞬間のみトランジスタＱ１がオンとなる。従って、
本ゲート昇圧回路１８Ａは、クランプ部１３を貫通する
電流の流れる時間を短くすることで消費電力を抑制しつ
つ、トランジスタの耐圧以上にならない範囲でアナログ
スイッチ１０ａのゲートに入る信号電圧の昇圧を可能に
している。そして、ゲートに入る信号を昇圧することで
アナログスイッチのオン抵抗を下げ、耐電圧の低いトラ
ンジスタで構成されるＡ／Ｄコンバータが低電圧のサン
プリングクロックパルスで正常に作動するようにしてい
る。
スがトランジスタＱ１のゲートに入る前に微分回路１７
を通過するので、サンプリングクロックパルスの電圧上
昇の瞬間のみトランジスタＱ１がオンとなる。従って、
本ゲート昇圧回路１８Ａは、クランプ部１３を貫通する
電流の流れる時間を短くすることで消費電力を抑制しつ
つ、トランジスタの耐圧以上にならない範囲でアナログ
スイッチ１０ａのゲートに入る信号電圧の昇圧を可能に
している。そして、ゲートに入る信号を昇圧することで
アナログスイッチのオン抵抗を下げ、耐電圧の低いトラ
ンジスタで構成されるＡ／Ｄコンバータが低電圧のサン
プリングクロックパルスで正常に作動するようにしてい
る。
【００７２】図６は、本発明の第二実施例を説明するた
めの図であり、サンプルホールド回路１０Ａとゲート昇
圧回路１８Ｂの回路構成図である。ゲートゲート昇圧回
路１８Ｂは、ゲート昇圧回路１０Ａに更にＰ−チャネル
トランジスタＰ９を加えた回路である。図６に示すよう
に、トランジスタＰ９のゲート、ソース、ドレインは、
それぞれノードｎ７、トランジスタＰ１のドレイン、ノ
ードｎ３に接続されている。他の構成は、ゲート昇圧回
路１８Ａと同様なので説明を省略する。
めの図であり、サンプルホールド回路１０Ａとゲート昇
圧回路１８Ｂの回路構成図である。ゲートゲート昇圧回
路１８Ｂは、ゲート昇圧回路１０Ａに更にＰ−チャネル
トランジスタＰ９を加えた回路である。図６に示すよう
に、トランジスタＰ９のゲート、ソース、ドレインは、
それぞれノードｎ７、トランジスタＰ１のドレイン、ノ
ードｎ３に接続されている。他の構成は、ゲート昇圧回
路１８Ａと同様なので説明を省略する。
【００７３】サンプリングクロックパルスが入力端子ａ
から入力し、ノードｎ７の電圧がハイレベルになった瞬
間、トランジスタＰ９はオフになる。また、この時、実
施例１で説明したようにトランジスタＱ１はオンであ
る。トランジスタＱ１がオンになり、クランプ部１３に
貫通電流が流れる時にはトランジスタＰ９がオフであ
り、電源電圧ＶＤＤがノードｎ３に与えられることを防
止する。
から入力し、ノードｎ７の電圧がハイレベルになった瞬
間、トランジスタＰ９はオフになる。また、この時、実
施例１で説明したようにトランジスタＱ１はオンであ
る。トランジスタＱ１がオンになり、クランプ部１３に
貫通電流が流れる時にはトランジスタＰ９がオフであ
り、電源電圧ＶＤＤがノードｎ３に与えられることを防
止する。
【００７４】また、サンプリングクロックパルスの電圧
が０Ｖになるかノードｎ７から電流がＧＮＤに流れて、
ノードｎ７の電圧がロウレベルになると、トランジスタ
Ｐ９はオン、トランジスタＱ１はオフとなる。トランジ
スタＰ９がオンとなることで電源電圧ＶＤＤがノードｎ
３に与えられるが、トランジスタＱ１がオフなのでクラ
ンプ部１３を電流は流れない。
が０Ｖになるかノードｎ７から電流がＧＮＤに流れて、
ノードｎ７の電圧がロウレベルになると、トランジスタ
Ｐ９はオン、トランジスタＱ１はオフとなる。トランジ
スタＰ９がオンとなることで電源電圧ＶＤＤがノードｎ
３に与えられるが、トランジスタＱ１がオフなのでクラ
ンプ部１３を電流は流れない。
【００７５】従って、トランジスタＰ９は、昇圧部１１
のスイッチとして機能しており、昇圧部１１とクランプ
部１３を同時に動作させないことで電源ＶＤＤからクラ
ンプ部１３を通して電流がＧＮＤに流れることを防止
し、更なる低消費電力化を実現している。図７は、本発
明の第三実施例を説明するための図であり、サンプルホ
ールド回路１０Ｂとゲート昇圧回路１８Ｂの回路構成図
である。
のスイッチとして機能しており、昇圧部１１とクランプ
部１３を同時に動作させないことで電源ＶＤＤからクラ
ンプ部１３を通して電流がＧＮＤに流れることを防止
し、更なる低消費電力化を実現している。図７は、本発
明の第三実施例を説明するための図であり、サンプルホ
ールド回路１０Ｂとゲート昇圧回路１８Ｂの回路構成図
である。
【００７６】サンプルホールド回路１０Ｂは、サンプル
ホールド回路１０Ａに更に抵抗Ｒ２を加えた回路であ
る。図７に示すように、抵抗Ｒ２は、アナログスイッチ
１０ａの入力端子ｂ側にアナログスイッチ１０ａと直列
に接続されている。他の構成は、サンプルホールド回路
１０Ａと同様なので説明を省略する。抵抗Ｒ２が無いサ
ンプルホールド回路１０Ａの場合、トランジスタＱ５、
Ｐ８のチャネル抵抗が、入力端子ｂから入力される外来
ノイズの高周波成分を除去するフィルタの役目を果た
す。
ホールド回路１０Ａに更に抵抗Ｒ２を加えた回路であ
る。図７に示すように、抵抗Ｒ２は、アナログスイッチ
１０ａの入力端子ｂ側にアナログスイッチ１０ａと直列
に接続されている。他の構成は、サンプルホールド回路
１０Ａと同様なので説明を省略する。抵抗Ｒ２が無いサ
ンプルホールド回路１０Ａの場合、トランジスタＱ５、
Ｐ８のチャネル抵抗が、入力端子ｂから入力される外来
ノイズの高周波成分を除去するフィルタの役目を果た
す。
【００７７】一方、サンプルホールド回路１０Ｂでは、
アナログスイッチ１０ａと直列に設けられた抵抗Ｒ２が
フィルタとして機能するので、抵抗Ｒ２の追加分だけト
ランジスタＱ５、Ｐ８のチャネル抵抗を小さくすること
ができる。従って、トランジスタＱ５、Ｐ８において、
トランジスタの製造バラツキによる特性変動防止とノイ
ズの低減のための太めにされたチャネル幅を減少させる
ことが可能になる。
アナログスイッチ１０ａと直列に設けられた抵抗Ｒ２が
フィルタとして機能するので、抵抗Ｒ２の追加分だけト
ランジスタＱ５、Ｐ８のチャネル抵抗を小さくすること
ができる。従って、トランジスタＱ５、Ｐ８において、
トランジスタの製造バラツキによる特性変動防止とノイ
ズの低減のための太めにされたチャネル幅を減少させる
ことが可能になる。
【００７８】アナログスイッチ１０ａを構成するトラン
ジスタＱ５、Ｐ８のトランジスタ幅を最小にすることで
トランジスタＱ５、Ｐ８のしきい電圧を最小限まで下
げ、更なるサンプルホールド回路の低電圧動作が可能に
なる。ここで、抵抗Ｒ２をアナログスイッチ１０ａの出
力端子ｃ側に配置して、サンプルホールド回路１０Ｂを
構成してもよい。また、ゲート昇圧回路とサンプルホー
ルド回路を実施例１で示したゲート昇圧回路１８Ａとサ
ンプルホールド回路１０Ｂとの組み合わせで構成しても
よい。
ジスタＱ５、Ｐ８のトランジスタ幅を最小にすることで
トランジスタＱ５、Ｐ８のしきい電圧を最小限まで下
げ、更なるサンプルホールド回路の低電圧動作が可能に
なる。ここで、抵抗Ｒ２をアナログスイッチ１０ａの出
力端子ｃ側に配置して、サンプルホールド回路１０Ｂを
構成してもよい。また、ゲート昇圧回路とサンプルホー
ルド回路を実施例１で示したゲート昇圧回路１８Ａとサ
ンプルホールド回路１０Ｂとの組み合わせで構成しても
よい。
【００７９】尚、上記実施例において、微分回路１７が
クランプ部制御回路に対応し、入力端子ａがゲート昇圧
回路の入力端子に対応し、インバータ１４、１５、１６
がそれぞれ第１、第２、第３のインバータに対応する。
また、ノードｎ２、ノードｎ３がそれぞれ昇圧部の信号
入力端子及び信号出力端子に対応する。また、トランジ
スタＰ４のソース、トランジスタＱ１のゲート、ソース
がそれぞれクランプ部の第１の信号入力端子、第２の信
号入力端子、信号出力端子に対応する。また、ノードｎ
１、ノードｎ７がそれぞれクランプ部制御回路の信号入
力端子及び信号出力端子に対応する。また、Ｃ１、Ｃ２
がそれぞれ第１及び第２のコンデンサに対応し、Ｒ１が
第１の抵抗に対応し、Ｒ２が第２及び第３の抵抗に対応
する。また、Ｐ８、Ｐ１、Ｐ９がそれぞれ第１、第２、
第３のＰ−チャネルトランジスタに対応し、Ｑ５、Ｑ１
がそれぞれ第１及び第２のＮ−チャネルトランジスタに
対応する。更に、入力端子ｂがアナログ信号入力端子に
対応し、出力端子ｃがアナログ信号出力端子に対応す
る。
クランプ部制御回路に対応し、入力端子ａがゲート昇圧
回路の入力端子に対応し、インバータ１４、１５、１６
がそれぞれ第１、第２、第３のインバータに対応する。
また、ノードｎ２、ノードｎ３がそれぞれ昇圧部の信号
入力端子及び信号出力端子に対応する。また、トランジ
スタＰ４のソース、トランジスタＱ１のゲート、ソース
がそれぞれクランプ部の第１の信号入力端子、第２の信
号入力端子、信号出力端子に対応する。また、ノードｎ
１、ノードｎ７がそれぞれクランプ部制御回路の信号入
力端子及び信号出力端子に対応する。また、Ｃ１、Ｃ２
がそれぞれ第１及び第２のコンデンサに対応し、Ｒ１が
第１の抵抗に対応し、Ｒ２が第２及び第３の抵抗に対応
する。また、Ｐ８、Ｐ１、Ｐ９がそれぞれ第１、第２、
第３のＰ−チャネルトランジスタに対応し、Ｑ５、Ｑ１
がそれぞれ第１及び第２のＮ−チャネルトランジスタに
対応する。更に、入力端子ｂがアナログ信号入力端子に
対応し、出力端子ｃがアナログ信号出力端子に対応す
る。
【００８０】
【発明の効果】以上説明したように、請求項１乃至５記
載の本発明によれば、サンプリングクロックパルスがハ
イレベルとなる瞬間だけ貫通電流をグランドに流すよう
なゲート昇圧回路の構成とすることで、より低消費電力
で動作可能なＡ／Ｄコンバータを有する半導体装置を提
供することができる。
載の本発明によれば、サンプリングクロックパルスがハ
イレベルとなる瞬間だけ貫通電流をグランドに流すよう
なゲート昇圧回路の構成とすることで、より低消費電力
で動作可能なＡ／Ｄコンバータを有する半導体装置を提
供することができる。
【００８１】また、請求項７乃至８記載の本発明によれ
ば、アナログスイッチを構成するトランジスタのチャネ
ル幅をより小さくして低消費電力化を達成できるＡ／Ｄ
コンバータを有する半導体装置を提供することができ
る。
ば、アナログスイッチを構成するトランジスタのチャネ
ル幅をより小さくして低消費電力化を達成できるＡ／Ｄ
コンバータを有する半導体装置を提供することができ
る。
【図１】マイクロコンピュータ２の全体構成図である。
【図２】逐次比較式Ａ／Ｄコンバータ１の全体構成図で
ある。
ある。
【図３】第一実施例であるサンプルホールド回路１０Ａ
とゲート昇圧回路１８Ａの回路構成図である。
とゲート昇圧回路１８Ａの回路構成図である。
【図４】ＶＤＤ＝１．８Ｖ時のタイミング図である。
【図５】ＶＤＤ＝３．６Ｖ時のタイミング図である。
【図６】第二実施例であるサンプルホールド回路１０Ａ
とゲート昇圧回路１８Ｂの回路構成図である。
とゲート昇圧回路１８Ｂの回路構成図である。
【図７】第三実施例であるサンプルホールド回路１０Ｂ
とゲート昇圧回路１８Ｂの回路構成図である。
とゲート昇圧回路１８Ｂの回路構成図である。
【図８】従来例であるサンプルホールド回路１０とゲー
ト昇圧回路１８の回路構成図である。
ト昇圧回路１８の回路構成図である。
１ Ａ／Ｄコンバータ ２ マイクロコンピュータ １０、１０Ａ、１０Ｂ サンプルホールド回路 １０ａ アナログスイッチ １１ 昇圧部 １２ レベルコンバータ １３ クランプ部 １４、１５、１６ インバータ １７ 微分回路 １８、１８Ａ、１８Ｂ ゲート昇圧回路 ２１ コンパレータ ２２ クロックパルス発生器 ２３ 逐次比較レジスタ ２４ 制御回路 ２５ Ｄ／Ａコンバータ ３０ タイマ ３２ ＭＰＵ ３４ ＲＡＭ ３６ ＲＯＭ ３８ 入力ポート ４０ 出力ポート ４２ 制御バス ４４ アドレスバス ４６ データバス Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５ Ｎ−チャネルトランジ
スタ Ｐ１、２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７、Ｐ８、Ｐ９
Ｐ−チャネルトランジスタ Ｃ１、Ｃ２、Ｃ３ コンデンサ Ｒ１、Ｒ２ 抵抗
スタ Ｐ１、２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７、Ｐ８、Ｐ９
Ｐ−チャネルトランジスタ Ｃ１、Ｃ２、Ｃ３ コンデンサ Ｒ１、Ｒ２ 抵抗
Claims (8)
- 【請求項１】 アナログスイッチを有し、アナログ信号
を一定周期でサンプリング及びホールドするサンプルホ
ールド回路と、前記アナログスイッチのゲート電圧を昇
圧するゲート昇圧回路とを含むＡ／Ｄコンバータを有す
る半導体装置において、 前記ゲート昇圧回路は、前記アナログスイッチを制御す
るサンプリングクロックパルスを昇圧する昇圧部と、 電流をグランドに流して前記サンプリングクロックパル
スが所定以上に昇圧されることを防止するクランプ部
と、 前記サンプリングクロックパルスがハイレベルになる瞬
間だけ前記クランプ部を動作させるクランプ部制御回路
とを有することを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記サンプリングクロックパルスが入力される前記ゲー
ト昇圧回路の入力端子は、第１及び第２のインバータを
介した前記昇圧部の信号入力端子と、前記クランプ部制
御回路の信号入力端子と、第３のインバータを介した前
記アナログスイッチを構成する第１のＰ−チャネルトラ
ンジスタのゲートに接続され、 前記昇圧部の信号出力端子は、前記クランプ部の第１の
信号入力端子と、前記アナログスイッチを構成する第１
のＮ−チャネルトランジスタのゲートに接続され、 前記クランプ部制御回路の信号出力端子は、前記クラン
プ部の第２の信号入力端子に接続され、 前記クランプ部の出力端子は、グランドに接続された構
成であることを特徴とする半導体装置。 - 【請求項３】 請求項１又は２記載の半導体装置におい
て、 前記昇圧部は、第１のコンデンサと、第２のＰ−チャネ
ルトランジスタと、電源とからなり、前記第１のコンデ
ンサは、前記ゲート昇圧回路の入力端子と、前記昇圧部
の信号出力端子に接続され、前記第２のＰ−チャネルト
ランジスタのソースは前記電源に接続され、前記第２の
Ｐ−チャネルトランジスタのドレインは、前記第２のＰ
−チャネルトランジスタのゲートと前記昇圧部の信号出
力端子に接続されていることを特徴とする半導体装置。 - 【請求項４】 請求項１乃至３何れか１項記載の半導体
装置において、 前記クランプ部は、第２のＮ−チャネルトランジスタを
有し、 前記クランプ部制御回路は、第２のコンデンサと第１の
抵抗を有し、前記クランプ部制御回路の信号入力端子
は、前記サンプリングクロックパルスが入力される前記
ゲート昇圧回路の入力端子に接続され、前記クランプ部
制御回路の信号出力端子は前記第２のＮ−チャネルトラ
ンジスタのゲートに接続され、前記サンプリグクロック
パルスの電圧がハイレベルへ移行する時だけ前記第２の
Ｎ−チャネルトランジスタをオンにして前記クランプ部
に前記昇圧部から電流が流れる構成としたことを特徴と
する半導体装置。 - 【請求項５】 請求項４記載の半導体装置において、 前記昇圧部は、更に第３のＰ−チャネルトランジスタを
有し、前記第３のＰ−チャネルトランジスタのゲート
は、前記クランプ部制御回路の信号出力端子に接続し、
前記第３のＰ−チャネルトランジスタのソースは、前記
第２のＰ−チャネルトランジスタのドレインに接続し、
前記第３のＰ−チャネルトランジスタのドレインは、前
記昇圧部の信号出力端子に接続されており、前記昇圧部
で前記サンプリグクロックパルスを昇圧する時は、前記
クランプ部が動作せず、前記クランプ部が動作する時
は、前記クランプ部に前記電源から電圧が与えられない
構成としたことを特徴とする半導体装置。 - 【請求項６】 請求項４又は５記載の半導体装置におい
て、 前記サンプルホールド回路のアナログ信号入力端子側に
第２の抵抗を設けたことを特徴とする半導体装置。 - 【請求項７】 請求項４又は５記載の半導体装置におい
て、 前記サンプルホールド回路のアナログ信号出力端子側に
第３の抵抗を設けたことを特徴とする半導体装置。 - 【請求項８】 アナログスイッチを有し、アナログ信号
を一定周期でサンプリング及びホールドするサンプルホ
ールド回路と、前記アナログスイッチのゲート電圧を昇
圧するゲート昇圧回路とを有するＡ／Ｄコンバータにお
いて、 前記ゲート昇圧回路は、前記アナログスイッチを制御す
るサンプリングクロックパルスを昇圧する昇圧部と、 電流をグランドに流して前記サンプリングクロックパル
スが所定以上に昇圧部により昇圧されることを防止する
クランプ部と、 前記サンプリングクロックパルスがハイレベルになる瞬
間だけ前記クランプ部を動作させるクランプ部制御回路
とを有することを特徴とするＡ／Ｄコンバータ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01740498A JP3566060B2 (ja) | 1998-01-29 | 1998-01-29 | 半導体装置 |
| US09/131,778 US6060914A (en) | 1998-01-29 | 1998-08-10 | Semiconductor device including a boost circuit |
| KR1019980033597A KR100332510B1 (ko) | 1998-01-29 | 1998-08-19 | 반도체장치 |
| FR9810571A FR2774234B1 (fr) | 1998-01-29 | 1998-08-20 | Dispositif a semiconducteur |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01740498A JP3566060B2 (ja) | 1998-01-29 | 1998-01-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11220393A true JPH11220393A (ja) | 1999-08-10 |
| JP3566060B2 JP3566060B2 (ja) | 2004-09-15 |
Family
ID=11943065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01740498A Expired - Fee Related JP3566060B2 (ja) | 1998-01-29 | 1998-01-29 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6060914A (ja) |
| JP (1) | JP3566060B2 (ja) |
| KR (1) | KR100332510B1 (ja) |
| FR (1) | FR2774234B1 (ja) |
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| US6842063B2 (en) | 2002-08-06 | 2005-01-11 | Fujitsu Limited | Analog switch circuit |
| JP2013198064A (ja) * | 2012-03-22 | 2013-09-30 | Asahi Kasei Electronics Co Ltd | デジタル・アナログ変換器 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2793970B1 (fr) * | 1999-05-20 | 2001-08-31 | St Microelectronics Sa | Procede de commande d'un commutateur d'un dispositif de capacite commutee, et dispositif de capacite commutee correspondant |
| MXPA02012157A (es) * | 2000-06-09 | 2003-06-06 | Bristol Myers Squibb Co | Metodos para regular una respuesta inmune mediada por celulas al bloquear se°ales linfociticas y al bloquear la adhesion mediada por el antigeno 1 asociado con la funcion de linfocitos. |
| US6525574B1 (en) * | 2001-09-06 | 2003-02-25 | Texas Instruments Incorporated | Gate bootstrapped CMOS sample-and-hold circuit |
| US6667707B2 (en) * | 2002-05-02 | 2003-12-23 | Analog Devices, Inc. | Analog-to-digital converter with the ability to asynchronously sample signals without bias or reference voltage power consumption |
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| US8786318B2 (en) * | 2011-06-08 | 2014-07-22 | Linear Technology Corporation | System and methods to improve the performance of semiconductor based sampling system |
| KR101979010B1 (ko) * | 2012-02-17 | 2019-05-16 | 엘지디스플레이 주식회사 | 백라이트 드라이버 및 그를 포함하는 액정표시장치 |
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| JPS59167116A (ja) * | 1983-03-14 | 1984-09-20 | Hitachi Ltd | アナログ・デジタル変換装置 |
| JPS6134798A (ja) * | 1984-07-25 | 1986-02-19 | Sharp Corp | 電荷転送素子の出力信号処理回路 |
| KR920010749B1 (ko) * | 1989-06-10 | 1992-12-14 | 삼성전자 주식회사 | 반도체 집적소자의 내부전압 변환회로 |
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-
1998
- 1998-01-29 JP JP01740498A patent/JP3566060B2/ja not_active Expired - Fee Related
- 1998-08-10 US US09/131,778 patent/US6060914A/en not_active Expired - Lifetime
- 1998-08-19 KR KR1019980033597A patent/KR100332510B1/ko not_active Expired - Lifetime
- 1998-08-20 FR FR9810571A patent/FR2774234B1/fr not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| FR2774234B1 (fr) | 2004-12-03 |
| KR19990066742A (ko) | 1999-08-16 |
| US6060914A (en) | 2000-05-09 |
| KR100332510B1 (ko) | 2002-12-26 |
| FR2774234A1 (fr) | 1999-07-30 |
| JP3566060B2 (ja) | 2004-09-15 |
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| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110618 Year of fee payment: 7 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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Free format text: PAYMENT UNTIL: 20120618 Year of fee payment: 8 |
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| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
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