JPH11223930A - 透過型露光用位相シフトマスクおよび該シフトマスクを用いた半導体集積回路装置の製造方法 - Google Patents
透過型露光用位相シフトマスクおよび該シフトマスクを用いた半導体集積回路装置の製造方法Info
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- JPH11223930A JPH11223930A JP2710098A JP2710098A JPH11223930A JP H11223930 A JPH11223930 A JP H11223930A JP 2710098 A JP2710098 A JP 2710098A JP 2710098 A JP2710098 A JP 2710098A JP H11223930 A JPH11223930 A JP H11223930A
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Landscapes
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】
【課題】 シェアードゲートトランジスタの占有面積を
低減する。 【解決手段】 一の方向に沿って配列された複数のシェ
アードセンスアンプＳＡ1〜ＳＡnと、その両側に配置さ
れた複数のシェアードゲートトランジスタＳ1〜Ｓ2nと
を備えた半導体集積回路装置を製造するための透過型露
光用位相シフトマスクであって、マスク基板と、露光の
ため光を透過する開口部を有する遮光膜とを備えてい
る。遮光膜の開口部は、シェアードゲートトランジスタ
のためのゲート配線パターン１０２と、その両側に配置
された補助パターン１０３とを有しており、補助パター
ン１０３を透過する光の位相とゲート配線パターン１０
２を透過する光の位相とが逆位相となる。補助パターン
１０３の働きで、ゲート配線パターン１０３は小さな寸
法ぱらつきで微細なパターンに転写される。そのため、
リーク電流を低く維持しながら、シェアードゲートトラ
ンジスタのゲート幅を短縮できるので、シェアードゲー
トトランジスタの占有面積を著しく低減できる。
低減する。 【解決手段】 一の方向に沿って配列された複数のシェ
アードセンスアンプＳＡ1〜ＳＡnと、その両側に配置さ
れた複数のシェアードゲートトランジスタＳ1〜Ｓ2nと
を備えた半導体集積回路装置を製造するための透過型露
光用位相シフトマスクであって、マスク基板と、露光の
ため光を透過する開口部を有する遮光膜とを備えてい
る。遮光膜の開口部は、シェアードゲートトランジスタ
のためのゲート配線パターン１０２と、その両側に配置
された補助パターン１０３とを有しており、補助パター
ン１０３を透過する光の位相とゲート配線パターン１０
２を透過する光の位相とが逆位相となる。補助パターン
１０３の働きで、ゲート配線パターン１０３は小さな寸
法ぱらつきで微細なパターンに転写される。そのため、
リーク電流を低く維持しながら、シェアードゲートトラ
ンジスタのゲート幅を短縮できるので、シェアードゲー
トトランジスタの占有面積を著しく低減できる。
Description
【０００１】
【発明の属する技術分野】本発明は、透過型露光用位相
シフトマスクおよび該シフトマスクを用いた半導体集積
回路装置の製造方法に関する。
シフトマスクおよび該シフトマスクを用いた半導体集積
回路装置の製造方法に関する。
【０００２】
【従来の技術】半導体集積回路装置の集積度の向上に伴
い、回路素子のサイズは益々微細化されてきている。ダ
イナミックラム（ＤＲＡＭ）の場合、１９９７年現在、
０．２５μｍルールに基づて設計された６４メガビット
（Ｍｂｉｔ）ＤＲＡＭが量産されるに至っていおり、２
０００年には０．１８μｍルールに基づいた１ギガビッ
ト（Ｇｂｉｔ）ＤＲＡＭの生産開始が予定されている。
い、回路素子のサイズは益々微細化されてきている。ダ
イナミックラム（ＤＲＡＭ）の場合、１９９７年現在、
０．２５μｍルールに基づて設計された６４メガビット
（Ｍｂｉｔ）ＤＲＡＭが量産されるに至っていおり、２
０００年には０．１８μｍルールに基づいた１ギガビッ
ト（Ｇｂｉｔ）ＤＲＡＭの生産開始が予定されている。
【０００３】図１は、メモリセルアレイとセンスアンプ
との配置例を示している。図１に示される例では、メモ
リセルアレイ１の両側にセンスアンプＳＡ1〜ＳＡnおよ
びセンスアンプＳＡ1’〜ＳＡn’が配列され、データ線
Ｄ1〜ＤnおよびＤ1'〜Ｄn'を介してメモリセルアレイ内
のメモリセルに接続されている。１ＧｂｉｔＤＲＡＭの
場合、１つのメモリセルの面積は０．３μｍ2程度とな
るため、メモリセルの配列ピッチ（セルピッチＰ）は
０．４μｍ以下であることが要求される。図１では、４
個のメモリセルＭ1〜Ｍ4が模式的に示されている。セル
ピッチＰが小さくなると、Ｙ方向に沿って計測した１つ
のセンスアンプのサイズＨ1も小さくする必要がある。
もし、メモリセルアレイ１の片側だけにセンスアンプを
一列に配置したならば、Ｙ方向に沿って計測した１つの
センスアンプのサイズＨ1はセルピッチＰの２倍（＝
０．８μｍ）以下になるが、そのように小さなセンスア
ンプを形成することは困難である。このため、図１に示
されるように、メモリセルアレイ１の両側にセンスアン
プＳＡ1〜ＳＡnおよびセンスアンプＳＡ1’〜ＳＡn’を
配列することが好ましい。図１に示すように、センスア
ンプＳＡ1〜ＳＡnおよびセンスアンプＳＡ1’〜ＳＡn’
を、それぞれ、Ｙ方向に沿って一列に配置するには、Ｙ
方向に沿って計測した１つのセンスアンプのサイズＨ1
は、セルピッチＰの４倍（＝１．６μｍ）以下にすれば
良い。
との配置例を示している。図１に示される例では、メモ
リセルアレイ１の両側にセンスアンプＳＡ1〜ＳＡnおよ
びセンスアンプＳＡ1’〜ＳＡn’が配列され、データ線
Ｄ1〜ＤnおよびＤ1'〜Ｄn'を介してメモリセルアレイ内
のメモリセルに接続されている。１ＧｂｉｔＤＲＡＭの
場合、１つのメモリセルの面積は０．３μｍ2程度とな
るため、メモリセルの配列ピッチ（セルピッチＰ）は
０．４μｍ以下であることが要求される。図１では、４
個のメモリセルＭ1〜Ｍ4が模式的に示されている。セル
ピッチＰが小さくなると、Ｙ方向に沿って計測した１つ
のセンスアンプのサイズＨ1も小さくする必要がある。
もし、メモリセルアレイ１の片側だけにセンスアンプを
一列に配置したならば、Ｙ方向に沿って計測した１つの
センスアンプのサイズＨ1はセルピッチＰの２倍（＝
０．８μｍ）以下になるが、そのように小さなセンスア
ンプを形成することは困難である。このため、図１に示
されるように、メモリセルアレイ１の両側にセンスアン
プＳＡ1〜ＳＡnおよびセンスアンプＳＡ1’〜ＳＡn’を
配列することが好ましい。図１に示すように、センスア
ンプＳＡ1〜ＳＡnおよびセンスアンプＳＡ1’〜ＳＡn’
を、それぞれ、Ｙ方向に沿って一列に配置するには、Ｙ
方向に沿って計測した１つのセンスアンプのサイズＨ1
は、セルピッチＰの４倍（＝１．６μｍ）以下にすれば
良い。
【０００４】他方、センスアンプの総数を低減するた
め、図２に示すように、センスアンプが二つのメモリセ
ルアレイに共有される配置法が採用されている。このよ
うなセンスアンプを「共有センスアンプ」または「シェ
アードセンスアンプ」と称する。図２の例では、シェア
ードセンスアンプＳＡ1〜ＳＡnの各々が、その両側に配
置されたメモリセルアレイ１および２内のメモリセルか
ら出力信号を受け取り、それを増幅する。シェアードセ
ンスアンプＳＡ1〜ＳＡnとメモリセルアレイ１との間の
領域３にはシェアードゲートトランジスタＳ1〜Ｓ2nが
配置され、シェアードセンスアンプＳＡ1〜ＳＡnとメモ
リセルアレイ２との間の領域４には、シェアードゲート
トランジスタおよびＳ1’〜Ｓ2n’が配置されている。
各シェアードセンスアンプの両側には、それぞれ、２個
のシェアードゲートトランジスタが配置されている。
め、図２に示すように、センスアンプが二つのメモリセ
ルアレイに共有される配置法が採用されている。このよ
うなセンスアンプを「共有センスアンプ」または「シェ
アードセンスアンプ」と称する。図２の例では、シェア
ードセンスアンプＳＡ1〜ＳＡnの各々が、その両側に配
置されたメモリセルアレイ１および２内のメモリセルか
ら出力信号を受け取り、それを増幅する。シェアードセ
ンスアンプＳＡ1〜ＳＡnとメモリセルアレイ１との間の
領域３にはシェアードゲートトランジスタＳ1〜Ｓ2nが
配置され、シェアードセンスアンプＳＡ1〜ＳＡnとメモ
リセルアレイ２との間の領域４には、シェアードゲート
トランジスタおよびＳ1’〜Ｓ2n’が配置されている。
各シェアードセンスアンプの両側には、それぞれ、２個
のシェアードゲートトランジスタが配置されている。
【０００５】領域３内のシェアードゲートトランジスタ
Ｓ1〜Ｓ2nが導通状態とされるとき、領域４内のシェア
ードゲートトランジスタＳ1’〜Ｓ2n’は非導通状態と
される。他方、領域３内のシェアードゲートトランジス
タＳ1〜Ｓ2nが非導通状態とされるとき、領域４内のシ
ェアードゲートトランジスタよびＳ1’〜Ｓ2n’は導通
状態とされる。このように、シェアードゲートトランジ
スタＳ1〜Ｓ2nおよびＳ1’〜Ｓ2n’がスイッチング素子
として機能する結果、１つのシェアードセンスアンプが
２つのメモリセルアレイからの出力信号を増幅すること
ができ、センスアンプの総数が減じられる。
Ｓ1〜Ｓ2nが導通状態とされるとき、領域４内のシェア
ードゲートトランジスタＳ1’〜Ｓ2n’は非導通状態と
される。他方、領域３内のシェアードゲートトランジス
タＳ1〜Ｓ2nが非導通状態とされるとき、領域４内のシ
ェアードゲートトランジスタよびＳ1’〜Ｓ2n’は導通
状態とされる。このように、シェアードゲートトランジ
スタＳ1〜Ｓ2nおよびＳ1’〜Ｓ2n’がスイッチング素子
として機能する結果、１つのシェアードセンスアンプが
２つのメモリセルアレイからの出力信号を増幅すること
ができ、センスアンプの総数が減じられる。
【０００６】
【発明が解決しようとする課題】共有センスアンプ方式
には以下のような問題がある。
には以下のような問題がある。
【０００７】メモリセルアレイとセンスアンプとの間の
信号伝搬速度は、シェアードゲートトランジスタＳ1〜
Ｓ2nおよびＳ1’〜Ｓ2n’の駆動能力に大きく依存す
る。このため、シェアードゲートトランジスタＳ1〜Ｓ
2nおよびＳ1’〜Ｓ2n’のチャネル幅を縮小するには限
度があり、領域３および領域４の占める面積の縮小が困
難である。このことを以下に説明する。
信号伝搬速度は、シェアードゲートトランジスタＳ1〜
Ｓ2nおよびＳ1’〜Ｓ2n’の駆動能力に大きく依存す
る。このため、シェアードゲートトランジスタＳ1〜Ｓ
2nおよびＳ1’〜Ｓ2n’のチャネル幅を縮小するには限
度があり、領域３および領域４の占める面積の縮小が困
難である。このことを以下に説明する。
【０００８】図３は、１ＧｂｉｔＤＲＡＭに用いられる
センスアンプＳＡ1およびＳＡ2ならびに領域３内のシェ
アードゲートトランジスタＳ1〜Ｓ4の平面配置関係を示
している。図中、シェアードゲートトランジスタＳ1〜
Ｓ4のゲート配線５には斜線が施されている。
センスアンプＳＡ1およびＳＡ2ならびに領域３内のシェ
アードゲートトランジスタＳ1〜Ｓ4の平面配置関係を示
している。図中、シェアードゲートトランジスタＳ1〜
Ｓ4のゲート配線５には斜線が施されている。
【０００９】シェアードゲートトランジスタＳ1〜Ｓ4の
各々に充分な大きさの駆動能力を与えるために、シェア
ードゲートトランジスタＳ1〜Ｓ4の各々のチャネル幅Ｈ
2は、センスアンプＳＡ1およびＳＡ2の各々のサイズＨ1
に対して、その半分よりも大きく設定されている。その
結果、シェアードゲートトランジスタＳ1〜Ｓ4をＹ方向
に沿って一列に配置することができず、図３に示すよう
に、２列に千鳥足状に配置されることになる。このよう
な２列の配置は、シェアードゲートトランジスタＳ1〜
Ｓ4をＹ方向に沿って一列に配置する場合に比較して、
領域３のＸ方向サイズを著しく増大させてしまい、集積
度の向上に不都合である。
各々に充分な大きさの駆動能力を与えるために、シェア
ードゲートトランジスタＳ1〜Ｓ4の各々のチャネル幅Ｈ
2は、センスアンプＳＡ1およびＳＡ2の各々のサイズＨ1
に対して、その半分よりも大きく設定されている。その
結果、シェアードゲートトランジスタＳ1〜Ｓ4をＹ方向
に沿って一列に配置することができず、図３に示すよう
に、２列に千鳥足状に配置されることになる。このよう
な２列の配置は、シェアードゲートトランジスタＳ1〜
Ｓ4をＹ方向に沿って一列に配置する場合に比較して、
領域３のＸ方向サイズを著しく増大させてしまい、集積
度の向上に不都合である。
【００１０】本発明は、上記課題に鑑みてなされたもの
あり、その目的とするところは、シェアードセンスアン
プの両側に複数のシェアードゲートトランジスタをコン
パクトに配置した半導体集積回路装置を製造することが
できる透過型露光用位相シフトマスクを提供すること、
および、その透過型露光用位相シフトマスクを用いた半
導体集積回路装置の製造方法を提供することにある。
あり、その目的とするところは、シェアードセンスアン
プの両側に複数のシェアードゲートトランジスタをコン
パクトに配置した半導体集積回路装置を製造することが
できる透過型露光用位相シフトマスクを提供すること、
および、その透過型露光用位相シフトマスクを用いた半
導体集積回路装置の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】本発明による透過型露光
用位相シフトマスクは、一の方向に沿って配列された複
数のシェアードセンスアンプと、前記複数のシェアード
センスアンプの両側に配置された複数のシェアードゲー
トトランジスタとを備えた半導体集積回路装置を製造す
るための透過型露光用位相シフトマスクであって、マス
ク基板と、前記マスク基板に形成され、露光のための光
を透過する開口部を有する遮光膜とを備え、前記遮光膜
の開口部は、前記複数のシェアードゲートトランジスタ
のためのゲート配線パターンと、前記ゲート配線パター
ンの両側に配置された補助パターンとを有しており、前
記補助パターンを透過する前記光の位相と前記ゲート配
線パターンを透過する前記光の位相とが実質的に逆位相
となるようにする位相シフタが前記マスク基板に形成さ
れている。
用位相シフトマスクは、一の方向に沿って配列された複
数のシェアードセンスアンプと、前記複数のシェアード
センスアンプの両側に配置された複数のシェアードゲー
トトランジスタとを備えた半導体集積回路装置を製造す
るための透過型露光用位相シフトマスクであって、マス
ク基板と、前記マスク基板に形成され、露光のための光
を透過する開口部を有する遮光膜とを備え、前記遮光膜
の開口部は、前記複数のシェアードゲートトランジスタ
のためのゲート配線パターンと、前記ゲート配線パター
ンの両側に配置された補助パターンとを有しており、前
記補助パターンを透過する前記光の位相と前記ゲート配
線パターンを透過する前記光の位相とが実質的に逆位相
となるようにする位相シフタが前記マスク基板に形成さ
れている。
【００１２】前記ゲート配線パターンをレジスト膜に転
写するための露光工程において前記補助パターンを透過
する光が前記ゲート配線パターンの転写に必要な露光量
を下回る露光量を前記レジスト膜に与えるように、前記
補助パターンの幅が調整されている。
写するための露光工程において前記補助パターンを透過
する光が前記ゲート配線パターンの転写に必要な露光量
を下回る露光量を前記レジスト膜に与えるように、前記
補助パターンの幅が調整されている。
【００１３】前記補助パターンの幅は、前記レジスト上
において０．１６μｍ以下であることが好ましい。
において０．１６μｍ以下であることが好ましい。
【００１４】前記位相シフタは、前記マスク基板に設け
られた凹部によって構成されていてもよい。
られた凹部によって構成されていてもよい。
【００１５】前記位相シフタは、前記マスク基板に設け
られた凸部によって構成されていてもよい。
られた凸部によって構成されていてもよい。
【００１６】前記マスク基板に設けられた前記凸部は、
前記マスク基板上に形成された膜によって構成されてい
てもよい。
前記マスク基板上に形成された膜によって構成されてい
てもよい。
【００１７】前記シェアードゲートトランジスタのゲー
ト配線の幅は、０．２５μｍ以下であることが好まし
い。
ト配線の幅は、０．２５μｍ以下であることが好まし
い。
【００１８】前記ゲート配線パターンの主要部は、前記
一の方向に沿って直線状に延びることが好ましい。
一の方向に沿って直線状に延びることが好ましい。
【００１９】前記位相シフタは、前記補助パターンを透
過する露光用光の位相と前記ゲート配線パターンを透過
する露光用光の位相との差を１８０度にすることが好ま
しい。
過する露光用光の位相と前記ゲート配線パターンを透過
する露光用光の位相との差を１８０度にすることが好ま
しい。
【００２０】本発明による半導体集積回路装置の製造方
法は、上記透過型露光用位相シフトマスクを用いた半導
体集積回路装置の製造方法であって、半導体基板上に複
数のシェアードゲートトランジスタのゲート配線のため
の薄膜を堆積する工程と、前記薄膜上にレジスト膜を形
成する工程と、前記透過型露光用位相シフトマスクを用
いて、前記ゲート配線のためのパターンを前記レジスト
膜に転写する工程と、を包含する。
法は、上記透過型露光用位相シフトマスクを用いた半導
体集積回路装置の製造方法であって、半導体基板上に複
数のシェアードゲートトランジスタのゲート配線のため
の薄膜を堆積する工程と、前記薄膜上にレジスト膜を形
成する工程と、前記透過型露光用位相シフトマスクを用
いて、前記ゲート配線のためのパターンを前記レジスト
膜に転写する工程と、を包含する。
【００２１】前記ゲート配線のためのパターンを前記レ
ジスト膜に転写する工程は、前記補助パターンを前記レ
ジスト膜に転写しない露光条件で実行されることが好ま
しい。
ジスト膜に転写する工程は、前記補助パターンを前記レ
ジスト膜に転写しない露光条件で実行されることが好ま
しい。
【００２２】
【発明の実施の形態】以下、図面を参照しながら本発明
による透過型露光用位相シフトマスクの実施形態を説明
する。図４は、本実施形態の位相シフトマスクの部分平
面図である。図５は、その位相シフトマスクの拡大断面
図である。この位相シフトマスクは、一の方向に沿って
配列された複数のシェアードセンスアンプと、複数のシ
ェアードセンスアンプの両側に配置された複数のシェア
ードゲートトランジスタとを備えた半導体集積回路装置
を製造するために使用される。
による透過型露光用位相シフトマスクの実施形態を説明
する。図４は、本実施形態の位相シフトマスクの部分平
面図である。図５は、その位相シフトマスクの拡大断面
図である。この位相シフトマスクは、一の方向に沿って
配列された複数のシェアードセンスアンプと、複数のシ
ェアードセンスアンプの両側に配置された複数のシェア
ードゲートトランジスタとを備えた半導体集積回路装置
を製造するために使用される。
【００２３】図４では、二つのセンスアンプの片側に位
置する４つのシェアードゲートトランジスタＳ1〜Ｓ4が
示されるとともに、わかりやすさのため、シェアードゲ
ートトランジスタＳ1〜Ｓ4の活性領域１０１が模式的に
示されている。この位相シフトマスクの不図示の領域に
は、シェアードゲートトランジスタのゲート配線パター
ン以外の配線パターン形成されていても良い。なお、活
性領域１０１のためのパターンは、実際にこの位相シフ
トマスク上には形成されているわけではなく、他のレイ
ヤー用のマスク（不図示）上に形成されている。
置する４つのシェアードゲートトランジスタＳ1〜Ｓ4が
示されるとともに、わかりやすさのため、シェアードゲ
ートトランジスタＳ1〜Ｓ4の活性領域１０１が模式的に
示されている。この位相シフトマスクの不図示の領域に
は、シェアードゲートトランジスタのゲート配線パター
ン以外の配線パターン形成されていても良い。なお、活
性領域１０１のためのパターンは、実際にこの位相シフ
トマスク上には形成されているわけではなく、他のレイ
ヤー用のマスク（不図示）上に形成されている。
【００２４】本実施形態にかかる位相シフトマスクは、
シェアードゲートトランジスタのためのゲート配線パタ
ーン１０２と、ゲート配線パターン１０２の両側に配置
された幅０．０８μｍの補助パターン１０３とを備えて
いる。ゲート配線パターン１０２は一の方向に沿って直
線状に延びている領域と、その領域から垂直に突出する
コンタクト用支線領域１０２ａとを有している。ゲート
配線パターン１０２および補助パターン１０３は、図５
に示されるように、透光性マスク基板（厚さ：例えば
０．２５インチ）５０の上に形成されたクロム等からな
る遮光層５１の開口部によって規定されている。マスク
基板５０のうち補助パターン１０３が形成されている部
分は、図５に示されているように、マスク基板５０の他
の部分よりも薄く加工されている。その結果、補助パタ
ーン１０３は、補助パターン１０３を透過する露光用光
の位相とゲート配線パターン１０２を透過する露光用光
の位相とを実質的に逆位相にする「位相シフタ」として
機能する。本実施形態の場合、位相差が１８０度になる
ように、補助パターン１０３を形成する部分の凹部深さ
を調整している。具体的には、マスク基板５０の厚さを
０．２５インチとする一方、補助パターン１０３を形成
する部分の凹部の深さを約２４４ｎｍとしている。補助
パターン１０３を形成する部分を他の部分よりも薄くす
るかわりに、補助パターン１０３を形成すべき部分に
「位相シフタ」として機能する透明薄膜を形成しても良
い。重要な点は、ゲート配線パターン１０２と補助パタ
ーン１０３と間で光路差が生じ、ゲート配線パターン１
０２を透過した光と補助パターン１０３を透過した光と
の間で干渉が生じる構造がマスクに与えられていること
にある。
シェアードゲートトランジスタのためのゲート配線パタ
ーン１０２と、ゲート配線パターン１０２の両側に配置
された幅０．０８μｍの補助パターン１０３とを備えて
いる。ゲート配線パターン１０２は一の方向に沿って直
線状に延びている領域と、その領域から垂直に突出する
コンタクト用支線領域１０２ａとを有している。ゲート
配線パターン１０２および補助パターン１０３は、図５
に示されるように、透光性マスク基板（厚さ：例えば
０．２５インチ）５０の上に形成されたクロム等からな
る遮光層５１の開口部によって規定されている。マスク
基板５０のうち補助パターン１０３が形成されている部
分は、図５に示されているように、マスク基板５０の他
の部分よりも薄く加工されている。その結果、補助パタ
ーン１０３は、補助パターン１０３を透過する露光用光
の位相とゲート配線パターン１０２を透過する露光用光
の位相とを実質的に逆位相にする「位相シフタ」として
機能する。本実施形態の場合、位相差が１８０度になる
ように、補助パターン１０３を形成する部分の凹部深さ
を調整している。具体的には、マスク基板５０の厚さを
０．２５インチとする一方、補助パターン１０３を形成
する部分の凹部の深さを約２４４ｎｍとしている。補助
パターン１０３を形成する部分を他の部分よりも薄くす
るかわりに、補助パターン１０３を形成すべき部分に
「位相シフタ」として機能する透明薄膜を形成しても良
い。重要な点は、ゲート配線パターン１０２と補助パタ
ーン１０３と間で光路差が生じ、ゲート配線パターン１
０２を透過した光と補助パターン１０３を透過した光と
の間で干渉が生じる構造がマスクに与えられていること
にある。
【００２５】図６は、図４の位相シフトマスクを透過し
た露光用光の相対透過強度分布（本実施形態）と、補助
パターン１０３のないマスクを透過した露光用光の相対
透過強度分布（比較例）を示している。これらの透過強
度分布は、ＫｒＦレーザ光源からの光（波長：２４８ｎ
ｍ）を露光用光として用いる条件のもとで、光強度シュ
ミレータ（ＡＲＩＥＳ）によって求めた。４分の１縮小
投影露光を行うため、マスク基板上の各パターンの寸法
は、半導体基板上に転写すべきパターンの寸法の４倍に
なっている。実施形態の位相シフトマスクにおけるゲー
ト配線パターン１０２の幅は０．２２μｍ×４＝０．８
８μｍであり、比較例のマスクにおけるゲート配線パタ
ーンの幅は、０．２５μｍ×４＝１．０μｍである。
た露光用光の相対透過強度分布（本実施形態）と、補助
パターン１０３のないマスクを透過した露光用光の相対
透過強度分布（比較例）を示している。これらの透過強
度分布は、ＫｒＦレーザ光源からの光（波長：２４８ｎ
ｍ）を露光用光として用いる条件のもとで、光強度シュ
ミレータ（ＡＲＩＥＳ）によって求めた。４分の１縮小
投影露光を行うため、マスク基板上の各パターンの寸法
は、半導体基板上に転写すべきパターンの寸法の４倍に
なっている。実施形態の位相シフトマスクにおけるゲー
ト配線パターン１０２の幅は０．２２μｍ×４＝０．８
８μｍであり、比較例のマスクにおけるゲート配線パタ
ーンの幅は、０．２５μｍ×４＝１．０μｍである。
【００２６】図６からわかるように、本実施形態の位相
シフトマスクによれば、ゲート配線パターン１０２を透
過した光は比較例に比べて狭い領域に分布し、強度曲線
の傾きの絶対値が相対的に大きい。これは、ゲート配線
パターン１０２を透過した光と補助パターン１０３を透
過した光とが干渉する結果、パターンエッジのコントラ
ストが強調されるためである。本実施形態の場合、ゲー
ト配線パターン１０２と補助パターン１０３との間隔
は、８０〜１５０ｎｍであることが好ましい。
シフトマスクによれば、ゲート配線パターン１０２を透
過した光は比較例に比べて狭い領域に分布し、強度曲線
の傾きの絶対値が相対的に大きい。これは、ゲート配線
パターン１０２を透過した光と補助パターン１０３を透
過した光とが干渉する結果、パターンエッジのコントラ
ストが強調されるためである。本実施形態の場合、ゲー
ト配線パターン１０２と補助パターン１０３との間隔
は、８０〜１５０ｎｍであることが好ましい。
【００２７】本実施形態の位相シフトマスクを用いたと
き、半導体基板上に転写されたゲート配線パターン１０
２の寸法ばらつきは±２０ｎｍとなった。これは、比較
例のマスクを用いた場合の寸法ばらつきが±５０ｎｍで
あるのに比べて大幅に減少している。このように本発明
の位相シフトマスクによれば、寸法ばらつきを減少させ
ながら、転写パターンの寸法を縮小することができる。
き、半導体基板上に転写されたゲート配線パターン１０
２の寸法ばらつきは±２０ｎｍとなった。これは、比較
例のマスクを用いた場合の寸法ばらつきが±５０ｎｍで
あるのに比べて大幅に減少している。このように本発明
の位相シフトマスクによれば、寸法ばらつきを減少させ
ながら、転写パターンの寸法を縮小することができる。
【００２８】なお、補助パターン１０３の幅は、マスク
基板上で０．０８μｍ×４＝０．３２μｍであり、半導
体基板上に転写しようとすると、半導体基板上では０．
０８μｍという狭い幅を有することになる。このため、
ゲート配線パターン１０２について最適化された露光条
件では、補助パターン１０３を透過した光はレジストを
十分に露光せず、対応するレジストパターンを形成しな
い。ＫｒＦレーザ光源からの光に対して補助パターン１
０３のレジスト転写を避けるためには、レジスト上にお
ける補助パターンの幅を０．１６μｍ以下にすれば良
い。
基板上で０．０８μｍ×４＝０．３２μｍであり、半導
体基板上に転写しようとすると、半導体基板上では０．
０８μｍという狭い幅を有することになる。このため、
ゲート配線パターン１０２について最適化された露光条
件では、補助パターン１０３を透過した光はレジストを
十分に露光せず、対応するレジストパターンを形成しな
い。ＫｒＦレーザ光源からの光に対して補助パターン１
０３のレジスト転写を避けるためには、レジスト上にお
ける補助パターンの幅を０．１６μｍ以下にすれば良
い。
【００２９】次に、図７（ａ）から（ｃ）を参照しなが
ら、上記位相シフトマスクを用いた半導体装置の製造方
法を説明する。
ら、上記位相シフトマスクを用いた半導体装置の製造方
法を説明する。
【００３０】まず、図７（ａ）に示すように、シリコン
等からなる半導体基板６０上にゲート絶縁膜６１および
多結晶シリコン膜６２を順次堆積する。半導体基板６０
には、不図示の不純物拡散層や素子分離構造が形成され
ている。次に、図７（ｂ）に示すように、多結晶シリコ
ン膜６２上にレジスト膜（厚さ５００ｎｍのネガレジス
ト）６３を形成した後、図４のパターンを含むマスク基
板５０を用いてリソグラフィ工程を行う。このリソグラ
フィ工程によって、図７（ｃ）に示されるようなレジス
トパターン６４が形成される。補助パターン１０３を透
過した光の量が必要露光量の「しきい値（スレッショル
ド）」を下回るため、露光・現像後において、補助パタ
ーン１０３に対応するレジストパターンは形成されな
い。露光条件は、３０ｍＪ／ｃｍ2とした。なお、図７
（ｂ）では、マスク基板５０上の透過パターンとレジス
ト６３の露光パターンとが等倍的に記載されているが、
実際には４分の１縮小投影露光が行われている。次に、
ドライエッチング方法を用いて多結晶シリコン膜６２を
パターニングし、それによってゲート配線６５を形成す
る。このとき、レジストパターン６４はエッチングマス
クとして機能する。レジストパターン６４は除去された
後、ソース／ドレイン形成のための不純物ドーピングが
行われる。
等からなる半導体基板６０上にゲート絶縁膜６１および
多結晶シリコン膜６２を順次堆積する。半導体基板６０
には、不図示の不純物拡散層や素子分離構造が形成され
ている。次に、図７（ｂ）に示すように、多結晶シリコ
ン膜６２上にレジスト膜（厚さ５００ｎｍのネガレジス
ト）６３を形成した後、図４のパターンを含むマスク基
板５０を用いてリソグラフィ工程を行う。このリソグラ
フィ工程によって、図７（ｃ）に示されるようなレジス
トパターン６４が形成される。補助パターン１０３を透
過した光の量が必要露光量の「しきい値（スレッショル
ド）」を下回るため、露光・現像後において、補助パタ
ーン１０３に対応するレジストパターンは形成されな
い。露光条件は、３０ｍＪ／ｃｍ2とした。なお、図７
（ｂ）では、マスク基板５０上の透過パターンとレジス
ト６３の露光パターンとが等倍的に記載されているが、
実際には４分の１縮小投影露光が行われている。次に、
ドライエッチング方法を用いて多結晶シリコン膜６２を
パターニングし、それによってゲート配線６５を形成す
る。このとき、レジストパターン６４はエッチングマス
クとして機能する。レジストパターン６４は除去された
後、ソース／ドレイン形成のための不純物ドーピングが
行われる。
【００３１】図８は、ゲートトランジスタのしきい電圧
（Ｖt）のゲート長依存性（短チャネル効果特性）を示
している。比較例のマスクを用いてトランジスタを形成
する場合、ゲート長のターゲット値（中心値Ａ）を０．
２５μｍとしたとき、その寸法バラツキが±５０ｎｍで
あるので、ゲート長の最小寸法は０．２０μｍとなる。
これに対して、本実施形態の位相シフトマスクを用いて
トランジスタを形成した場合、ゲート長の中心値Ｂを
０．２２μｍとしても、その寸法ばらつきが±２０ｎｍ
に減少するため、最小寸法は０．２０μｍに抑えられ
る。トランジスタのリーク電流（サブスレッショルド電
流）は、短チャネル効果のために、ゲート長が最小（し
きい電圧Ｖtが最小）のときに最大となる。複数のトラ
ンジスタを備える半導体装置の場合、たった１つのトラ
ンジスタについて、そのリーク電流が規定範囲を越える
と、半導体装置（半導体チップ）が全体として不良品と
される。このため、リーク電流に関して言えば、ゲート
長の中心値の大きさを縮小するだけではなく、すべての
トランジスタのリーク電流が許容範囲内に収まるよう
に、トランジスタの寸法バラツキの下限値（本実施形態
の場合、０．２μｍ）を制御する必要がある。
（Ｖt）のゲート長依存性（短チャネル効果特性）を示
している。比較例のマスクを用いてトランジスタを形成
する場合、ゲート長のターゲット値（中心値Ａ）を０．
２５μｍとしたとき、その寸法バラツキが±５０ｎｍで
あるので、ゲート長の最小寸法は０．２０μｍとなる。
これに対して、本実施形態の位相シフトマスクを用いて
トランジスタを形成した場合、ゲート長の中心値Ｂを
０．２２μｍとしても、その寸法ばらつきが±２０ｎｍ
に減少するため、最小寸法は０．２０μｍに抑えられ
る。トランジスタのリーク電流（サブスレッショルド電
流）は、短チャネル効果のために、ゲート長が最小（し
きい電圧Ｖtが最小）のときに最大となる。複数のトラ
ンジスタを備える半導体装置の場合、たった１つのトラ
ンジスタについて、そのリーク電流が規定範囲を越える
と、半導体装置（半導体チップ）が全体として不良品と
される。このため、リーク電流に関して言えば、ゲート
長の中心値の大きさを縮小するだけではなく、すべての
トランジスタのリーク電流が許容範囲内に収まるよう
に、トランジスタの寸法バラツキの下限値（本実施形態
の場合、０．２μｍ）を制御する必要がある。
【００３２】本実施形態と比較例については、寸法バラ
ツキを考慮した場合のゲート長の最小値が等しいため、
トランジスタのリーク電流（の最大値）に差が生じな
い。このため、本実施形態によれば、リーク電流の増大
を防止しながらゲート長（中心値）を縮小することがで
きる。ゲート長（中心値）の縮小は全体としてトランジ
スタの駆動力を増加させるため、本実施形態によれば、
ゲート幅（チャネル幅）を短縮しても、必要な駆動力を
確保することが可能になる。
ツキを考慮した場合のゲート長の最小値が等しいため、
トランジスタのリーク電流（の最大値）に差が生じな
い。このため、本実施形態によれば、リーク電流の増大
を防止しながらゲート長（中心値）を縮小することがで
きる。ゲート長（中心値）の縮小は全体としてトランジ
スタの駆動力を増加させるため、本実施形態によれば、
ゲート幅（チャネル幅）を短縮しても、必要な駆動力を
確保することが可能になる。
【００３３】
【表１】
【００３４】上記表１は、本実施形態（上段）および比
較例（下段）について、ゲート長（中心値）、しきい値
電圧Ｖt、飽和電流Ｉ、および、駆動に必要な電流（例
えば１６０マイクロアンペア）を得るための最小ゲート
幅を示している。
較例（下段）について、ゲート長（中心値）、しきい値
電圧Ｖt、飽和電流Ｉ、および、駆動に必要な電流（例
えば１６０マイクロアンペア）を得るための最小ゲート
幅を示している。
【００３５】表１からわかるように、本実施形態によれ
ば、ゲート長（中心値）を短縮し、それによって飽和電
流を増大できるため、ゲート幅Ｈ2を０．５５μｍから
０．４４μｍにまで縮小することが可能になる。セルピ
ッチが０．４μｍのＤＲＡＭの場合、センスアンプのサ
イズＨ1（図３参照）は１．６μｍである。このため、
従来の製造方法で形成した場合、図３に示すレイアウト
に従ってシェアードゲートトランジスタＳ1〜Ｓ4を配置
する必要があったが、本実施形態の製造方法によれば、
図４に示すように、シェアードゲートトランジスタＳ1
〜Ｓ4を直線的に配列することができる。その結果、シ
ェアードゲートトランジスタのための領域面積を従来に
比較して４０％程度縮小することができる。
ば、ゲート長（中心値）を短縮し、それによって飽和電
流を増大できるため、ゲート幅Ｈ2を０．５５μｍから
０．４４μｍにまで縮小することが可能になる。セルピ
ッチが０．４μｍのＤＲＡＭの場合、センスアンプのサ
イズＨ1（図３参照）は１．６μｍである。このため、
従来の製造方法で形成した場合、図３に示すレイアウト
に従ってシェアードゲートトランジスタＳ1〜Ｓ4を配置
する必要があったが、本実施形態の製造方法によれば、
図４に示すように、シェアードゲートトランジスタＳ1
〜Ｓ4を直線的に配列することができる。その結果、シ
ェアードゲートトランジスタのための領域面積を従来に
比較して４０％程度縮小することができる。
【００３６】位相シフトマスクを用いて形成したパター
ンの寸法変動はパターン依存性が大きいため、広い範囲
にわたって位相シフト効果を利用したパターン形成を行
うことは困難である。本実施形態では、マスク基板５０
上において、シェアードゲートトランジスタ用のゲート
配線パターン１０２についてのみに補助パターン１０３
を付与した結果、パターン依存性による寸法管理の必要
な範囲を小さくできる。
ンの寸法変動はパターン依存性が大きいため、広い範囲
にわたって位相シフト効果を利用したパターン形成を行
うことは困難である。本実施形態では、マスク基板５０
上において、シェアードゲートトランジスタ用のゲート
配線パターン１０２についてのみに補助パターン１０３
を付与した結果、パターン依存性による寸法管理の必要
な範囲を小さくできる。
【００３７】
【発明の効果】本発明の位相シフトマスクによれば、補
助パターンによって、寸法バラツキを低減しながら転写
パターンの寸法（中心値）を縮小することができる。そ
のため、複数の転写パターンについて、その最小寸法が
装置の性能の下限を規定するような場合、装置性能の下
限を維持しながら、転写パターン寸法の中心値を小さく
できる。従って、本発明によれば、シェアードセンスア
ンプの両側に配置されたシェアードゲートトランジスタ
のリーク電流を増大させることなく、そのゲート配線パ
ターンの寸法を縮小でき、その結果、シェアードゲート
トランジスタのサイズを小さくし、その占有面積を著し
く縮小することが可能になる。
助パターンによって、寸法バラツキを低減しながら転写
パターンの寸法（中心値）を縮小することができる。そ
のため、複数の転写パターンについて、その最小寸法が
装置の性能の下限を規定するような場合、装置性能の下
限を維持しながら、転写パターン寸法の中心値を小さく
できる。従って、本発明によれば、シェアードセンスア
ンプの両側に配置されたシェアードゲートトランジスタ
のリーク電流を増大させることなく、そのゲート配線パ
ターンの寸法を縮小でき、その結果、シェアードゲート
トランジスタのサイズを小さくし、その占有面積を著し
く縮小することが可能になる。
【図１】メモリセルアレイとセンスアンプとの配置例を
示す平面図である。
示す平面図である。
【図２】共有センスアンプまたはシェアードセンスアン
プの構成を示す平面図である。
プの構成を示す平面図である。
【図３】１ＧｂｉｔＤＲＡＭに用いられるセンスアンプ
ＳＡ1およびＳＡ2ならびに領域３内のシェアードゲート
トランジスタＳ1〜Ｓ4の配置関係を示す平面図である。
ＳＡ1およびＳＡ2ならびに領域３内のシェアードゲート
トランジスタＳ1〜Ｓ4の配置関係を示す平面図である。
【図４】本発明による位相シフトマスクの実施形態の部
分平面図である。
分平面図である。
【図５】図４の位相シフトマスクの拡大断面図である。
【図６】図４の位相シフトマスクを透過した露光用光の
相対透過強度分布と、図４の位相シフトマスクから補助
パターンを取り除いたマスクを透過した露光用光の相対
透過強度分布を示すグラフである。
相対透過強度分布と、図４の位相シフトマスクから補助
パターンを取り除いたマスクを透過した露光用光の相対
透過強度分布を示すグラフである。
【図７】（ａ）から（ｃ）は、本発明の位相シフトマス
クを用いた半導体装置の製造方法を説明するための工程
断面図である。
クを用いた半導体装置の製造方法を説明するための工程
断面図である。
【図８】ゲートトランジスタのしきい電圧（Ｖｔ）のゲ
ート長依存性（短チャネル効果特性）を示すグラフであ
る。
ート長依存性（短チャネル効果特性）を示すグラフであ
る。
ＳＡ1〜ＳＡn センスアンプ Ｓ1〜Ｓ2n シェアードゲートトランジスタ Ｓ1'〜Ｓ2n' シェアードゲートトランジスタ Ｄ1〜Ｄn データ線 Ｄ1'〜Ｄn' データ線 １ メモリセルアレイ ２ メモリセルアレイ ３ シェアードゲートトランジスタＳ1〜Ｓ2nが配置さ
れている領域。 ４ シェアードゲートトランジスタＳ1’〜Ｓ2n’が配
置されている領域。 ５ ゲート配線 ５０ マスク基板 ５１ 遮光膜 ６０ 半導体基板 ６１ ゲート絶縁膜 ６２ 多結晶シリコン膜 ６３ レジスト膜 ６４ レジストパターン ６５ ゲート配線 １０１ 活性領域 １０２ ゲート配線 １０３ 補助パターン
れている領域。 ４ シェアードゲートトランジスタＳ1’〜Ｓ2n’が配
置されている領域。 ５ ゲート配線 ５０ マスク基板 ５１ 遮光膜 ６０ 半導体基板 ６１ ゲート絶縁膜 ６２ 多結晶シリコン膜 ６３ レジスト膜 ６４ レジストパターン ６５ ゲート配線 １０１ 活性領域 １０２ ゲート配線 １０３ 補助パターン
Claims (11)
- 【請求項１】 一の方向に沿って配列された複数のシェ
アードセンスアンプと、前記複数のシェアードセンスア
ンプの両側に配置された複数のシェアードゲートトラン
ジスタとを備えた半導体集積回路装置を製造するための
透過型露光用位相シフトマスクであって、 マスク基板と、 前記マスク基板に形成され、露光のための光を透過する
開口部を有する遮光膜とを備え、 前記遮光膜の開口部は、前記複数のシェアードゲートト
ランジスタのためのゲート配線パターンと、前記ゲート
配線パターンの両側に配置された補助パターンとを有し
ており、 前記補助パターンを透過する前記光の位相と前記ゲート
配線パターンを透過する前記光の位相とが実質的に逆位
相となるようにする位相シフタが前記マスク基板に形成
されている透過型露光用位相シフトマスク。 - 【請求項２】 前記ゲート配線パターンをレジスト膜に
転写するための露光工程において前記補助パターンを透
過する光が前記ゲート配線パターンの転写に必要な露光
量を下回る露光量を前記レジスト膜に与えるように、前
記補助パターンの幅が調整されている請求項１に記載の
透過型露光用位相シフトマスク。 - 【請求項３】 前記補助パターンの幅は、前記レジスト
上において０．１６μｍ以下である請求項２に記載の透
過型露光用位相シフトマスク。 - 【請求項４】 前記位相シフタは、前記マスク基板に設
けられた凹部によって構成されている請求項１に記載の
透過型露光用位相シフトマスク。 - 【請求項５】 前記位相シフタは、前記マスク基板に設
けられた凸部によって構成されている請求項１に記載の
透過型露光用位相シフトマスク。 - 【請求項６】 前記マスク基板に設けられた前記凸部
は、前記マスク基板上に形成された膜によって構成され
ている請求項５に記載の透過型露光用位相シフトマス
ク。 - 【請求項７】 前記シェアードゲートトランジスタのゲ
ート配線の幅は、０．２５μｍ以下であることを特徴と
する請求項１に記載の透過型露光用位相シフトマスク。 - 【請求項８】 前記ゲート配線パターンの主要部は、前
記一の方向に沿って直線状に延びることを特徴とする請
求項１に記載の透過型露光用位相シフトマスク。 - 【請求項９】 前記位相シフタは、前記補助パターンを
透過する露光用光の位相と前記ゲート配線パターンを透
過する露光用光の位相との差を１８０度にする請求項１
に記載の透過型露光用位相シフトマスク。 - 【請求項１０】 請求項１から９の何れかに記載の透過
型露光用位相シフトマスクを用いた半導体集積回路装置
の製造方法であって、 半導体基板上に複数のシェアードゲートトランジスタの
ゲート配線のための薄膜を堆積する工程と、 前記薄膜上にレジスト膜を形成する工程と、 前記透過型露光用位相シフトマスクを用いて、前記ゲー
ト配線のためのパターンを前記レジスト膜に転写する工
程と、を包含する半導体集積回路装置の製造方法。 - 【請求項１１】 前記ゲート配線のためのパターンを前
記レジスト膜に転写する工程は、前記補助パターンを前
記レジスト膜に転写しない露光条件で実行される請求項
１０に記載の半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2710098A JPH11223930A (ja) | 1998-02-09 | 1998-02-09 | 透過型露光用位相シフトマスクおよび該シフトマスクを用いた半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2710098A JPH11223930A (ja) | 1998-02-09 | 1998-02-09 | 透過型露光用位相シフトマスクおよび該シフトマスクを用いた半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11223930A true JPH11223930A (ja) | 1999-08-17 |
Family
ID=12211676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2710098A Withdrawn JPH11223930A (ja) | 1998-02-09 | 1998-02-09 | 透過型露光用位相シフトマスクおよび該シフトマスクを用いた半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11223930A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6623895B2 (en) | 2000-05-01 | 2003-09-23 | Asml Masktools Netherlands B.V. | Hybrid phase-shift mask |
| JP2009092789A (ja) * | 2007-10-05 | 2009-04-30 | Elpida Memory Inc | 位相シフト型フォトマスクの製造方法、位相シフト型フォトマスク、半導体装置の製造方法及び半導体装置 |
-
1998
- 1998-02-09 JP JP2710098A patent/JPH11223930A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6623895B2 (en) | 2000-05-01 | 2003-09-23 | Asml Masktools Netherlands B.V. | Hybrid phase-shift mask |
| US6835510B2 (en) | 2000-05-01 | 2004-12-28 | Asml Masktools B.V. | Hybrid phase-shift mask |
| JP2009092789A (ja) * | 2007-10-05 | 2009-04-30 | Elpida Memory Inc | 位相シフト型フォトマスクの製造方法、位相シフト型フォトマスク、半導体装置の製造方法及び半導体装置 |
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