JPH11224920A - チップサイズ半導体パッケージの製造方法 - Google Patents

チップサイズ半導体パッケージの製造方法

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JPH11224920A
JPH11224920A JP10318846A JP31884698A JPH11224920A JP H11224920 A JPH11224920 A JP H11224920A JP 10318846 A JP10318846 A JP 10318846A JP 31884698 A JP31884698 A JP 31884698A JP H11224920 A JPH11224920 A JP H11224920A
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csp
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Abstract

(57)【要約】 【課題】 従来のＣＳＰ製造法の課題、すなわち高製造
コストであること、ＣＳＰ内部への湿気の浸透懸念があ
ること、及び外部からの機械的衝撃に弱いこと、を解決
し得るＣＳＰの製造方法を提供する。 【解決手段】 複数のダイパッドを有し、該各ダイパッ
ドがタイバーを介して夫々導電性フレームに支持された
構造のパッケージフレームを準備する工程と、該各ダイ
パッド上に半導体チップを載置・接着するダイボンディ
ング工程と、該各半導体チップと該導電性フレームとを
複数の導電性ワイヤーにより相互に連結するワイヤーボ
ンディング工程と、該各導電性ワイヤーの表面に導電性
物質を鍍金する工程と、該各半導体チップの表面に絶縁
物質層を形成する工程と、該各導電性ワイヤーの所定部
位を切断する工程と、該各タイバーを除去する工程を順
次行う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、チップサイズ半導
体パッケージ（Chip Size Semiconductor Package；以
下、ＣＳＰと称す）の製造方法に係るもので、詳しく
は、半導体チップ上に形成された各ボンドパッド上に導
電線を直接ボンディングしてパッケージを構成するＣＳ
Ｐの製造方法に関するものである。
【０００２】
【従来の技術】従来のＣＳＰの製造方法においては、先
ず、図５（Ａ）に示すように、複数のボンドパッド１３
が形成された半導体チップ（又はウェーハ）１１を準備
した後、ボンドパッド１３の形成部位を除いた半導体チ
ップ１１の上面に保護層（passivation layer）１５を
形成する。次いで、図５（Ｂ）に示すように、ボンドパ
ッド１３及び保護層１５の上面にＴｉＷからなる第１導
電層１７及びＡｕからなる第２導電層１９をスパッタリ
ング（sputtering）により順次形成した後、図５（Ｃ）
に示すように、ボンドパッド１３上の導電層部位に、例
えば、金（Ａｕ）からなる導電線２１の一端をボンディ
ングし、次いで、該導電線を約１〜２mm長さに切断す
る。ここで、該導電線は、直線又は曲線状に形成され
る。
【０００３】尚、第２導電層１９は、後述する電気鍍金
を行う工程において、通電共通端子として用いられる。
【０００４】その後、図６（Ａ）に示すように、ボンド
パッド１３の形成部位を除いた第２導電層１９の上面に
フォトレジスト（Photo Resisit）の層２３を形成し、
次いで、図６（Ｂ）に示すように、導電線２１の強度を
向上させるため、該導電線の表面にニッケル（Ｎｉ）の
鍍金層２５を形成した後、図６（Ｃ）に示すように、該
ニッケルの鍍金層の表面に、更に金（Ａｕ）の鍍金層を
形成する（該金鍍金は、ＣＳＰをプリント配線板などに
実装するとき、導電線２１とプリント配線基板との電気
的ソルダー接合性（Solder joint）を向上させ、更に腐
食を防止する役割を担う。
【０００５】ここで、これらの鍍金は，電気鍍金法にて
行われる。
【０００６】最終的に、フォトレジストの層２３並びに
ボンドパッド１３の形成部位を除いた領域に形成された
第１導電層１７及び第２導電層１９を夫々除去する。
【０００７】然るに、このような従来のＣＳＰの製造方
法においては、導電線２１の強度及び電気的ソルダーの
接合性を向上させ、該導電線の腐食を防止すべく電気鍍
金を行うわけであるが、そのためにスパッタリングによ
る導電層の形成、更にはその保護層としてのフォトレジ
スト層の形成を要し、操作を煩雑にするばかりか製造原
価が上昇するという不都合な点があった。
【０００８】また、出来上がったパッケージは半導体チ
ップ１１と導電線２１との接続面を介しての湿気の浸透
が懸念されると共に、該半導体チップの表面が外部に露
出しているため、外部からの機械的な衝撃に弱いという
不都合な点があった。
【０００９】
【発明が解決しようとする課題】本発明は、従来のＣＳ
Ｐ製造法の課題、すなわち高製造コストであること、Ｃ
ＳＰ内部への湿気の浸透懸念があること、及び外部から
の機械的衝撃に弱いこと、を解決し得るＣＳＰ製造法を
提供することを目的とする。
【００１０】
【課題を解決するための手段】そこで、本発明者は、Ｓ
ＯＪパッケージ（Small Out−line J-Leaded Package：
以下、ＳＯＪと称す）のような従来の半導体の製造技術
の適用に着目する（製造原価の低廉化）と共に、半導体
チップの表面をコーティングする（ＣＳＰの内部への湿
気の浸透防止と外部からの機械的衝撃の緩和、ひいては
ＣＳＰの信頼性の向上）ことによって、前記の課題を解
決し得ることを見い出し、本発明を完成させるに至った
ものである。
【００１１】すなわち、本発明は、ＣＳＰの製造方法で
あって、複数のダイパッドを有し、該各ダイパッドがタ
イバーを介して夫々導電性フレームに支持された構造の
パッケージフレームを準備する工程と、該各ダイパッド
上に半導体チップを載置・接着するダイボンディング工
程と、該各半導体チップと該導電性フレームとを複数の
導電性ワイヤーにより相互に連結するワイヤーボンディ
ング工程と、該各導電性ワイヤーの表面に導電性物質を
鍍金する工程と、該各半導体チップの表面に絶縁物質層
を形成する工程と、該各導電性ワイヤーの所定部位を切
断する工程と、該各タイバーを除去する工程を順次行う
ことを特徴とする。
【００１２】ここで、前記の鍍金工程における導電性物
質として、Ｎｉ及びＡｕを用いる（鍍金の順番はＮｉそ
してＡｕである）。因みに、Ｎｉは導電性ワイヤー２１
の強度の向上に、そしてＡｕは該導電性ワイヤーの腐食
を防止してソルダー接合性の向上に、それぞれ資する。
【００１３】また、前記の鍍金は、電気鍍金法にて行わ
れるのが好ましく、更に、該電気鍍金時に、導電性フレ
ーム４５を通電共通端子として用いることが好ましい
（工程を簡略化し得るからである）。
【００１４】更に、前記の絶縁物質としては、エポキシ
樹脂を用いることが好ましい。この半導体チップ表面の
コーティングは、半導体チップを外部からの機械的衝撃
から保護し、湿気の浸透を阻止するものである。
【００１５】
【発明の実施の形態】以下、本発明を一実施態様を示し
た図面を参照しつつ詳細に説明する。
【００１６】図１及び図２は、本発明に係るＣＳＰの製
造工程をその順番に従って示した平面図であり、図３及
び図４は、図１及び図２に対応する断面図である(半導
体チップ及びそれの付属品の一単位を示したもの)。
【００１７】本発明に係るＣＳＰの製造方法は、先ず、
パッケージフレーム４０を準備する。尚、このパッケー
ジフレーム４０は、複数のダイパッド４３と、該各ダイ
パッド４３を夫々囲んでいる導電性フレーム４５と、該
各ダイパッドと該導電性フレームとを連結し、該各ダイ
パッド４３を該導電性フレームに支持するタイバー４７
と、を備えて構成されている（図１（Ａ）及び図３
（Ａ）参照）。
【００１８】次いで、各ダイパッド４３上に半導体チッ
プ４９を夫々載置・接着する（図１（Ｂ）及び図３
（Ｂ）参照）。このとき、該半導体チップは、絶縁性接
着フィルム（図示せず）又は絶縁性接着剤（図示せず）
を介して接着される。
【００１９】次いで、半導体チップ４９上に形成された
複数のボンディングパッド（図示せず）と導電性フレー
ム４５の所定部位とを複数の導電性ワイヤー５１により
連結する（図１（Ｃ）及び図３（Ｃ）参照）。
【００２０】次いで、各導電性ワイヤー５１の表面にＮ
ｉ及びＡｕをこの順に鍍金してＮｉ（鍍金）層５３及び
Ａｕ（鍍金）層５５を夫々形成する(図２（Ａ）及び図
４（Ａ）参照)。ここで、該Ｎｉ（鍍金）層及びＡｕ
（鍍金）層は、電気鍍金法にて形成し、該電気鍍金にお
いて、導電性フレーム４５を通電共通端子として用い
る。
【００２１】次いで、各半導体チップ４９の表面に絶縁
物質としてエポキシ樹脂からなる層５７を形成し（図２
（Ｂ）及び図４（Ｂ）参照）、その後で、Ｎｉ（鍍金）
層５３及びＡｕ（鍍金）層５５がその上に形成された導
電性ワイヤー５１を所望の長さに切断する。この切断さ
れた導電性ワイヤーは、半導体チップ４９の電気信号を
外部に伝送するための経路となる（図２（Ｃ）及び図４
（Ｃ）参照）。
【００２２】最終的に、各タイバー４７を夫々除去し、
導電性フレーム４５から各半導体チップ４９を夫々分離
して本発明に係る全ての工程を終了する（図２（Ｄ）及
び図４（Ｄ）参照）。
【００２３】
【発明の効果】以上説明したように本発明に係るＣＳＰ
の製造方法においては、ワイヤーボンディング工程を終
了した後、半導体チップの表面を絶縁物質を用いてコー
ティングするようになっているため、ボンディングパッ
ドを介するＣＳＰ内部への湿気の侵入を阻止し得るとい
う効果がある。
【００２４】また、半導体チップの下面にダイパッドを
備えているため、その弾性にて外部からの機械的衝撃に
充分に耐え得るという効果がある（前記の絶縁物質によ
るコーティングとあいまった効果である）。
【図面の簡単な説明】
【図１】本発明に係るＣＳＰの製造工程の一実施態様を
その順番に従って示した平面図である。
【図２】本発明に係るＣＳＰの製造工程の一実施態様を
図１に続いてその順番に従って示した平面図である。
【図３】図１に対応する断面図である。
【図４】図２に対応する断面図である。
【図５】従来のチップサイズ半導体パッケージの製造工
程をその順番に従って示した断面図である。
【図６】従来のチップサイズ半導体パッケージの製造工
程を図５に引き続いてその順番に従って示した断面図で
ある。
【符号の説明】
４０：パッケージフレーム ４３：ダイパッド ４５：導電性フレーム ４７：タイバー ４９：半導体チップ ５１：導電性ワイヤー ５３：Ｎｉ鍍金層 ５５：Ａｕ鍍金層 ５７：絶縁物質層（エポキシ化合物からなる層）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 23/12

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 複数のダイパッドを有し、該各ダイパッ
    ドがタイバーを介して夫々導電性フレームに支持された
    構造のパッケージフレームを準備する工程と、 該各ダイパッド上に半導体チップを載置・接着するダイ
    ボンディング工程と、 該各半導体チップと該導電性フレームとを複数の導電性
    ワイヤーにより相互に連結するワイヤーボンディング工
    程と、 該各導電性ワイヤーの表面に導電性物質を鍍金する工程
    と、 該各半導体チップの表面に絶縁物質層を形成する工程
    と、 該各導電性ワイヤーの所定部位を切断する工程と、 該各タイバーを除去する工程を順次行うチップサイズ半
    導体パッケージの製造方法。
  2. 【請求項２】 前記の導電性物質がＮｉとＡｕであり、
    前記の鍍金がＮｉ、Ａｕの順に行われる請求項１記載の
    チップサイズ半導体パッケージの製造方法。
  3. 【請求項３】 前記の鍍金が電気鍍金法にて行われる請
    求項２記載のチップサイズ半導体パッケージの製造方
    法。
  4. 【請求項４】 前記の電気鍍金が前記の導電性フレーム
    を通電共通端子として用いることによって行われる請求
    項３記載のチップサイズ半導体パッケージの製造方法。
  5. 【請求項５】 前記の絶縁物質層がエポキシ樹脂からな
    るものである請求項１乃至４のいずれか１項に記載のチ
    ップサイズ半導体パッケージの製造方法。
JP10318846A 1997-11-15 1998-11-10 チップサイズ半導体パッケージの製造方法 Pending JPH11224920A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR60261/1997 1997-11-15
KR1019970060261A KR100244504B1 (ko) 1997-11-15 1997-11-15 칩 사이즈 반도체 패키지의 제조방법

Publications (1)

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JPH11224920A true JPH11224920A (ja) 1999-08-17

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ID=19524818

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JP10318846A Pending JPH11224920A (ja) 1997-11-15 1998-11-10 チップサイズ半導体パッケージの製造方法

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US (1) US5933711A (ja)
JP (1) JPH11224920A (ja)
KR (1) KR100244504B1 (ja)
CN (1) CN1104044C (ja)

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