JPH11224946A - 半導体装置およびその作製方法 - Google Patents
半導体装置およびその作製方法Info
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- H10P30/00—Ion implantation into wafers, substrates or parts of devices
- H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
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- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 プロセス制御性の高い構造で効果的に短チャ
ネル効果を抑制しうる半導体装置を提供する。 【解決手段】 ドレイン領域１０２とチャネル形成領域
１０６との接合部に沿って、チャネル幅方向に対して局
所的にピニング領域１０５を配置する。この様な構造と
すると、ピニング領域１０５によってドレイン側からの
空乏層の広がりが抑えられるため短チャネル効果を効果
的に抑制することができる。また、キャリアの移動経路
が確保されているため高いモビリティを維持できる。
ネル効果を抑制しうる半導体装置を提供する。 【解決手段】 ドレイン領域１０２とチャネル形成領域
１０６との接合部に沿って、チャネル幅方向に対して局
所的にピニング領域１０５を配置する。この様な構造と
すると、ピニング領域１０５によってドレイン側からの
空乏層の広がりが抑えられるため短チャネル効果を効果
的に抑制することができる。また、キャリアの移動経路
が確保されているため高いモビリティを維持できる。
Description
【０００１】
【発明が属する技術分野】本願発明は、単結晶シリコン
基板を利用して形成された半導体装置、特に絶縁ゲイト
型電界効果トランジスタ（ＭＯＳＦＥＴまたはＩＧＦＥ
Ｔと呼ばれる）の構成に関する。特に、チャネル長が
0.3μｍ以下（代表的には0.05〜0.2 μｍ）の微細素子
を作製する場合において効果を発揮する技術である。
基板を利用して形成された半導体装置、特に絶縁ゲイト
型電界効果トランジスタ（ＭＯＳＦＥＴまたはＩＧＦＥ
Ｔと呼ばれる）の構成に関する。特に、チャネル長が
0.3μｍ以下（代表的には0.05〜0.2 μｍ）の微細素子
を作製する場合において効果を発揮する技術である。
【０００２】また、本願発明はＭＯＳＦＥＴを集積化し
て構成されたＩＣ、ＶＬＳＩ、ＵＬＳＩなどの様々な半
導体回路に応用することが可能である。
て構成されたＩＣ、ＶＬＳＩ、ＵＬＳＩなどの様々な半
導体回路に応用することが可能である。
【０００３】
【従来の技術】ＭＯＳＦＥＴは、ゲイト電圧によって、
ゲイト直下の半導体（シリコン）界面の電位を変化さ
せ、ソース・ドレイン間の電子流、或いは、正孔流をオ
ン・オフ制御する。
ゲイト直下の半導体（シリコン）界面の電位を変化さ
せ、ソース・ドレイン間の電子流、或いは、正孔流をオ
ン・オフ制御する。
【０００４】ところがトランジスタのチャネル長を短く
していくと、ソースとドレイン近傍の空間電荷領域（空
乏層ともいう）が接するようになる。このとき、ゲイト
に近い半導体界面の電位はゲイト電位で制御可能である
が、ゲイトから深い部分の電位はゲイト電圧を下げても
ドレイン電圧の影響を受けて高いままである。
していくと、ソースとドレイン近傍の空間電荷領域（空
乏層ともいう）が接するようになる。このとき、ゲイト
に近い半導体界面の電位はゲイト電位で制御可能である
が、ゲイトから深い部分の電位はゲイト電圧を下げても
ドレイン電圧の影響を受けて高いままである。
【０００５】即ち、トランジスタをオフにするためにゲ
イト電圧を０Ｖにしても、半導体基板の電位の高い部分
（空間電荷領域の広がった部分）を通って漏れ電流が流
れてしまう。これが、短チャネル効果と呼ばれるもの
で、Ｓ値（サブスレッショルド係数）の増加やしきい値
電圧の低下といった現象として現れる。
イト電圧を０Ｖにしても、半導体基板の電位の高い部分
（空間電荷領域の広がった部分）を通って漏れ電流が流
れてしまう。これが、短チャネル効果と呼ばれるもの
で、Ｓ値（サブスレッショルド係数）の増加やしきい値
電圧の低下といった現象として現れる。
【０００６】短チャネル効果の程度の大きい現象とし
て、電流が流れっぱなしとなるパンチスルーが生じる。
ＭＯＳＦＥＴの微細化へのメリットは、低電圧化・高速
化にある。この成功のためには、短チャネル効果の抑
制、及び、オン時の抵抗低減が鍵となる。
て、電流が流れっぱなしとなるパンチスルーが生じる。
ＭＯＳＦＥＴの微細化へのメリットは、低電圧化・高速
化にある。この成功のためには、短チャネル効果の抑
制、及び、オン時の抵抗低減が鍵となる。
【０００７】短チャネル効果を抑制しながら、ＭＯＳＦ
ＥＴを微細化する目安として、1974年にDennard によっ
て提案されたスケーリング法がある。この方法から短チ
ャネル効果を抑制したままゲイト長を短くしていくため
には、（１）ゲイト絶縁膜を薄くする、（２）ソース／
ドレイン接合深さを浅くする、（３）空間電荷領域幅
（空乏層幅）を抑える、といった手段が有効である。
ＥＴを微細化する目安として、1974年にDennard によっ
て提案されたスケーリング法がある。この方法から短チ
ャネル効果を抑制したままゲイト長を短くしていくため
には、（１）ゲイト絶縁膜を薄くする、（２）ソース／
ドレイン接合深さを浅くする、（３）空間電荷領域幅
（空乏層幅）を抑える、といった手段が有効である。
【０００８】（１）については、現行３nmが限界であ
る。（２）に関してもイオンドーピング装置の工夫やレ
ーザードーピングといった検討が行われているが、ディ
ープサブミクロンサイズ以下では様々な問題を残してい
る。
る。（２）に関してもイオンドーピング装置の工夫やレ
ーザードーピングといった検討が行われているが、ディ
ープサブミクロンサイズ以下では様々な問題を残してい
る。
【０００９】（３）の方法としては、まず考えられるの
がチャネル形成領域の濃度を高めること、即ち、チャネ
ルドープである。しかし、0.18μｍルールといった微細
寸法でＭＯＳＦＥＴを形成するには、 1×1018atoms/cm
3 程度の不純物を添加する必要があり、オン電流を大幅
に低下させる原因となってしまう。
がチャネル形成領域の濃度を高めること、即ち、チャネ
ルドープである。しかし、0.18μｍルールといった微細
寸法でＭＯＳＦＥＴを形成するには、 1×1018atoms/cm
3 程度の不純物を添加する必要があり、オン電流を大幅
に低下させる原因となってしまう。
【００１０】その他の方法として、図２（Ａ）に示す様
なDouble Implanted LDDと呼ばれる方法が挙げられる。
これはイオン打ち込みによってｎ- 領域（ＬＤＤ領域）
２０１、２０２の直下またはそれを囲む様にやや弱めの
Ｐ型（ｐ- ）領域２０３、２０４を設けた構造である。
特にＬＤＤ領域を囲む様にして設けた場合にはポケット
構造と呼ばれることもある。
なDouble Implanted LDDと呼ばれる方法が挙げられる。
これはイオン打ち込みによってｎ- 領域（ＬＤＤ領域）
２０１、２０２の直下またはそれを囲む様にやや弱めの
Ｐ型（ｐ- ）領域２０３、２０４を設けた構造である。
特にＬＤＤ領域を囲む様にして設けた場合にはポケット
構造と呼ばれることもある。
【００１１】さらに、チャネル部の基板内部に基板より
高濃度のｐ型領域（ｐ- 領域）２０６を形成するパンチ
スルーストッパー構造（図２（Ｂ））も提案されてい
る。これらの方法は、全て基板深さ方向、或いは、ゲイ
ト（チャネル）長方向のエンジニアリングである。
高濃度のｐ型領域（ｐ- 領域）２０６を形成するパンチ
スルーストッパー構造（図２（Ｂ））も提案されてい
る。これらの方法は、全て基板深さ方向、或いは、ゲイ
ト（チャネル）長方向のエンジニアリングである。
【００１２】
【発明が解決しようとする課題】ところが、従来例の図
２（Ａ）、（Ｂ）に述べた様な構造ではいくつかの問題
もある。図２（Ａ）の構造は、ドレイン領域（ＬＤＤ領
域も含めて）の直下のみにｐ- 領域が設けられた構造で
あるため、あまり短チャネル効果の抑制効果を期待でき
ない。
２（Ａ）、（Ｂ）に述べた様な構造ではいくつかの問題
もある。図２（Ａ）の構造は、ドレイン領域（ＬＤＤ領
域も含めて）の直下のみにｐ- 領域が設けられた構造で
あるため、あまり短チャネル効果の抑制効果を期待でき
ない。
【００１３】また、ポケット構造と呼ばれるタイプでは
キャリア（電子を例にとる）はドレイン領域に到達する
前に必ずｐ- 領域を通過することになるので、移動度の
低下を招くといった問題が生じる。
キャリア（電子を例にとる）はドレイン領域に到達する
前に必ずｐ- 領域を通過することになるので、移動度の
低下を招くといった問題が生じる。
【００１４】また、図２（Ｃ）の構造は通常ゲイト電極
を形成した後に、スルードーピングによって深さ方向の
濃度制御を行う。従って、濃度分布の制御が非常に困難
である上、半導体層界面の結晶性を崩してしまうため、
移動度を高めるためには好ましい手段とは言えない。
を形成した後に、スルードーピングによって深さ方向の
濃度制御を行う。従って、濃度分布の制御が非常に困難
である上、半導体層界面の結晶性を崩してしまうため、
移動度を高めるためには好ましい手段とは言えない。
【００１５】そこで本願発明では、プロセス制御性の高
い構造で効果的に短チャネル効果を抑制しうるＭＯＳＦ
ＥＴを提供することを課題とする。
い構造で効果的に短チャネル効果を抑制しうるＭＯＳＦ
ＥＴを提供することを課題とする。
【００１６】
【課題を解決するための手段】本願発明は、短チャネル
効果を抑制するための不純物領域をチャネル幅方向に対
して局所的（一か所乃至数カ所）に施すという構成を基
本とする。即ち、チャネル幅方向にソース／ドレインと
は逆導電型の高抵抗領域を形成することにより、ドレイ
ンからの空間電荷領域（空乏層）の広がりを抑制し、且
つ、高オン電流を得ることが可能となる。
効果を抑制するための不純物領域をチャネル幅方向に対
して局所的（一か所乃至数カ所）に施すという構成を基
本とする。即ち、チャネル幅方向にソース／ドレインと
は逆導電型の高抵抗領域を形成することにより、ドレイ
ンからの空間電荷領域（空乏層）の広がりを抑制し、且
つ、高オン電流を得ることが可能となる。
【００１７】従来の深さ、或いは、チャネル長方向のエ
ンジニアリングに比べて、チャネル幅方向のエンジニア
リングの優位性は、次の点にある。 （１）プロセス制御性が容易である。 （２）空間電荷領域抑制領域とチャネル形成領域とが分
離しているので、反転層（チャネル領域）内における不
純物濃度を低くすることが可能である（オン時の抵抗が
小さくなりキャリア移動度が向上する）。
ンジニアリングに比べて、チャネル幅方向のエンジニア
リングの優位性は、次の点にある。 （１）プロセス制御性が容易である。 （２）空間電荷領域抑制領域とチャネル形成領域とが分
離しているので、反転層（チャネル領域）内における不
純物濃度を低くすることが可能である（オン時の抵抗が
小さくなりキャリア移動度が向上する）。
【００１８】なお、空間電荷領域抑制領域（空乏層抑制
領域）とは、ドレイン側空乏層のソース側への広がりを
抑えるために形成された不純物領域を指している。本発
明者らは空乏層を抑止する効果があたかも空乏層をピン
止めする様に捉えられることから、この領域をピニング
領域（pinning region）と呼んでいる。
領域）とは、ドレイン側空乏層のソース側への広がりを
抑えるために形成された不純物領域を指している。本発
明者らは空乏層を抑止する効果があたかも空乏層をピン
止めする様に捉えられることから、この領域をピニング
領域（pinning region）と呼んでいる。
【００１９】
【発明の実施の形態】本願発明の実施の形態について、
以下に示す実施例でもって詳細な説明を行うこととす
る。
以下に示す実施例でもって詳細な説明を行うこととす
る。
【００２０】〔実施例１〕本願発明のＭＯＳＦＥＴの構
成の一部（ソース／ドレイン電極は省略している）を図
１に示す。図１（Ａ）は上面図であり、図１（Ｂ）は図
１（Ａ）をＡ−Ａ’で切った断面、図１（Ｃ）は図１
（Ａ）をＢ−Ｂ’で切った断面である。
成の一部（ソース／ドレイン電極は省略している）を図
１に示す。図１（Ａ）は上面図であり、図１（Ｂ）は図
１（Ａ）をＡ−Ａ’で切った断面、図１（Ｃ）は図１
（Ａ）をＢ−Ｂ’で切った断面である。
【００２１】図１（Ａ）、（Ｂ）、（Ｃ）において、１
０１はソース領域、１０２はドレイン領域、１０３はフ
ィールド酸化膜、１０４はゲイト電極である。そして、
ゲイト電極１０４の下にもぐり込む様にして形成された
不純物領域１０５が、本願発明の特徴であるピニング領
域である。
０１はソース領域、１０２はドレイン領域、１０３はフ
ィールド酸化膜、１０４はゲイト電極である。そして、
ゲイト電極１０４の下にもぐり込む様にして形成された
不純物領域１０５が、本願発明の特徴であるピニング領
域である。
【００２２】なお、本明細書中ではソース領域１０１、
ドレイン領域１０２しか記載していないが、この中には
ＬＤＤ領域やオフセット領域などの高抵抗領域も含める
ものとする。重要なのはピニング領域をチャネル形成領
域とドレイン領域との境界（接合部）付近に設けて空乏
層の広がりを抑制するという構成であり、ＬＤＤ構造や
オフセット構造の有無は問題ではない。
ドレイン領域１０２しか記載していないが、この中には
ＬＤＤ領域やオフセット領域などの高抵抗領域も含める
ものとする。重要なのはピニング領域をチャネル形成領
域とドレイン領域との境界（接合部）付近に設けて空乏
層の広がりを抑制するという構成であり、ＬＤＤ構造や
オフセット構造の有無は問題ではない。
【００２３】また、本明細書中においてチャネル形成領
域とは、ゲイト電極の下に位置する半導体領域を指す。
ピニング領域も半導体表面ではチャネルが形成されうる
ので広義な意味ではチャネル形成領域に含まれる。
域とは、ゲイト電極の下に位置する半導体領域を指す。
ピニング領域も半導体表面ではチャネルが形成されうる
ので広義な意味ではチャネル形成領域に含まれる。
【００２４】そこで本明細書ではチャネル形成領域をピ
ニング領域（不純物領域）１０５と、不純物が添加され
なかった領域（以下、アンドープ領域と呼ぶ）１０６と
に区別して記載する。即ち、アンドープ領域とはシリコ
ン基板濃度またはウェル濃度がそのまま残った領域と考
えてよい。
ニング領域（不純物領域）１０５と、不純物が添加され
なかった領域（以下、アンドープ領域と呼ぶ）１０６と
に区別して記載する。即ち、アンドープ領域とはシリコ
ン基板濃度またはウェル濃度がそのまま残った領域と考
えてよい。
【００２５】ところで、ピニング領域１０５はソース／
ドレイン領域とは逆導電型の不純物を添加して形成され
る。空乏層はＰＮ接合部の濃度差によって幅が決定する
ため、チャネル形成領域よりも濃度の高い領域を形成す
ることで空乏層の広がりを抑えることができる。
ドレイン領域とは逆導電型の不純物を添加して形成され
る。空乏層はＰＮ接合部の濃度差によって幅が決定する
ため、チャネル形成領域よりも濃度の高い領域を形成す
ることで空乏層の広がりを抑えることができる。
【００２６】例えば、Ｎチャネル型ＭＯＳＦＥＴを形成
するにあたってチャネル形成領域としてＰ型シリコン基
板そのものを利用する場合、ピニング領域は基板よりも
強いＰ型の不純物領域で構成すれば良い。
するにあたってチャネル形成領域としてＰ型シリコン基
板そのものを利用する場合、ピニング領域は基板よりも
強いＰ型の不純物領域で構成すれば良い。
【００２７】具体的には、チャネル形成領域がＰ型なら
ば１３族から選ばれた元素（代表的にはボロン）を添加
して形成する。また、チャネル形成領域がＮ型ならば１
５族から選ばれた元素（代表的にはリン又は砒素）を添
加すれば良い。勿論、チャネル形成領域はシリコン基板
を利用するのであっても、不純物添加で形成したウェル
を利用するのであっても良い。
ば１３族から選ばれた元素（代表的にはボロン）を添加
して形成する。また、チャネル形成領域がＮ型ならば１
５族から選ばれた元素（代表的にはリン又は砒素）を添
加すれば良い。勿論、チャネル形成領域はシリコン基板
を利用するのであっても、不純物添加で形成したウェル
を利用するのであっても良い。
【００２８】なお、上述の１３族又は１５族から選ばれ
た元素は単結晶シリコンのエネルギーバンドをシフトさ
せることでキャリア（電子または正孔）にとってのエネ
ルギー障壁を形成している。そういった意味で、ピニン
グ領域はエネルギーバンドをシフトさせてなる領域と呼
ぶこともできる。
た元素は単結晶シリコンのエネルギーバンドをシフトさ
せることでキャリア（電子または正孔）にとってのエネ
ルギー障壁を形成している。そういった意味で、ピニン
グ領域はエネルギーバンドをシフトさせてなる領域と呼
ぶこともできる。
【００２９】不純物を添加しないアンドープ領域とピニ
ング領域との間にはバンドギャップがシフトした分に相
当するエネルギー差が生まれる。この電位的な障壁はし
きい値電圧の相違といった形で現れる。
ング領域との間にはバンドギャップがシフトした分に相
当するエネルギー差が生まれる。この電位的な障壁はし
きい値電圧の相違といった形で現れる。
【００３０】この障壁の高さは実効キャリア濃度（Ｎ
型、Ｐ型の相対的な濃度差）によって変化するが、不純
物元素の添加濃度で調節できる。本願発明では、添加す
る不純物元素の濃度を１×1017〜５×1019atoms/cm3
（好ましくは１×1018〜５×1019atoms/cm3 ）の範囲で
調節する。
型、Ｐ型の相対的な濃度差）によって変化するが、不純
物元素の添加濃度で調節できる。本願発明では、添加す
る不純物元素の濃度を１×1017〜５×1019atoms/cm3
（好ましくは１×1018〜５×1019atoms/cm3 ）の範囲で
調節する。
【００３１】また、ピニング領域１０５は、最も典型的
には図１（Ａ）に示す様にチャネル形成領域（ゲイト電
極１０４直下の半導体領域）とソースまたはドレイン領
域１０１、１０２との接合部に配列して形成される。即
ち、接合部付近ではピニング領域１０５とアンドープ領
域１０６とが交互に並んで配置される。
には図１（Ａ）に示す様にチャネル形成領域（ゲイト電
極１０４直下の半導体領域）とソースまたはドレイン領
域１０１、１０２との接合部に配列して形成される。即
ち、接合部付近ではピニング領域１０５とアンドープ領
域１０６とが交互に並んで配置される。
【００３２】この様子を断面で見ると、図１（Ｂ）に示
す様になる。この様に、キャリアが優先的に移動する領
域（アンドープ領域１０６）と空乏層を抑制する領域
（ピニング領域１０５）とが分離されているため、キャ
リア移動度を低下させることなくＴＦＴを動作させるこ
とが可能である。
す様になる。この様に、キャリアが優先的に移動する領
域（アンドープ領域１０６）と空乏層を抑制する領域
（ピニング領域１０５）とが分離されているため、キャ
リア移動度を低下させることなくＴＦＴを動作させるこ
とが可能である。
【００３３】なお、図１（Ｂ）において１００で示され
るのは単結晶シリコン基板である。これはＰ型であって
もＮ型であっても良い。本願発明では上述の特殊な構造
によって短チャネル効果が抑制されるので、チャネル形
成領域としてシリコン基板を用いる場合には、基板濃度
を１×1016〜５×1017atoms/cm3 （好ましくは５×1016
〜１×1017atoms/cm3 ）と低めに抑えることができる。
るのは単結晶シリコン基板である。これはＰ型であって
もＮ型であっても良い。本願発明では上述の特殊な構造
によって短チャネル効果が抑制されるので、チャネル形
成領域としてシリコン基板を用いる場合には、基板濃度
を１×1016〜５×1017atoms/cm3 （好ましくは５×1016
〜１×1017atoms/cm3 ）と低めに抑えることができる。
【００３４】また、ピニング領域は少なくともドレイン
側の接合部に設けられていれば短チャネル効果の抑制効
果を得ることができる。ソース／ドレインが特定される
様な回路に用いられるＭＯＳＦＥＴの場合、ドレイン側
のみにピニング領域を設ける様な構成として良い。
側の接合部に設けられていれば短チャネル効果の抑制効
果を得ることができる。ソース／ドレインが特定される
様な回路に用いられるＭＯＳＦＥＴの場合、ドレイン側
のみにピニング領域を設ける様な構成として良い。
【００３５】ところで、前述の様なピニング領域１０５
はゲイト電極１０４を形成した後、レジストマスクによ
って所定位置を隠した状態で不純物添加工程を行うこと
で形成することができる。この時、ゲイト電極１０４に
対して斜め方向から不純物を添加することで、図１
（Ｃ）に示す様にゲイト電極１０４の下にもぐり込む様
な形状のピニング領域１０５を形成することが可能とな
る。
はゲイト電極１０４を形成した後、レジストマスクによ
って所定位置を隠した状態で不純物添加工程を行うこと
で形成することができる。この時、ゲイト電極１０４に
対して斜め方向から不純物を添加することで、図１
（Ｃ）に示す様にゲイト電極１０４の下にもぐり込む様
な形状のピニング領域１０５を形成することが可能とな
る。
【００３６】この斜めからの角度はシリコン基板の鉛直
方向に対して７〜８３°（好ましくは４３±３°）で行
うことが望ましい。０〜７°ではチャネリングを起こし
て不純物が深く打ち込まれ過ぎるので好ましくない。ま
た、８３〜９０°では角度が浅すぎてゲイト電極の下に
不純物を添加することが困難である。
方向に対して７〜８３°（好ましくは４３±３°）で行
うことが望ましい。０〜７°ではチャネリングを起こし
て不純物が深く打ち込まれ過ぎるので好ましくない。ま
た、８３〜９０°では角度が浅すぎてゲイト電極の下に
不純物を添加することが困難である。
【００３７】本実施例ではシリコン基板の面方位が（１
００）面であるため結晶学的には４５°（［１１０］方
向を意味する）の時にチャネリングを起こして最も深く
まで打ち込まれる。しかし本発明者らがシミュレーショ
ンによって計算した結果では、４３°が最も好ましい角
度であった。そのため、本願発明を実施するには４３±
３°とすることが望ましいと言える。
００）面であるため結晶学的には４５°（［１１０］方
向を意味する）の時にチャネリングを起こして最も深く
まで打ち込まれる。しかし本発明者らがシミュレーショ
ンによって計算した結果では、４３°が最も好ましい角
度であった。そのため、本願発明を実施するには４３±
３°とすることが望ましいと言える。
【００３８】また、その際、ピニング領域１０５の形成
深さはソース／ドレイン領域の接合深さと同程度とする
ことが望ましい。従って、ピニング領域の形成深さは
0.02〜0.3 μｍ（好ましくは 0.05 〜0.1 μｍ）となる
様に調節する。
深さはソース／ドレイン領域の接合深さと同程度とする
ことが望ましい。従って、ピニング領域の形成深さは
0.02〜0.3 μｍ（好ましくは 0.05 〜0.1 μｍ）となる
様に調節する。
【００３９】なお、ピニング領域１０５の形成は非常に
微細な加工技術を要する。レジストパターンを形成して
イオンインプランテーション法等で不純物を打ち込む方
法を用いる場合、非常に精密なフォトリソグラフィ技術
が必要である。また、パターン形成時に電子描画を用い
ることも有効である。さらに、ＦＩＢ（Focusd Ion Bea
m ）法を用いてマスクレスで不純物を添加することも可
能である。
微細な加工技術を要する。レジストパターンを形成して
イオンインプランテーション法等で不純物を打ち込む方
法を用いる場合、非常に精密なフォトリソグラフィ技術
が必要である。また、パターン形成時に電子描画を用い
ることも有効である。さらに、ＦＩＢ（Focusd Ion Bea
m ）法を用いてマスクレスで不純物を添加することも可
能である。
【００４０】また、不純物を斜め方向から添加してピニ
ング領域を形成すると、図３に示す様な形状でピニング
領域が形成される。図３において、３０１はアンドープ
領域、３０２はドレイン領域、３０３はゲイト絶縁膜、
３０４はゲイト電極、３０５はピニング領域である。
ング領域を形成すると、図３に示す様な形状でピニング
領域が形成される。図３において、３０１はアンドープ
領域、３０２はドレイン領域、３０３はゲイト絶縁膜、
３０４はゲイト電極、３０５はピニング領域である。
【００４１】斜めから不純物が打ち込まれることで、ピ
ニング領域３０５はゲイト電極３０４の下にも形成され
る。この時、ピニング領域３０５を形成する際に不純物
の散乱が起こるため、実際には設計上のピニング領域３
０５ａの周囲に散乱によって形成される弱い不純物領域
３０５ｂを考慮する必要がある（実際にはもっと連続的
に複雑な分布を示すがここでは簡略化して示す）。
ニング領域３０５はゲイト電極３０４の下にも形成され
る。この時、ピニング領域３０５を形成する際に不純物
の散乱が起こるため、実際には設計上のピニング領域３
０５ａの周囲に散乱によって形成される弱い不純物領域
３０５ｂを考慮する必要がある（実際にはもっと連続的
に複雑な分布を示すがここでは簡略化して示す）。
【００４２】この弱い不純物領域３０５ｂは半導体表面
（チャネルが形成される部分）にまで到達してしまう
が、散乱によって回り込んだ不純物しか存在しないので
実効キャリア濃度としては１×1017〜５×1017atoms/cm
3 程度である。
（チャネルが形成される部分）にまで到達してしまう
が、散乱によって回り込んだ不純物しか存在しないので
実効キャリア濃度としては１×1017〜５×1017atoms/cm
3 程度である。
【００４３】即ち、従来の0.2 μｍルールのＭＯＳＦＥ
Ｔではチャネル形成領域の実効キャリア濃度が１×1018
atoms/cm3 程度が必要であることを鑑みれば、十分にチ
ャネル形成領域として機能しうる領域であることが判
る。また、従来のチャネルドープを施した構造よりも実
効キャリア濃度の低い領域をキャリア（電子または正
孔）が通過する分、高いオン電流を得ることができる。
Ｔではチャネル形成領域の実効キャリア濃度が１×1018
atoms/cm3 程度が必要であることを鑑みれば、十分にチ
ャネル形成領域として機能しうる領域であることが判
る。また、従来のチャネルドープを施した構造よりも実
効キャリア濃度の低い領域をキャリア（電子または正
孔）が通過する分、高いオン電流を得ることができる。
【００４４】この傾向は弱い不純物領域３０５ｂの不純
物濃度をイオン打ち込み条件によって低く抑えることで
より顕著になる。この様に、本願発明ではゲイト電極直
下の半導体表面は実質的に全てチャネル形成領域と見な
して良い。
物濃度をイオン打ち込み条件によって低く抑えることで
より顕著になる。この様に、本願発明ではゲイト電極直
下の半導体表面は実質的に全てチャネル形成領域と見な
して良い。
【００４５】さらに、図１（Ａ）、（Ｂ）に示す様にピ
ニング領域の間にはスリット状にアンドープな領域が存
在するので、キャリアは優先的にそこを流れてドレイン
領域に到達すると考えられる。
ニング領域の間にはスリット状にアンドープな領域が存
在するので、キャリアは優先的にそこを流れてドレイン
領域に到達すると考えられる。
【００４６】即ち、従来例で述べたポケット構造はｐ-
領域がキャリアの移動を妨げていたのに対し、本願発明
ではキャリアの通り道となる領域が残されているので、
オン電流が低下するといった問題がない。
領域がキャリアの移動を妨げていたのに対し、本願発明
ではキャリアの通り道となる領域が残されているので、
オン電流が低下するといった問題がない。
【００４７】以上の様に、本願発明のＭＯＳＦＥＴはピ
ニング領域によって短チャネル効果を抑制すると同時
に、ピニング領域とは分離して形成されたアンドープ領
域がソース−ドレイン間を結ぶので高い動作速度を維持
することができる。
ニング領域によって短チャネル効果を抑制すると同時
に、ピニング領域とは分離して形成されたアンドープ領
域がソース−ドレイン間を結ぶので高い動作速度を維持
することができる。
【００４８】ここでチャネル長およびチャネル幅の定義
を図４を用いて行う。図４においてソース領域４０１と
ドレイン領域４０２との間の距離をチャネル長（Ｌ）と
定義する。本願発明はこの長さが 0.3μｍ以下、典型的
には0.05〜0.2 μｍである微細なＭＯＳＦＥＴに対して
有効である。また、このチャネル長に沿った方向をチャ
ネル長方向と呼ぶ。
を図４を用いて行う。図４においてソース領域４０１と
ドレイン領域４０２との間の距離をチャネル長（Ｌ）と
定義する。本願発明はこの長さが 0.3μｍ以下、典型的
には0.05〜0.2 μｍである微細なＭＯＳＦＥＴに対して
有効である。また、このチャネル長に沿った方向をチャ
ネル長方向と呼ぶ。
【００４９】また、チャネル長方向と直交する方向にお
けるチャネル形成領域４０３の長さをチャネル幅（Ｗ）
とする。なお、このチャネル幅に沿った方向をチャネル
幅方向と呼ぶ。
けるチャネル形成領域４０３の長さをチャネル幅（Ｗ）
とする。なお、このチャネル幅に沿った方向をチャネル
幅方向と呼ぶ。
【００５０】チャネル幅はどの様な回路として用いるか
によって異なるが、チャネル長と同程度とする場合もあ
れば数百μｍと広くする場合もある。例えば、モノリシ
ック型ＬＣＤのバッファ回路やサンプリング回路の様に
大電流を流す必要のある回路は数百μｍのチャネル幅を
必要とする。
によって異なるが、チャネル長と同程度とする場合もあ
れば数百μｍと広くする場合もある。例えば、モノリシ
ック型ＬＣＤのバッファ回路やサンプリング回路の様に
大電流を流す必要のある回路は数百μｍのチャネル幅を
必要とする。
【００５１】また、任意のピニング領域４０４の形成幅
をピニング幅（ｖj ）と定義する。ピニング幅に特に上
限はないが、チャネル幅の1/3 以下でないとドレイン接
合部のアンドープ領域が狭くなるので好ましくない。ま
た、下限はフォトリソグラフィ技術のパターン加工精度
の限界が下限となる。本願発明の場合、0.05〜0.3 μｍ
の範囲が実質的なピニング幅と言えるであろう。
をピニング幅（ｖj ）と定義する。ピニング幅に特に上
限はないが、チャネル幅の1/3 以下でないとドレイン接
合部のアンドープ領域が狭くなるので好ましくない。ま
た、下限はフォトリソグラフィ技術のパターン加工精度
の限界が下限となる。本願発明の場合、0.05〜0.3 μｍ
の範囲が実質的なピニング幅と言えるであろう。
【００５２】さらに、隣接する個々のピニング領域間の
間隔（ｗi ）は少なくともソース／ドレインの接合深さ
の２倍以上として設計する必要がある。
間隔（ｗi ）は少なくともソース／ドレインの接合深さ
の２倍以上として設計する必要がある。
【００５３】ピニング領域の深さはソース／ドレインの
接合深さ程度であるので、不純物散乱によって接合深さ
と同程度だけ横方向へのパターン広がりが起こる。即
ち、ピニング領域のパターン設計段階で接合深さの少な
くとも２倍以上の間隔をあけておかないと、隣接するピ
ニング領域が接触してしまい、アンドープ領域を塞いで
しまい好ましくない。従って、本願発明ではｗi は 0.0
4 〜0.6 μｍ（好ましくは 0.1〜0.2 μｍ) とすれば良
い。
接合深さ程度であるので、不純物散乱によって接合深さ
と同程度だけ横方向へのパターン広がりが起こる。即
ち、ピニング領域のパターン設計段階で接合深さの少な
くとも２倍以上の間隔をあけておかないと、隣接するピ
ニング領域が接触してしまい、アンドープ領域を塞いで
しまい好ましくない。従って、本願発明ではｗi は 0.0
4 〜0.6 μｍ（好ましくは 0.1〜0.2 μｍ) とすれば良
い。
【００５４】勿論、ピニング領域間の間隔（ｗi ）が広
すぎてもピニング効果が弱まってしまうため、適切な間
隔とすることが重要である。本発明者らはｗi の上限を
その基板濃度で形成しうる最大空乏層幅と考えている。
すぎてもピニング効果が弱まってしまうため、適切な間
隔とすることが重要である。本発明者らはｗi の上限を
その基板濃度で形成しうる最大空乏層幅と考えている。
【００５５】即ち、アンドープ領域の実効キャリア濃度
が１×1016atoms/cm3 程度ならば形成されるドレイン側
の空乏層の幅は 0.3μｍ程度であるので、ｗi を 0.3μ
ｍ以下とすることが好ましい。また、同様に実効キャリ
ア濃度が１×1017atoms/cm3程度ならばｗi は 0.1μｍ
以下とすれば良い。この様にアンドープ領域の実効キャ
リア濃度（基板濃度またはウェル濃度）が決まれば最大
空乏層幅の決まるので、それを踏まえて設計を行えば良
い。
が１×1016atoms/cm3 程度ならば形成されるドレイン側
の空乏層の幅は 0.3μｍ程度であるので、ｗi を 0.3μ
ｍ以下とすることが好ましい。また、同様に実効キャリ
ア濃度が１×1017atoms/cm3程度ならばｗi は 0.1μｍ
以下とすれば良い。この様にアンドープ領域の実効キャ
リア濃度（基板濃度またはウェル濃度）が決まれば最大
空乏層幅の決まるので、それを踏まえて設計を行えば良
い。
【００５６】以上の様に、本願発明では短チャネル効果
を抑制するためのエンジニアリングをチャネル幅方向に
対して施している。基本的にはゲイト電極に対して斜め
方向から不純物を添加するだけなのでプロセス的には簡
易である。
を抑制するためのエンジニアリングをチャネル幅方向に
対して施している。基本的にはゲイト電極に対して斜め
方向から不純物を添加するだけなのでプロセス的には簡
易である。
【００５７】従来の技術と異なる点は、不純物を添加す
る際にチャネル幅方向に局在的に不純物領域（ピニング
領域）を設けることで、ＭＯＳＦＥＴのモビリティを低
下させることなく、短チャネル効果を抑制することがで
きる点にある。
る際にチャネル幅方向に局在的に不純物領域（ピニング
領域）を設けることで、ＭＯＳＦＥＴのモビリティを低
下させることなく、短チャネル効果を抑制することがで
きる点にある。
【００５８】ここで本願発明のＭＯＳＦＥＴの効果を以
下にまとめる。まず、第１の効果は短チャネル効果（特
にパンチスルー現象）がドレイン接合部に設けられたピ
ニング領域によって効果的に抑制される点である。その
ため、スケーリング則に従って微細化を進めても空乏層
の広がりによる悪影響を防ぐことができる。
下にまとめる。まず、第１の効果は短チャネル効果（特
にパンチスルー現象）がドレイン接合部に設けられたピ
ニング領域によって効果的に抑制される点である。その
ため、スケーリング則に従って微細化を進めても空乏層
の広がりによる悪影響を防ぐことができる。
【００５９】第２の効果は、ＭＯＳＦＥＴが動作してい
る時のキャリア（電子または正孔）の移動は、アンドー
プ領域で優先的に行われるため非常に高速動作が可能な
点である。アンドープ領域は基板濃度またはウェル濃度
がそのまま残っている領域であるため、実効キャリア濃
度は少なくとも５×1017atoms/cm3 以下（好ましくは１
×1017atoms/cm3 以下）である。
る時のキャリア（電子または正孔）の移動は、アンドー
プ領域で優先的に行われるため非常に高速動作が可能な
点である。アンドープ領域は基板濃度またはウェル濃度
がそのまま残っている領域であるため、実効キャリア濃
度は少なくとも５×1017atoms/cm3 以下（好ましくは１
×1017atoms/cm3 以下）である。
【００６０】なお、例えばＰ型シリコン基板に対して１
×1017atoms/cm3 の実効キャリア濃度を持つＮ型ウェル
を形成する場合、Ｐ型シリコン基板のボロン濃度が 1×
1016atoms/cm3 程度であれば、Ｎ型ウェルには１×1016
atoms/cm3 程度のボロンと１〜２×1017atoms/cm3 程度
のリンが含まれることになる。しかしながら、不純物散
乱が問題となるのはその不純物濃度が 1×1017atoms/cm
3 以上となった場合であるため、Ｎ型ウェル内のボロン
は無視して良いと言える。
×1017atoms/cm3 の実効キャリア濃度を持つＮ型ウェル
を形成する場合、Ｐ型シリコン基板のボロン濃度が 1×
1016atoms/cm3 程度であれば、Ｎ型ウェルには１×1016
atoms/cm3 程度のボロンと１〜２×1017atoms/cm3 程度
のリンが含まれることになる。しかしながら、不純物散
乱が問題となるのはその不純物濃度が 1×1017atoms/cm
3 以上となった場合であるため、Ｎ型ウェル内のボロン
は無視して良いと言える。
【００６１】また、従来のチャネルドープを用いた構造
では１×1018atoms/cm3 程度の不純物がチャネル形成領
域全面に添加されるので、不純物散乱の影響は非常に大
きくなってしまう。その点、本願発明ではキャリアが優
先的に通過する領域（アンドープ領域）の実効キャリア
濃度は少なくとも５×1017atoms/cm3 以下（好ましくは
１×1017atoms/cm3 以下）であるため、不純物散乱の影
響はあっても極めて小さいという利点を持つ。
では１×1018atoms/cm3 程度の不純物がチャネル形成領
域全面に添加されるので、不純物散乱の影響は非常に大
きくなってしまう。その点、本願発明ではキャリアが優
先的に通過する領域（アンドープ領域）の実効キャリア
濃度は少なくとも５×1017atoms/cm3 以下（好ましくは
１×1017atoms/cm3 以下）であるため、不純物散乱の影
響はあっても極めて小さいという利点を持つ。
【００６２】第３の効果は、ソース領域側にピニング領
域を設けた構成ではソース側のピニング領域が正孔の引
き出し線として利用できる点にある。ＭＯＳＦＥＴの動
作時、ドレイン接合部のインパクトイオン化現象によっ
て発生した正孔は基板へと流れて寄生バイポーラを導通
させる恐れがある。
域を設けた構成ではソース側のピニング領域が正孔の引
き出し線として利用できる点にある。ＭＯＳＦＥＴの動
作時、ドレイン接合部のインパクトイオン化現象によっ
て発生した正孔は基板へと流れて寄生バイポーラを導通
させる恐れがある。
【００６３】しかしながら、ソース側に設けられたピニ
ング領域によってチャネル下部に移動してきた正孔をソ
ース領域へと引き抜くことができるため、寄生バイポー
ラの導通によるソース−ドレイン間耐圧の低下を防ぐこ
とができる。
ング領域によってチャネル下部に移動してきた正孔をソ
ース領域へと引き抜くことができるため、寄生バイポー
ラの導通によるソース−ドレイン間耐圧の低下を防ぐこ
とができる。
【００６４】以上の様に、本願発明のＭＯＳＦＥＴは短
チャネル効果を抑制したまま素子サイズを微細化するこ
とができるため、高い信頼性を維持したまま、高い動作
性能を実現することができる。さらに、キャリアの移動
する領域に余計な不純物を打ち込む必要がないので、高
いモビリティ（電界効果移動度）を有するＭＯＳＦＥＴ
を実現しうる。
チャネル効果を抑制したまま素子サイズを微細化するこ
とができるため、高い信頼性を維持したまま、高い動作
性能を実現することができる。さらに、キャリアの移動
する領域に余計な不純物を打ち込む必要がないので、高
いモビリティ（電界効果移動度）を有するＭＯＳＦＥＴ
を実現しうる。
【００６５】なお、本実施例ではＮチャネル型ＭＯＳＦ
ＥＴを例にとって説明を行ったが、同様にしてＰチャネ
ル型ＭＯＳＦＥＴに適用することもできる。その場合、
ピニング領域に打ち込む不純物の導電型を変更すれば良
いだけである。
ＥＴを例にとって説明を行ったが、同様にしてＰチャネ
ル型ＭＯＳＦＥＴに適用することもできる。その場合、
ピニング領域に打ち込む不純物の導電型を変更すれば良
いだけである。
【００６６】〔実施例２〕本実施例では、実施例１に示
した構造を有する本願発明のＭＯＳＦＥＴを利用してＣ
ＭＯＳ回路を構成した場合の例について図５を用いて説
明する。
した構造を有する本願発明のＭＯＳＦＥＴを利用してＣ
ＭＯＳ回路を構成した場合の例について図５を用いて説
明する。
【００６７】まず、Ｐ型単結晶シリコン基板５０１を準
備し、不純物イオン注入によってＰ型ウェル５０２、Ｎ
型ウェル５０３を形成する。この様な構成はいわゆるツ
インタブ構造であり、ウェル濃度は実施例１に示した様
に 1×1016〜 5×1017atoms/cm3 の範囲で形成される。
備し、不純物イオン注入によってＰ型ウェル５０２、Ｎ
型ウェル５０３を形成する。この様な構成はいわゆるツ
インタブ構造であり、ウェル濃度は実施例１に示した様
に 1×1016〜 5×1017atoms/cm3 の範囲で形成される。
【００６８】次に、公知のＬＯＣＯＳ法などにより選択
酸化を行い、フィールド酸化膜５０４を形成した後、熱
酸化工程によってシリコン表面に30nm厚の酸化膜（後の
ゲイト絶縁膜）５０５を形成する。（図５（Ａ））
酸化を行い、フィールド酸化膜５０４を形成した後、熱
酸化工程によってシリコン表面に30nm厚の酸化膜（後の
ゲイト絶縁膜）５０５を形成する。（図５（Ａ））
【００６９】次に、ゲイト電極５０６、５０７を形成す
る。本実施例ではゲイト電極を構成する材料として導電
性を有するシリコン膜を用いるが、他にもタンタル、ク
ロム、タングステン、モリブデン等の導電膜を用いるこ
とができる。なお、本実施例ではゲイト電極幅を 0.18
μｍとする。
る。本実施例ではゲイト電極を構成する材料として導電
性を有するシリコン膜を用いるが、他にもタンタル、ク
ロム、タングステン、モリブデン等の導電膜を用いるこ
とができる。なお、本実施例ではゲイト電極幅を 0.18
μｍとする。
【００７０】ゲイト電極を形成したら、後にＰチャネル
型ＭＯＳＦＥＴとなる領域（図面向かって右側）をレジ
ストマスク５０８で覆い、その状態で斜め方向から１３
族から選ばれた元素（代表的にはボロン）を添加する。
型ＭＯＳＦＥＴとなる領域（図面向かって右側）をレジ
ストマスク５０８で覆い、その状態で斜め方向から１３
族から選ばれた元素（代表的にはボロン）を添加する。
【００７１】また、Ｎチャネル型ＭＯＳＦＥＴとなる領
域（図面向かって左側）に対しても、ピニング領域を形
成するためのマスクをレジストマスク５０８と同時に形
成する。この様子を図８に示す。図８において、８００
はシリコン基板、８０１はゲイト電極である。
域（図面向かって左側）に対しても、ピニング領域を形
成するためのマスクをレジストマスク５０８と同時に形
成する。この様子を図８に示す。図８において、８００
はシリコン基板、８０１はゲイト電極である。
【００７２】この時、ゲイト電極８０１を横切る様にし
てストライプ状にレジストマスク８０２を形成する。即
ち、マスク８０２で隠された部分がアンドープ領域とな
り、露出した部分（ただしゲイト電極８０１の下の部
分）がピニング領域となる。
てストライプ状にレジストマスク８０２を形成する。即
ち、マスク８０２で隠された部分がアンドープ領域とな
り、露出した部分（ただしゲイト電極８０１の下の部
分）がピニング領域となる。
【００７３】なお、ここで形成される不純物領域は非常
に狭い範囲に打ち込まれることになるのでできるだけ不
純物散乱の影響を受けない様な装置や条件を用いて添加
することが望ましい。
に狭い範囲に打ち込まれることになるのでできるだけ不
純物散乱の影響を受けない様な装置や条件を用いて添加
することが望ましい。
【００７４】そこで本実施例では、イオンインプランテ
ーション法（イオン注入法）によりボロンを 1×1018at
oms/cm3 の濃度で添加する。また、注入ガスはＢＦ2 、
加速電圧は30keV 、ドーズ量は 1×1013atoms/cm2 とす
る。そして、シリコン基板に対して30°の角度でイオン
が注入される様に調節する。
ーション法（イオン注入法）によりボロンを 1×1018at
oms/cm3 の濃度で添加する。また、注入ガスはＢＦ2 、
加速電圧は30keV 、ドーズ量は 1×1013atoms/cm2 とす
る。そして、シリコン基板に対して30°の角度でイオン
が注入される様に調節する。
【００７５】この様な条件はシミュレーションによって
予め決定することができる。本発明者らによるシミュレ
ーション結果では、本実施例の条件に従えば図１０に示
した様なプロファイルで不純物が添加されることが確認
されている。
予め決定することができる。本発明者らによるシミュレ
ーション結果では、本実施例の条件に従えば図１０に示
した様なプロファイルで不純物が添加されることが確認
されている。
【００７６】こうして後にピニング領域となる不純物領
域５０９、５１０が形成される。実際にはこれらの領域
５０９、５１０の先端部分（ゲイト電極の下にもぐり込
んだ部分）のみがピニング領域として機能する。（図５
（Ｂ））
域５０９、５１０が形成される。実際にはこれらの領域
５０９、５１０の先端部分（ゲイト電極の下にもぐり込
んだ部分）のみがピニング領域として機能する。（図５
（Ｂ））
【００７７】次に、今度はシリコン基板に対して垂直に
１５族から選ばれた不純物元素を添加する。本実施例で
は不純物として砒素を用い、 5×1018〜 1×1019atoms/
cm3となる様に添加条件を調節する。ここでは20〜40nm
程度の浅い接合を形成するためにイオンプランテーショ
ン法、プラズマドーピング法、レーザードーピング法の
いずれかの手段を用いる。
１５族から選ばれた不純物元素を添加する。本実施例で
は不純物として砒素を用い、 5×1018〜 1×1019atoms/
cm3となる様に添加条件を調節する。ここでは20〜40nm
程度の浅い接合を形成するためにイオンプランテーショ
ン法、プラズマドーピング法、レーザードーピング法の
いずれかの手段を用いる。
【００７８】こうして形成される不純物領域５１１、５
１２の一部は後にＮチャネル型ＭＯＳＦＥＴのＬＤＤ
（Lightly doped drain ）領域として機能する。（図５
（Ｃ））
１２の一部は後にＮチャネル型ＭＯＳＦＥＴのＬＤＤ
（Lightly doped drain ）領域として機能する。（図５
（Ｃ））
【００７９】次に、Ｎチャネル型ＭＯＳＦＥＴとなる領
域をレジストマスク５１３で覆う。この時、Ｐチャネル
型ＭＯＳＦＥＴとなる領域には図８に示した様な構造で
ピニング領域形成用のマスクが設けられている（図示せ
ず）。
域をレジストマスク５１３で覆う。この時、Ｐチャネル
型ＭＯＳＦＥＴとなる領域には図８に示した様な構造で
ピニング領域形成用のマスクが設けられている（図示せ
ず）。
【００８０】こうしてレジストマスク５１３を形成した
ら、シリコン基板に対して斜め方向から１５族から選ば
れた元素（代表的にはリン）を添加して後にピニング領
域となる不純物領域５１４、５１５を形成する。添加条
件はシミュレーションで前もって実験的に決定してお
く。
ら、シリコン基板に対して斜め方向から１５族から選ば
れた元素（代表的にはリン）を添加して後にピニング領
域となる不純物領域５１４、５１５を形成する。添加条
件はシミュレーションで前もって実験的に決定してお
く。
【００８１】本実施例では、イオンインプランテーショ
ン法（イオン注入法）によりリン 1×1018atoms/cm3 の
濃度で添加する。また、注入ガスはＰＨ3 、加速電圧は
30keV 、ドーズ量は 1×1013atoms/cm2 とする。そし
て、シリコン基板に対して30°の角度でイオンが注入さ
れる様に調節する。（図６（Ａ））
ン法（イオン注入法）によりリン 1×1018atoms/cm3 の
濃度で添加する。また、注入ガスはＰＨ3 、加速電圧は
30keV 、ドーズ量は 1×1013atoms/cm2 とする。そし
て、シリコン基板に対して30°の角度でイオンが注入さ
れる様に調節する。（図６（Ａ））
【００８２】さらに、シリコン基板に対して垂直にボロ
ンを添加し、後にＰチャネル型ＭＯＳＦＥＴのＬＤＤ領
域として機能する不純物領域５１６、５１７を形成す
る。この場合も浅い接合を形成することが望ましい。
（図６（Ｂ））
ンを添加し、後にＰチャネル型ＭＯＳＦＥＴのＬＤＤ領
域として機能する不純物領域５１６、５１７を形成す
る。この場合も浅い接合を形成することが望ましい。
（図６（Ｂ））
【００８３】図６（Ｂ）の状態が得られたら、次に酸化
珪素膜（図示せず）を堆積してエッチバックを行い、サ
イドウォール５１８、５１９を形成する。（図６
（Ｃ））
珪素膜（図示せず）を堆積してエッチバックを行い、サ
イドウォール５１８、５１９を形成する。（図６
（Ｃ））
【００８４】次に、再びＰチャネル型ＭＯＳＦＥＴとな
る領域をレジストマスク５２０で覆い、砒素を 1×1020
atoms/cm3 の濃度で添加する。こうしてソース領域５２
１、ドレイン領域５２２が形成され、サイドウォール５
１８の下にはＬＤＤ領域５２３が形成される。（図７
（Ａ））
る領域をレジストマスク５２０で覆い、砒素を 1×1020
atoms/cm3 の濃度で添加する。こうしてソース領域５２
１、ドレイン領域５２２が形成され、サイドウォール５
１８の下にはＬＤＤ領域５２３が形成される。（図７
（Ａ））
【００８５】なお、ソース／ドレイン領域を形成する場
合もイオンプランテーション法、プラズマドーピング
法、レーザードーピング法のいずれかの手段を用いて浅
い接合を形成することが望ましい。
合もイオンプランテーション法、プラズマドーピング
法、レーザードーピング法のいずれかの手段を用いて浅
い接合を形成することが望ましい。
【００８６】また、同様にＮチャネル型ＭＯＳＦＥＴと
なる領域をレジストマスク５２４で覆い、ボロンを 1×
1020atoms/cm3 の濃度で添加する。こうしてドレイン領
域５２５、ソース領域５２６が形成され、サイドウォー
ル５１９の下にはＬＤＤ領域５２７が形成される。（図
７（Ｂ））
なる領域をレジストマスク５２４で覆い、ボロンを 1×
1020atoms/cm3 の濃度で添加する。こうしてドレイン領
域５２５、ソース領域５２６が形成され、サイドウォー
ル５１９の下にはＬＤＤ領域５２７が形成される。（図
７（Ｂ））
【００８７】図７（Ｂ）の状態が得られたら、熱または
レーザーによるアニール処理を行い、添加した不純物の
活性化を行う。この時、不純物の拡散をできるだけ小さ
くする様な条件を設定することが必要である。
レーザーによるアニール処理を行い、添加した不純物の
活性化を行う。この時、不純物の拡散をできるだけ小さ
くする様な条件を設定することが必要である。
【００８８】ソース／ドレイン領域の活性化が終了した
ら、チタン膜を成膜してアニール処理を行い、ソース／
ドレイン領域及びゲイト電極の表面にチタンシリサイド
層５２８を形成する。勿論、他の金属膜を用いた金属シ
リサイドを形成することもできる。シリサイド層を形成
した後、チタン膜は除去する。
ら、チタン膜を成膜してアニール処理を行い、ソース／
ドレイン領域及びゲイト電極の表面にチタンシリサイド
層５２８を形成する。勿論、他の金属膜を用いた金属シ
リサイドを形成することもできる。シリサイド層を形成
した後、チタン膜は除去する。
【００８９】次に、層間絶縁膜５２９を形成し、コンタ
クトホールを開けてソース電極５３０、５３１、ドレイ
ン電極５３２を形成する。勿論、電極形成後に水素化を
行うことも有効である。
クトホールを開けてソース電極５３０、５３１、ドレイ
ン電極５３２を形成する。勿論、電極形成後に水素化を
行うことも有効である。
【００９０】以上の様な工程によって、図７（Ｃ）に示
す様なＣＭＯＳ回路を得ることができる。このＣＭＯＳ
回路はＮチャネル型、Ｐチャネル型の両ＭＯＳＦＥＴに
対してピニング領域を設けているが、どちらか一方のみ
に設けた構成とすることも可能である。
す様なＣＭＯＳ回路を得ることができる。このＣＭＯＳ
回路はＮチャネル型、Ｐチャネル型の両ＭＯＳＦＥＴに
対してピニング領域を設けているが、どちらか一方のみ
に設けた構成とすることも可能である。
【００９１】〔実施例３〕実施例１、２ではゲイト電極
の両側から斜めに不純物を添加することでソース接合部
とドレイン接合部とにピニング領域を形成している。こ
の時、ソース／ドレイン接合部の両方に設けられたピニ
ング領域が、互いにゲイト電極の直下で電気的に接続す
る様な構成としても良い。
の両側から斜めに不純物を添加することでソース接合部
とドレイン接合部とにピニング領域を形成している。こ
の時、ソース／ドレイン接合部の両方に設けられたピニ
ング領域が、互いにゲイト電極の直下で電気的に接続す
る様な構成としても良い。
【００９２】本実施例の構造を図９に示す。図９は本願
発明の構造を有するＮチャネル若しくはＰチャネル型の
ＭＯＳＦＥＴである。注目すべきは、斜め添加によって
形成されたピニング領域がゲイト電極直下で接触し、ソ
ース−ドレイン間に渡る一つのピニング領域９０１を形
成している点である。
発明の構造を有するＮチャネル若しくはＰチャネル型の
ＭＯＳＦＥＴである。注目すべきは、斜め添加によって
形成されたピニング領域がゲイト電極直下で接触し、ソ
ース−ドレイン間に渡る一つのピニング領域９０１を形
成している点である。
【００９３】勿論、ピニング領域９０１は図１で説明し
た様にチャネル幅方向に対してスリット状に設けられた
構成となっており、チャネル幅方向に対して配列された
各ピニング領域間にはアンドープ領域（図示せず）が形
成されている。
た様にチャネル幅方向に対してスリット状に設けられた
構成となっており、チャネル幅方向に対して配列された
各ピニング領域間にはアンドープ領域（図示せず）が形
成されている。
【００９４】本実施例の構造とすると、実効的なアンド
ープ領域の面積は減少するがドレイン側からの空乏層の
広がりを抑えるピニング効果が高まる。なお、チャネル
長が0.1μｍ以下となってしまうと不純物添加の制御性
の問題から必然的に本実施例の構造になると予想され
る。
ープ領域の面積は減少するがドレイン側からの空乏層の
広がりを抑えるピニング効果が高まる。なお、チャネル
長が0.1μｍ以下となってしまうと不純物添加の制御性
の問題から必然的に本実施例の構造になると予想され
る。
【００９５】〔実施例４〕本願発明は、埋め込みチャネ
ル型のＭＯＳＦＥＴに対して適用することも可能であ
る。埋め込みチャネル型はゲイト絶縁膜との界面よりも
下にチャネルが形成され、そこをキャリアが移動する。
ル型のＭＯＳＦＥＴに対して適用することも可能であ
る。埋め込みチャネル型はゲイト絶縁膜との界面よりも
下にチャネルが形成され、そこをキャリアが移動する。
【００９６】従って、表面散乱によるキャリア移動度の
低下がなく、表面チャネル型に比べて高いモビリティを
得ることができる。しかし一方で埋め込みチャネル型は
パンチスルーに弱く、耐圧特性が低いという欠点があ
る。
低下がなく、表面チャネル型に比べて高いモビリティを
得ることができる。しかし一方で埋め込みチャネル型は
パンチスルーに弱く、耐圧特性が低いという欠点があ
る。
【００９７】しかしながら、本願発明の構造を採用した
埋め込みチャネル型ＭＯＳＦＥＴは高いモビリティを維
持したままパンチスルーによるソース−ドレイン間耐圧
の低下を抑止することが可能である。
埋め込みチャネル型ＭＯＳＦＥＴは高いモビリティを維
持したままパンチスルーによるソース−ドレイン間耐圧
の低下を抑止することが可能である。
【００９８】〔実施例５〕本願発明は従来のＩＣ技術全
般に適用することが可能である。即ち、現在市場に流通
している全ての半導体装置（ＭＯＳＦＥＴを部品として
含む製品）に適用しうる。なお、本明細書中において
「半導体装置」とは、単体素子だけでなく、複数の単体
素子で構成された集積化回路およびその様な集積化回路
を搭載した電子機器（応用製品）をも範疇に含むものと
する。
般に適用することが可能である。即ち、現在市場に流通
している全ての半導体装置（ＭＯＳＦＥＴを部品として
含む製品）に適用しうる。なお、本明細書中において
「半導体装置」とは、単体素子だけでなく、複数の単体
素子で構成された集積化回路およびその様な集積化回路
を搭載した電子機器（応用製品）をも範疇に含むものと
する。
【００９９】例えば、ワンチップ上に集積化されたＲＩ
ＳＣプロセッサ、ＡＳＩＣプロセッサ等のマイクロプロ
セッサに適用しうる。また、Ｄ／Ａコンバータ等の信号
処理回路から携帯機器（携帯電話、ＰＨＳ、モバイルコ
ンピュータ）用の高周波回路に至るまで、半導体を利用
する全ての集積化回路に適用しうる。
ＳＣプロセッサ、ＡＳＩＣプロセッサ等のマイクロプロ
セッサに適用しうる。また、Ｄ／Ａコンバータ等の信号
処理回路から携帯機器（携帯電話、ＰＨＳ、モバイルコ
ンピュータ）用の高周波回路に至るまで、半導体を利用
する全ての集積化回路に適用しうる。
【０１００】図１１に示すのは、マイクロプロセッサの
一例である。マイクロプロセッサは典型的にはＣＰＵコ
ア１１、ＲＡＭ１２、クロックコントローラ１３、キャ
ッシュメモリー１４、キャッシュコントローラ１５、シ
リアルインターフェース１６、Ｉ／Ｏポート１７等から
構成される。
一例である。マイクロプロセッサは典型的にはＣＰＵコ
ア１１、ＲＡＭ１２、クロックコントローラ１３、キャ
ッシュメモリー１４、キャッシュコントローラ１５、シ
リアルインターフェース１６、Ｉ／Ｏポート１７等から
構成される。
【０１０１】勿論、図１１に示すマイクロプロセッサは
簡略化した一例であり、実際のマイクロプロセッサはそ
の用途によって多種多様な回路設計が行われる。
簡略化した一例であり、実際のマイクロプロセッサはそ
の用途によって多種多様な回路設計が行われる。
【０１０２】しかし、どの様な機能を有するマイクロプ
ロセッサであっても中枢として機能するのはＩＣ（Inte
grated Circuit）１８である。ＩＣ１８は半導体チップ
１９上に形成された集積化回路をセラミック等で保護し
た機能回路である。
ロセッサであっても中枢として機能するのはＩＣ（Inte
grated Circuit）１８である。ＩＣ１８は半導体チップ
１９上に形成された集積化回路をセラミック等で保護し
た機能回路である。
【０１０３】そして、その半導体チップ１９上に形成さ
れた集積化回路を構成するのが本願発明の構造を有する
ＭＯＳＦＥＴ２０（Ｎチャネル型）、２０（Ｐチャネル
型）である。なお、基本的な回路はＣＭＯＳ回路を最小
単位として構成することで消費電力を抑えることができ
る。
れた集積化回路を構成するのが本願発明の構造を有する
ＭＯＳＦＥＴ２０（Ｎチャネル型）、２０（Ｐチャネル
型）である。なお、基本的な回路はＣＭＯＳ回路を最小
単位として構成することで消費電力を抑えることができ
る。
【０１０４】また、本実施例に示したマイクロプロセッ
サは様々な電子機器に搭載されて中枢回路として機能す
る。代表的な電子機器としてはパーソナルコンピュー
タ、携帯型情報端末機器、その他あらゆる家電製品が挙
げられる。また、車両（自動車や電車等）の制御用コン
ピュータなども挙げられる。
サは様々な電子機器に搭載されて中枢回路として機能す
る。代表的な電子機器としてはパーソナルコンピュー
タ、携帯型情報端末機器、その他あらゆる家電製品が挙
げられる。また、車両（自動車や電車等）の制御用コン
ピュータなども挙げられる。
【０１０５】
【発明の効果】本願発明によりディープサブミクロンプ
ロセスが必要となってもプロセス制御性の高い構造で効
果的に短チャネル効果を抑制しうるＭＯＳＦＥＴを提供
することが可能となる。
ロセスが必要となってもプロセス制御性の高い構造で効
果的に短チャネル効果を抑制しうるＭＯＳＦＥＴを提供
することが可能となる。
【０１０６】さらに、キャリアの移動経路となる領域が
確保されているので短チャネル効果の抑制と同時に高い
モビリティを有するＭＯＳＦＥＴが実現される。即ち、
高いモビリティと高い信頼性とを同時に実現する半導体
装置が得られる。
確保されているので短チャネル効果の抑制と同時に高い
モビリティを有するＭＯＳＦＥＴが実現される。即ち、
高いモビリティと高い信頼性とを同時に実現する半導体
装置が得られる。
【０１０７】本願発明を利用した半導体装置は、今現在
市場に流通している全ての半導体装置（応用製品も含め
て）と置き換えが可能であり、全ての半導体装置の高性
能化、高信頼性化を実現しうる。
市場に流通している全ての半導体装置（応用製品も含め
て）と置き換えが可能であり、全ての半導体装置の高性
能化、高信頼性化を実現しうる。
【図１】 本願発明のＭＯＳＦＥＴ構造を説明するた
めの図。
めの図。
【図２】 従来のＭＯＳＦＥＴ構造を説明するための
図。
図。
【図３】 ピニング領域の形状を示す図。
【図４】 ピニング領域の配置構成を示す図。
【図５】 本願発明のＭＯＳＦＥＴの作製工程を示す
図。
図。
【図６】 本願発明のＭＯＳＦＥＴの作製工程を示す
図。
図。
【図７】 本願発明のＭＯＳＦＥＴの作製工程を示す
図。
図。
【図８】 ピニング領域形成時のレジストの配置例を
示す図。
示す図。
【図９】 本願発明のＭＯＳＦＥＴ構造を説明するた
めの図。
めの図。
【図１０】 ピニング領域形成時のシミュレーション結
果を示す図。
果を示す図。
【図１１】 電子機器の一例を示す図。
Claims (12)
- 【請求項１】半導体基板でソース領域、ドレイン領域及
びチャネル形成領域が形成された複数のＭＯＳＦＥＴで
構成される回路を有する半導体装置において、 前記チャネル形成領域内の前記ドレイン領域との接合部
には前記ソース領域及びドレイン領域とは逆導電型の不
純物領域がチャネル幅方向に対して局所的に設けられて
いることを特徴とする半導体装置。 - 【請求項２】半導体基板でソース領域、ドレイン領域及
びチャネル形成領域が形成された複数のＭＯＳＦＥＴで
構成される回路を有する半導体装置において、 前記チャネル形成領域は不純物領域とアンドープ領域と
で構成され、 前記チャネル形成領域内の前記ドレイン領域との接合部
には、当該接合部に沿って前記ソース領域及びドレイン
領域とは逆導電型の不純物領域と前記アンドープ領域と
が交互に設けられていることを特徴とする半導体装置。 - 【請求項３】請求項１または請求項２において、前記不
純物領域とは、前記ドレイン領域とは逆導電型の不純物
を前記アンドープ領域よりも高濃度に含んだ領域である
ことを特徴とする半導体装置。 - 【請求項４】請求項１乃至請求項３において、前記不純
物領域には１３族または１５族から選ばれた元素が１×
1017〜５×1019atoms/cm3 の濃度で含まれていることを
特徴とする半導体装置。 - 【請求項５】請求項１乃至請求項３において、前記アン
ドープ領域には１３族または１５族から選ばれた元素が
１×1016〜５×1017atoms/cm3 の濃度で含まれているこ
とを特徴とする半導体装置。 - 【請求項６】請求項１または請求項２において、前記不
純物領域のチャネル幅方向における幅は0.05〜0.3 μｍ
であることを特徴とする半導体装置。 - 【請求項７】請求項１または請求項２において、前記不
純物領域は0.04〜0.6 μｍの間隔を空けて配列されてい
ることを特徴とする半導体装置。 - 【請求項８】半導体基板上にゲイト絶縁膜及びゲイト電
極を積層形成する第１の工程と、 前記半導体基板に対して斜め方向から不純物を添加する
第２の工程と、 前記ゲイト電極をマスクとして自己整合的にソース領
域、ドレイン領域及びチャネル形成領域を形成する第３
の工程と、 を有し、 前記第２の工程によって、前記ゲイト電極の下にはチャ
ネル幅方向に対して局所的に前記ソース領域及びドレイ
ン領域とは逆導電型の不純物領域が形成されることを特
徴とする半導体装置の作製方法。 - 【請求項９】半導体基板上にゲイト絶縁膜及びゲイト電
極を積層形成する第１の工程と、 前記半導体基板に対して斜め方向から不純物を添加する
第２の工程と、 前記ゲイト電極をマスクとして自己整合的にソース領
域、ドレイン領域及びチャネル形成領域を形成する第３
の工程と、 を有し、 前記第２の工程によって、前記ゲイト電極の下にはチャ
ネル幅方向に沿って前記ソース領域及びドレイン領域と
は逆導電型の不純物領域が間隔を空けて一ヶ所乃至数カ
所形成されることを特徴とする半導体装置の作製方法。 - 【請求項１０】請求項８または請求項９において、前記
不純物領域には１３族または１５族から選ばれた元素が
１×1017〜５×1019atoms/cm3 の濃度で添加されること
を特徴とする半導体装置の作製方法。 - 【請求項１１】請求項８または請求項９において、前記
不純物領域のチャネル幅方向における幅は0.05〜0.3 μ
ｍであることを特徴とする半導体装置の作製方法。 - 【請求項１２】請求項８または請求項９において、前記
不純物領域は0.04〜0.6 μｍの間隔を空けて形成される
ことを特徴とする半導体装置の作製方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03956098A JP4236722B2 (ja) | 1998-02-05 | 1998-02-05 | 半導体装置の作製方法 |
| US09/246,014 US6486014B1 (en) | 1998-02-05 | 1999-02-04 | Semiconductor device and method of manufacturing the same |
| US10/278,441 US6624455B2 (en) | 1998-02-05 | 2002-10-22 | Semiconductor device and method of manufacturing the same including drain pinned along channel width |
| US10/667,899 US7671425B2 (en) | 1998-02-05 | 2003-09-23 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03956098A JP4236722B2 (ja) | 1998-02-05 | 1998-02-05 | 半導体装置の作製方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPH11224946A true JPH11224946A (ja) | 1999-08-17 |
| JPH11224946A5 JPH11224946A5 (ja) | 2005-08-11 |
| JP4236722B2 JP4236722B2 (ja) | 2009-03-11 |
Family
ID=12556469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03956098A Expired - Fee Related JP4236722B2 (ja) | 1998-02-05 | 1998-02-05 | 半導体装置の作製方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (3) | US6486014B1 (ja) |
| JP (1) | JP4236722B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100319332B1 (ko) * | 1993-12-22 | 2002-04-22 | 야마자끼 순페이 | 반도체장치및전자광학장치 |
| JP4236722B2 (ja) | 1998-02-05 | 2009-03-11 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US7245018B1 (en) * | 1999-06-22 | 2007-07-17 | Semiconductor Energy Laboratory Co., Ltd. | Wiring material, semiconductor device provided with a wiring using the wiring material and method of manufacturing thereof |
| US6724037B2 (en) | 2000-07-21 | 2004-04-20 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile memory and semiconductor device |
| JP4085891B2 (ja) * | 2003-05-30 | 2008-05-14 | ソニー株式会社 | 半導体装置およびその製造方法 |
| US6825530B1 (en) * | 2003-06-11 | 2004-11-30 | International Business Machines Corporation | Zero Threshold Voltage pFET and method of making same |
| US7504327B2 (en) * | 2004-06-14 | 2009-03-17 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing thin film semiconductor device |
| US7745293B2 (en) * | 2004-06-14 | 2010-06-29 | Semiconductor Energy Laboratory Co., Ltd | Method for manufacturing a thin film transistor including forming impurity regions by diagonal doping |
| KR100604870B1 (ko) * | 2004-06-16 | 2006-07-31 | 삼성전자주식회사 | 접합 영역의 어브럽트니스를 개선시킬 수 있는 전계 효과트랜지스터 및 그 제조방법 |
| TWI317043B (en) * | 2005-01-19 | 2009-11-11 | Au Optronics Corp | A thin film transistor |
| KR100614658B1 (ko) * | 2005-04-18 | 2006-08-22 | 삼성전자주식회사 | 반도체 장치의 고전압 트랜지스터 및 그 형성 방법 |
| JP4850470B2 (ja) * | 2005-10-04 | 2012-01-11 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US20070145495A1 (en) * | 2005-12-27 | 2007-06-28 | Intel Corporation | Method of fabricating a MOSFET transistor having an anti-halo for modifying narrow width device performance |
| JP5897910B2 (ja) | 2011-01-20 | 2016-04-06 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US8742481B2 (en) | 2011-08-16 | 2014-06-03 | Micron Technology, Inc. | Apparatuses and methods comprising a channel region having different minority carrier lifetimes |
Family Cites Families (103)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4454524A (en) | 1978-03-06 | 1984-06-12 | Ncr Corporation | Device having implantation for controlling gate parasitic action |
| JPS577162A (en) | 1980-06-17 | 1982-01-14 | Toshiba Corp | Nonvolatile semiconductor memory and manufacture therefor |
| US5859443A (en) | 1980-06-30 | 1999-01-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| GB2081018B (en) | 1980-07-31 | 1985-06-26 | Suwa Seikosha Kk | Active matrix assembly for display device |
| US4549336A (en) | 1981-12-28 | 1985-10-29 | Mostek Corporation | Method of making MOS read only memory by specified double implantation |
| US4418094A (en) * | 1982-03-02 | 1983-11-29 | Texas Instruments Incorporated | Vertical-etch direct moat isolation process |
| US5350940A (en) | 1984-02-02 | 1994-09-27 | Fastran, Inc. | Enhanced mobility metal oxide semiconductor devices |
| US4697198A (en) | 1984-08-22 | 1987-09-29 | Hitachi, Ltd. | MOSFET which reduces the short-channel effect |
| DE3542482A1 (de) | 1985-11-30 | 1987-06-04 | Licentia Gmbh | Modulationsdotierter feldeffekttransistor |
| US4999682A (en) | 1987-08-14 | 1991-03-12 | Regents Of The University Of Minnesota | Electronic and optoelectronic laser devices utilizing light hole properties |
| US4959697A (en) | 1988-07-20 | 1990-09-25 | Vtc Incorporated | Short channel junction field effect transistor |
| US5164805A (en) | 1988-08-22 | 1992-11-17 | Massachusetts Institute Of Technology | Near-intrinsic thin-film SOI FETS |
| JP2507567B2 (ja) | 1988-11-25 | 1996-06-12 | 三菱電機株式会社 | 絶縁体基板上の半導体層に形成されたｍｏｓ型電界効果トランジスタ |
| JP3194941B2 (ja) | 1990-03-19 | 2001-08-06 | 富士通株式会社 | 半導体装置 |
| US5272365A (en) | 1990-03-29 | 1993-12-21 | Kabushiki Kaisha Toshiba | Silicon transistor device with silicon-germanium electron gas hetero structure channel |
| JP2809810B2 (ja) | 1990-04-20 | 1998-10-15 | 株式会社東芝 | 半導体装置の製造方法 |
| US5210437A (en) | 1990-04-20 | 1993-05-11 | Kabushiki Kaisha Toshiba | MOS device having a well layer for controlling threshold voltage |
| KR940004446B1 (ko) * | 1990-11-05 | 1994-05-25 | 미쓰비시뎅끼 가부시끼가이샤 | 반도체장치의 제조방법 |
| JPH04274368A (ja) | 1991-03-01 | 1992-09-30 | Fuji Electric Co Ltd | 絶縁ゲート型バイポーラトランジスタ |
| US5196367A (en) | 1991-05-08 | 1993-03-23 | Industrial Technology Research Institute | Modified field isolation process with no channel-stop implant encroachment |
| JPH0555566A (ja) | 1991-08-28 | 1993-03-05 | Nec Corp | 半導体装置 |
| USH1435H (en) | 1991-10-21 | 1995-05-02 | Cherne Richard D | SOI CMOS device having body extension for providing sidewall channel stop and bodytie |
| JP3416163B2 (ja) | 1992-01-31 | 2003-06-16 | キヤノン株式会社 | 半導体基板及びその作製方法 |
| TW222345B (en) | 1992-02-25 | 1994-04-11 | Semicondustor Energy Res Co Ltd | Semiconductor and its manufacturing method |
| JP3301116B2 (ja) | 1992-07-20 | 2002-07-15 | ソニー株式会社 | 半導体装置及びその製造方法 |
| US5461250A (en) | 1992-08-10 | 1995-10-24 | International Business Machines Corporation | SiGe thin film or SOI MOSFET and method for making the same |
| JP3456242B2 (ja) | 1993-01-07 | 2003-10-14 | セイコーエプソン株式会社 | 半導体装置及びその製造方法 |
| US5324960A (en) | 1993-01-19 | 1994-06-28 | Motorola, Inc. | Dual-transistor structure and method of formation |
| US5583067A (en) * | 1993-01-22 | 1996-12-10 | Intel Corporation | Inverse T-gate semiconductor device with self-aligned punchthrough stops and method of fabrication |
| EP0612102B1 (en) | 1993-02-15 | 2001-09-26 | Semiconductor Energy Laboratory Co., Ltd. | Process for the fabrication of a crystallised semiconductor layer |
| JP3662263B2 (ja) | 1993-02-15 | 2005-06-22 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP3107941B2 (ja) | 1993-03-05 | 2000-11-13 | 株式会社半導体エネルギー研究所 | 薄膜トランジスタおよびその作製方法 |
| JP2848757B2 (ja) | 1993-03-19 | 1999-01-20 | シャープ株式会社 | 電界効果トランジスタおよびその製造方法 |
| KR960008735B1 (en) | 1993-04-29 | 1996-06-29 | Samsung Electronics Co Ltd | Mos transistor and the manufacturing method thereof |
| US5481121A (en) | 1993-05-26 | 1996-01-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having improved crystal orientation |
| US5529937A (en) | 1993-07-27 | 1996-06-25 | Semiconductor Energy Laboratory Co., Ltd. | Process for fabricating thin film transistor |
| US5426325A (en) | 1993-08-04 | 1995-06-20 | Siliconix Incorporated | Metal crossover in high voltage IC with graduated doping control |
| US5792679A (en) | 1993-08-30 | 1998-08-11 | Sharp Microelectronics Technology, Inc. | Method for forming silicon-germanium/Si/silicon dioxide heterostructure using germanium implant |
| US5831294A (en) | 1993-09-30 | 1998-11-03 | Sony Corporation | Quantum box structure and carrier conductivity modulating device |
| JP3635683B2 (ja) | 1993-10-28 | 2005-04-06 | ソニー株式会社 | 電界効果トランジスタ |
| TW264575B (ja) | 1993-10-29 | 1995-12-01 | Handotai Energy Kenkyusho Kk | |
| US5427963A (en) * | 1993-12-10 | 1995-06-27 | Advanced Micro Devices, Inc. | Method of making a MOS device with drain side channel implant |
| JPH07226446A (ja) | 1994-02-12 | 1995-08-22 | Toshiba Corp | 半導体装置及びその製造方法 |
| US6498376B1 (en) | 1994-06-03 | 2002-12-24 | Seiko Instruments Inc | Semiconductor device and manufacturing method thereof |
| JP3067949B2 (ja) | 1994-06-15 | 2000-07-24 | シャープ株式会社 | 電子装置および液晶表示装置 |
| DE69429915D1 (de) * | 1994-07-04 | 2002-03-28 | St Microelectronics Srl | Verfahren zur Herstellung von Leistungsbauteilen hoher Dichte in MOS-Technologie |
| JP3184065B2 (ja) | 1994-07-25 | 2001-07-09 | セイコーインスツルメンツ株式会社 | 半導体集積回路装置及び電子機器 |
| US5789284A (en) | 1994-09-29 | 1998-08-04 | Semiconductor Energy Laboratory Co., Ltd. | Method for fabricating semiconductor thin film |
| US5915174A (en) | 1994-09-30 | 1999-06-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for producing the same |
| US5516711A (en) | 1994-12-16 | 1996-05-14 | Mosel Vitelic, Inc. | Method for forming LDD CMOS with oblique implantation |
| US5478763A (en) | 1995-01-19 | 1995-12-26 | United Microelectronics Corporation | High performance field effect transistor and method of manufacture thereof |
| JP3364081B2 (ja) | 1995-02-16 | 2003-01-08 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| KR0161398B1 (ko) | 1995-03-13 | 1998-12-01 | 김광호 | 고내압 트랜지스터 및 그 제조방법 |
| TW448584B (en) | 1995-03-27 | 2001-08-01 | Semiconductor Energy Lab | Semiconductor device and a method of manufacturing the same |
| US5532175A (en) | 1995-04-17 | 1996-07-02 | Motorola, Inc. | Method of adjusting a threshold voltage for a semiconductor device fabricated on a semiconductor on insulator substrate |
| US5661059A (en) | 1995-04-18 | 1997-08-26 | Advanced Micro Devices | Boron penetration to suppress short channel effect in P-channel device |
| US5619053A (en) | 1995-05-31 | 1997-04-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having an SOI structure |
| KR970004074A (ko) | 1995-06-05 | 1997-01-29 | 빈센트 비. 인그라시아 | 절연 게이트 전계 효과 트랜지스터 및 그 제조 방법 |
| US5674788A (en) | 1995-06-06 | 1997-10-07 | Advanced Micro Devices, Inc. | Method of forming high pressure silicon oxynitride gate dielectrics |
| US5675164A (en) | 1995-06-07 | 1997-10-07 | International Business Machines Corporation | High performance multi-mesa field effect transistor |
| US6034896A (en) | 1995-07-03 | 2000-03-07 | The University Of Toronto, Innovations Foundation | Method of fabricating a fast programmable flash E2 PROM cell |
| US5977559A (en) | 1995-09-29 | 1999-11-02 | Semiconductor Energy Laboratory Co., Ltd. | Thin-film transistor having a catalyst element in its active regions |
| US5917219A (en) | 1995-10-09 | 1999-06-29 | Texas Instruments Incorporated | Semiconductor devices with pocket implant and counter doping |
| KR970023883A (ko) | 1995-10-09 | 1997-05-30 | 윌리엄 이. 힐러 | 초경사 리트로그레이드 및/또는 포켓 임플랜트 및/또는 카운터 도우핑을 갖는 반도체 장치 |
| TW319912B (ja) | 1995-12-15 | 1997-11-11 | Handotai Energy Kenkyusho Kk | |
| US5670389A (en) | 1996-01-11 | 1997-09-23 | Motorola, Inc. | Semiconductor-on-insulator device having a laterally-graded channel region and method of making |
| JP3729955B2 (ja) | 1996-01-19 | 2005-12-21 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP3645379B2 (ja) | 1996-01-19 | 2005-05-11 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US5985740A (en) | 1996-01-19 | 1999-11-16 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device including reduction of a catalyst |
| US5888858A (en) | 1996-01-20 | 1999-03-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and fabrication method thereof |
| KR100440083B1 (ko) | 1996-01-23 | 2004-10-20 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체박막제작방법 |
| US5698884A (en) | 1996-02-07 | 1997-12-16 | Thunderbird Technologies, Inc. | Short channel fermi-threshold field effect transistors including drain field termination region and methods of fabricating same |
| US6063654A (en) | 1996-02-20 | 2000-05-16 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a thin film transistor involving laser treatment |
| JP3476320B2 (ja) | 1996-02-23 | 2003-12-10 | 株式会社半導体エネルギー研究所 | 半導体薄膜およびその作製方法ならびに半導体装置およびその作製方法 |
| JP3522441B2 (ja) | 1996-03-12 | 2004-04-26 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US5786618A (en) | 1996-03-21 | 1998-07-28 | United Microelectronics, Corp. | ROM memory cell with non-uniform threshold voltage |
| US5702967A (en) | 1996-07-22 | 1997-12-30 | Vanguard International Semiconductor Corporation | Method of fabricating a deep submicron MOSFET device using a recessed, narrow polysilicon gate structure |
| JP3634086B2 (ja) | 1996-08-13 | 2005-03-30 | 株式会社半導体エネルギー研究所 | 絶縁ゲイト型半導体装置の作製方法 |
| US6287900B1 (en) | 1996-08-13 | 2001-09-11 | Semiconductor Energy Laboratory Co., Ltd | Semiconductor device with catalyst addition and removal |
| JP3949193B2 (ja) | 1996-08-13 | 2007-07-25 | 株式会社半導体エネルギー研究所 | 絶縁ゲイト型半導体装置 |
| JP4014677B2 (ja) | 1996-08-13 | 2007-11-28 | 株式会社半導体エネルギー研究所 | 絶縁ゲイト型半導体装置 |
| JP4014676B2 (ja) | 1996-08-13 | 2007-11-28 | 株式会社半導体エネルギー研究所 | 絶縁ゲイト型半導体装置およびその作製方法 |
| US6703671B1 (en) | 1996-08-23 | 2004-03-09 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device and method of manufacturing the same |
| JP4059939B2 (ja) | 1996-08-23 | 2008-03-12 | 株式会社半導体エネルギー研究所 | パワーｍｏｓデバイス及びその作製方法 |
| US5814854A (en) | 1996-09-09 | 1998-09-29 | Liu; David K. Y. | Highly scalable FLASH EEPROM cell |
| TW304278B (en) | 1996-09-17 | 1997-05-01 | Nat Science Council | The source-drain distributed implantation method |
| JP4103968B2 (ja) | 1996-09-18 | 2008-06-18 | 株式会社半導体エネルギー研究所 | 絶縁ゲイト型半導体装置 |
| US6590230B1 (en) | 1996-10-15 | 2003-07-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2877103B2 (ja) | 1996-10-21 | 1999-03-31 | 日本電気株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
| JPH10135137A (ja) | 1996-10-31 | 1998-05-22 | Semiconductor Energy Lab Co Ltd | 結晶性半導体作製方法 |
| US6118148A (en) | 1996-11-04 | 2000-09-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US5719427A (en) | 1997-01-14 | 1998-02-17 | Pericom Semiconductor Corp. | Avalanche-enhanced CMOS transistor for EPROM/EEPROM and ESD-protection structures |
| JP3376247B2 (ja) | 1997-05-30 | 2003-02-10 | 株式会社半導体エネルギー研究所 | 薄膜トランジスタ及び薄膜トランジスタを用いた半導体装置 |
| JP4104701B2 (ja) | 1997-06-26 | 2008-06-18 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP3859821B2 (ja) | 1997-07-04 | 2006-12-20 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP4017706B2 (ja) | 1997-07-14 | 2007-12-05 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP3939399B2 (ja) | 1997-07-22 | 2007-07-04 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP4282778B2 (ja) | 1997-08-05 | 2009-06-24 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US6686623B2 (en) | 1997-11-18 | 2004-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile memory and electronic apparatus |
| JP4236722B2 (ja) | 1998-02-05 | 2009-03-11 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JPH11233788A (ja) | 1998-02-09 | 1999-08-27 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US6329235B1 (en) * | 1999-10-20 | 2001-12-11 | United Microelectronics Corp. | Method of performing a pocket implantation on a MOS transistor of a memory cell of a DRAM |
| US6724037B2 (en) | 2000-07-21 | 2004-04-20 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile memory and semiconductor device |
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