JPH11225334A - Ｍｐｅｇ−２画像復号器の分散値算定アクセラレータ - Google Patents
Ｍｐｅｇ−２画像復号器の分散値算定アクセラレータInfo
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- JPH11225334A JPH11225334A JP10321574A JP32157498A JPH11225334A JP H11225334 A JPH11225334 A JP H11225334A JP 10321574 A JP10321574 A JP 10321574A JP 32157498 A JP32157498 A JP 32157498A JP H11225334 A JPH11225334 A JP H11225334A
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- Computing Systems (AREA)
- Theoretical Computer Science (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Television Signal Processing For Recording (AREA)
Abstract
(57)【要約】
【課題】 デジタル映像のマクロブロックの分散値を算
定できる好適な分散値算定アクセラレータを提供する。 【解決手段】 ８つの個別の分散値演算経路への画素の
伝送を、簡単なカウンタを使って、２つのデマルチプレ
クサで所定の入力画素列がどの分散値に属しているかを
判断するような方法で行う。これにより、従来のように
８つの個別のフィルタ／デマルチプレクサを使用する必
要がなくなる。
定できる好適な分散値算定アクセラレータを提供する。 【解決手段】 ８つの個別の分散値演算経路への画素の
伝送を、簡単なカウンタを使って、２つのデマルチプレ
クサで所定の入力画素列がどの分散値に属しているかを
判断するような方法で行う。これにより、従来のように
８つの個別のフィルタ／デマルチプレクサを使用する必
要がなくなる。
Description
【０００１】
【発明の属する技術分野】本発明は、ビデオ画像の復号
化信号を処理するための分散値算定アクセラレータに関
する。
化信号を処理するための分散値算定アクセラレータに関
する。
【０００２】
【従来の技術】ＭＰＥＧ−２圧縮アルゴリズム：ＭＰＥ
Ｇ−２の画像圧縮アルゴリズムにおいては、デジタル画
像画素のマクロブロックの分散値の演算が必要である。
図１はＭＰＥＧ−２の画像圧縮に必要な回路のブロック
図である。
Ｇ−２の画像圧縮アルゴリズムにおいては、デジタル画
像画素のマクロブロックの分散値の演算が必要である。
図１はＭＰＥＧ−２の画像圧縮に必要な回路のブロック
図である。
【０００３】（１）フレーム順序処理部（FRAME ORDERI
NG）：このブロック部は、ＭＰＥＧ基準による順序でフ
ィールド（画像）を出力するフィールドメモリから成
る。例えば、入力信号がＩＢＢＰＢＢＰ…の場合、出力
はＩＰＢＢＰＢＢ…などとなる。ここで、Ｉは時相冗長
成分を含む１個のフィールドや半フィールド（イントラ
画像）であり、Ｐは先行のＩまたはＰ（符号化／復号
化）画像の時相冗長成分が除去された１個のフィールド
や半フィールド（予測画像）であり、Ｂは（いずれの場
合も、Ｉ画像とＰ画像は符号化／復号化処理が完了した
ものとする）先行のＩ及び後続のＰ（または先行のＰと
後続のＰ）の時相冗長成分が除去された１個のフィール
ドや半フィールド（双方向予測画像）である。
NG）：このブロック部は、ＭＰＥＧ基準による順序でフ
ィールド（画像）を出力するフィールドメモリから成
る。例えば、入力信号がＩＢＢＰＢＢＰ…の場合、出力
はＩＰＢＢＰＢＢ…などとなる。ここで、Ｉは時相冗長
成分を含む１個のフィールドや半フィールド（イントラ
画像）であり、Ｐは先行のＩまたはＰ（符号化／復号
化）画像の時相冗長成分が除去された１個のフィールド
や半フィールド（予測画像）であり、Ｂは（いずれの場
合も、Ｉ画像とＰ画像は符号化／復号化処理が完了した
ものとする）先行のＩ及び後続のＰ（または先行のＰと
後続のＰ）の時相冗長成分が除去された１個のフィール
ドや半フィールド（双方向予測画像）である。
【０００４】４：２：０フォーマットにおける各フレー
ムバッファは、下記のような記憶容量をもつ。
ムバッファは、下記のような記憶容量をもつ。
【表１】 標準ＰＡＬ 輝度信号Ｙ ７２０×５７６×８＝３，３１７，７６０ビット 色差信号Ｕ ３６０×２８８×８＝ ８２９，４４０ビット 色差信号Ｖ ３６０×２８８×８＝ ８２９，４４０ビット 合計 Ｙ＋Ｕ＋Ｖ＝４，９７６，６４０ビット 標準ＮＴＳＣ 輝度信号Ｙ ７２０×４８０×８＝２，７６４，８００ビット 色差信号Ｕ ３６０×２４０×８＝ ６９１，２００ビット 色差信号Ｖ ３６０×２４０×８＝ ６９１，２００ビット 合計 Ｙ＋Ｕ＋Ｖ＝４，１４７，２００ビット
【０００５】（２）動き算定部（MOTION ESTIMATOR）：
このブロック部では、Ｐ画像やＢ画像から時相冗長成分
を除去する。
このブロック部では、Ｐ画像やＢ画像から時相冗長成分
を除去する。
【０００６】（３）離散コサイン変換部（ＤＣＴ）：こ
のブロック部は、ＭＰＥＧ−２基準に従った離散コサイ
ン変換を行う。なお、Ｉ画像や誤差画像Ｐ、Ｂは、１６
×１６画素のマクロブロックに分割され、さらに各マク
ロブロックは離散コサイン変換が行われる８×８画素の
４個のブロックに分割される。
のブロック部は、ＭＰＥＧ−２基準に従った離散コサイ
ン変換を行う。なお、Ｉ画像や誤差画像Ｐ、Ｂは、１６
×１６画素のマクロブロックに分割され、さらに各マク
ロブロックは離散コサイン変換が行われる８×８画素の
４個のブロックに分割される。
【０００７】（４）量子化部（Ｑ）：ＤＣＴ処理が終わ
った８×８ブロックは、画像の別個のマクロブロックに
よって異なる量子化マトリクスに分割され、ＤＣＴ係数
の数値が多少とも小さくなる。その場合、人間の目には
可視困難な周波数部分の情報が失われる。量子化結果
は、再調整されて次のブロック部へ送られる。
った８×８ブロックは、画像の別個のマクロブロックに
よって異なる量子化マトリクスに分割され、ＤＣＴ係数
の数値が多少とも小さくなる。その場合、人間の目には
可視困難な周波数部分の情報が失われる。量子化結果
は、再調整されて次のブロック部へ送られる。
【０００８】（５）可変長符号化部（ＶＬＣ）：量子化
部から出力された符号化ワードには、その後に非０値が
続くような０値が含まれている場合がある。第１番目の
非０値の前の０値がカウントされ、その結果値はその第
２部分が非０値であるワードの第１部分となる。それら
「対」のうちのいくつかは、他よりも高位の推定値をも
つ。高位の推定値は比較的短いワード（２／３／４ビッ
ト）に符号化され、低位の推定値は長いワードに符号化
される。統計学的結果として、圧縮処理を行わない場合
に比べて、出力ビット数が削減できる。
部から出力された符号化ワードには、その後に非０値が
続くような０値が含まれている場合がある。第１番目の
非０値の前の０値がカウントされ、その結果値はその第
２部分が非０値であるワードの第１部分となる。それら
「対」のうちのいくつかは、他よりも高位の推定値をも
つ。高位の推定値は比較的短いワード（２／３／４ビッ
ト）に符号化され、低位の推定値は長いワードに符号化
される。統計学的結果として、圧縮処理を行わない場合
に比べて、出力ビット数が削減できる。
【０００９】（６）マルチプレクサとバッファ（MUX &
BUFFER）：各マクロブロックのＶＬＣで生成したデー
タ、量子化マトリクス、動きベクトル、その他の構文要
素を組み合わせて、ＭＰＥＧ−２基準による構文を再構
成する。再構成したデータ列は、容量がＭＰＥＧ−２基
準で設定されて拡張できないメモリバッファに記憶され
る。量子化ブロック部Ｑでは、バッファの格納限度への
アプローチ度合に従って８×８ＤＣＴブロック部の量子
化処理の程度を調整することにより限定容量を保証す
る。
BUFFER）：各マクロブロックのＶＬＣで生成したデー
タ、量子化マトリクス、動きベクトル、その他の構文要
素を組み合わせて、ＭＰＥＧ−２基準による構文を再構
成する。再構成したデータ列は、容量がＭＰＥＧ−２基
準で設定されて拡張できないメモリバッファに記憶され
る。量子化ブロック部Ｑでは、バッファの格納限度への
アプローチ度合に従って８×８ＤＣＴブロック部の量子
化処理の程度を調整することにより限定容量を保証す
る。
【００１０】（７）逆可変長符号化部（Ｉ−ＶＬＣ）：
ＶＬＣブロック部の機能が、本ブロック部では逆の順序
で実行される。
ＶＬＣブロック部の機能が、本ブロック部では逆の順序
で実行される。
【００１１】（８）逆量子化部（Ｉ−Ｑ）：Ｉ−ＶＬＣ
ブロック部のワード出力が、それぞれが符号処理で使っ
たのと同じ量子化マトリクスで乗算される８×８ブロッ
クに再構成される。
ブロック部のワード出力が、それぞれが符号処理で使っ
たのと同じ量子化マトリクスで乗算される８×８ブロッ
クに再構成される。
【００１２】（９）逆ＤＣＴ部（Ｉ−ＤＣＴ）：ＤＣＴ
機能が逆に行われ、量子化処理で生成された各８×８ブ
ロックに充てられる。
機能が逆に行われ、量子化処理で生成された各８×８ブ
ロックに充てられる。
【００１３】（１０）動き補償とフレーム記憶（FRAMES
STORE）：８×８サイズのＩ−ＤＣＴブロック部からは
以下のものが出力され、本ブロックで記憶される。すな
わち、後続のＰ画像やＢ画像から時相冗長成分を除去す
るために記憶しなければならない復号化Ｉフィールド
（または半フィールド）と、動き算定操作中に前もって
除去された情報に付加する必要のある予測誤差Ｐフィー
ルドとＢフィールド（またはそれら半フィールド）であ
る。Ｐ画像の場合、結果となる加算値は続くＰ画像やＢ
画像の動き算定処理中に使われる。いずれも、復号化Ｉ
画像および／またはＰ画像は、フレーム順序処理で使う
メモリとは異なるフィールドメモリに記憶される。
STORE）：８×８サイズのＩ−ＤＣＴブロック部からは
以下のものが出力され、本ブロックで記憶される。すな
わち、後続のＰ画像やＢ画像から時相冗長成分を除去す
るために記憶しなければならない復号化Ｉフィールド
（または半フィールド）と、動き算定操作中に前もって
除去された情報に付加する必要のある予測誤差Ｐフィー
ルドとＢフィールド（またはそれら半フィールド）であ
る。Ｐ画像の場合、結果となる加算値は続くＰ画像やＢ
画像の動き算定処理中に使われる。いずれも、復号化Ｉ
画像および／またはＰ画像は、フレーム順序処理で使う
メモリとは異なるフィールドメモリに記憶される。
【００１４】（１１）表示ユニット部（DISPLAY UNI
T）：ここでは、フィールドが４：２：０フォーマット
から４：２：２フォーマットへと変換され、画像の連続
表示のためのインターレースフォーマットが生成され
る。
T）：ここでは、フィールドが４：２：０フォーマット
から４：２：２フォーマットへと変換され、画像の連続
表示のためのインターレースフォーマットが生成され
る。
【００１５】符号化部の各ブロック部の機能構成が図２
に示されている。フレーム順序処理部（１）と、再構成
されたＰ画像及びＩ画像を記憶する動き補償とフレーム
記憶部（１０）と、ＭＰＥＧ−２で生成したビット列を
記憶するマルチプレクサとバッファ（６）とは、集積回
路による専用インタフェース経由でのアクセスが可能
で、メモリ制御器（Memory Controller）で制御される
専用の外部メモリ内に形成される。
に示されている。フレーム順序処理部（１）と、再構成
されたＰ画像及びＩ画像を記憶する動き補償とフレーム
記憶部（１０）と、ＭＰＥＧ−２で生成したビット列を
記憶するマルチプレクサとバッファ（６）とは、集積回
路による専用インタフェース経由でのアクセスが可能
で、メモリ制御器（Memory Controller）で制御される
専用の外部メモリ内に形成される。
【００１６】映像コアブロック部（Video CORE）は、色
差信号をフィルタ処理してサブサンプルすることにより
受信画像を４：２：２フォーマットから４：２：０フォ
ーマットへ変換するプリプロセッサ部と、復号化処理と
表示の動作中に逆機能を実行するポストプロセッサ部か
ら成る。
差信号をフィルタ処理してサブサンプルすることにより
受信画像を４：２：２フォーマットから４：２：０フォ
ーマットへ変換するプリプロセッサ部と、復号化処理と
表示の動作中に逆機能を実行するポストプロセッサ部か
ら成る。
【００１７】符号化ブロック部（３、４、５）と復号化
ブロック部（７、８、９）は、符号化復号化コア部（En
coding & Decoding CORE）内に形成される。
ブロック部（７、８、９）は、符号化復号化コア部（En
coding & Decoding CORE）内に形成される。
【００１８】システムコントローラ（System Controlle
r）では機器内で行う処理を調整し、マルチプレクサと
バッファ（６）で説明したバッファの格納状態や、動き
算定処理部（２）の前段にあるソース画像マクロブロッ
クの分散値から、量子化部（４）で使う量子化マトリク
スを演算する。このようなシステムコントローラは、外
部メモリとの通信に要するサブシステムを備えたＲＩＳ
Ｃ（縮小命令処理機能）式と呼ばれる３２ビットのＣＰ
Ｕと、制御バスと、実行されるコードを備えたブロック
部とで形成してもよい。
r）では機器内で行う処理を調整し、マルチプレクサと
バッファ（６）で説明したバッファの格納状態や、動き
算定処理部（２）の前段にあるソース画像マクロブロッ
クの分散値から、量子化部（４）で使う量子化マトリク
スを演算する。このようなシステムコントローラは、外
部メモリとの通信に要するサブシステムを備えたＲＩＳ
Ｃ（縮小命令処理機能）式と呼ばれる３２ビットのＣＰ
Ｕと、制御バスと、実行されるコードを備えたブロック
部とで形成してもよい。
【００１９】符号化アルゴリズムは、Ｒ列とＳ行のマク
ロブロックに分解可能なＭ列とＮ行から成るフレームを
必要とする。Ｍ／ＲとＮ／Ｓとは異なる偶数であって、
各画素が１個以上のブロックや条件に従属している可能
性をもち、決められた方法でマクロブロックから抜き出
されたサイズがＨ（Ｒの約数）やＫ（Ｓの約数）のブロ
ックから開始することにより演算できるマクロブロック
毎の分散値Ｔは、Ｔ＝２×（Ｒ／Ｈ）×（Ｓ／Ｋ）で表
すことができる。つまり、各フレームにおいて、Ｈ×Ｋ
画素ごとに（Ｍ×Ｎ）／（Ｒ×Ｓ）×Ｔの分散値演算が
必要となる。
ロブロックに分解可能なＭ列とＮ行から成るフレームを
必要とする。Ｍ／ＲとＮ／Ｓとは異なる偶数であって、
各画素が１個以上のブロックや条件に従属している可能
性をもち、決められた方法でマクロブロックから抜き出
されたサイズがＨ（Ｒの約数）やＫ（Ｓの約数）のブロ
ックから開始することにより演算できるマクロブロック
毎の分散値Ｔは、Ｔ＝２×（Ｒ／Ｈ）×（Ｓ／Ｋ）で表
すことができる。つまり、各フレームにおいて、Ｈ×Ｋ
画素ごとに（Ｍ×Ｎ）／（Ｒ×Ｓ）×Ｔの分散値演算が
必要となる。
【００２０】例えば、ＭＰＥＧ−２アルゴリズムにおい
て、ＰＡＬ形式の画像ではＲ＝Ｓ＝１６、Ｈ＝Ｋ＝Ｔ＝
８、Ｍ＝５７６、Ｎ＝７２０となるため、６４画素ごと
に１２９６０の異なる分散値が必要となる。このような
大量の演算処理により、ＣＰＵの演算能力のほとんど全
部が要求されることになる。逆に、このような演算処理
をハード装置であるアクセラレータに任せると、最適化
されたアクセラレータを実現するための回路面積を確保
するだけで、ＣＰＵの演算能力について多大な負担節約
が可能となる。
て、ＰＡＬ形式の画像ではＲ＝Ｓ＝１６、Ｈ＝Ｋ＝Ｔ＝
８、Ｍ＝５７６、Ｎ＝７２０となるため、６４画素ごと
に１２９６０の異なる分散値が必要となる。このような
大量の演算処理により、ＣＰＵの演算能力のほとんど全
部が要求されることになる。逆に、このような演算処理
をハード装置であるアクセラレータに任せると、最適化
されたアクセラレータを実現するための回路面積を確保
するだけで、ＣＰＵの演算能力について多大な負担節約
が可能となる。
【００２１】分散の概念：算定される分散値は、上記の
ように、デジタル画像の輝度成分が、Ｈ×ＫサイズのＴ
サブブロック、つまりブロックに分割できるＲ×Ｓマク
ロブロックに分割され、Ｍ行Ｎ列の画素マトリクスで示
されると仮定した従来の説明から算定できる。なお、各
画素は８ビットで符号化してもよい。各サブブロックに
おいて、分散値は下記の式で表せる。
ように、デジタル画像の輝度成分が、Ｈ×ＫサイズのＴ
サブブロック、つまりブロックに分割できるＲ×Ｓマク
ロブロックに分割され、Ｍ行Ｎ列の画素マトリクスで示
されると仮定した従来の説明から算定できる。なお、各
画素は８ビットで符号化してもよい。各サブブロックに
おいて、分散値は下記の式で表せる。
【数１】
【００２２】ＰＡＬ形式の画像の場合、ＭとＮはそれぞ
れ５７６と７２０であって、標準のＭＰＥＧ−２によれ
ばＲ＝Ｓ＝１６、Ｈ＝Ｋ＝Ｔ＝８となる。
れ５７６と７２０であって、標準のＭＰＥＧ−２によれ
ばＲ＝Ｓ＝１６、Ｈ＝Ｋ＝Ｔ＝８となる。
【００２３】ＭＰＥＧ基準によれば、各フレームは、図
４に示されているように左上角から始めて１６×１６画
素のマクロブロックに分割される。さらに、各マクロブ
ロックを８×８のサブブロックに分割する。各マクロブ
ロックについては、以下で説明する方法により、それぞ
れがマクロブロックからの８×８サブブロックの分散値
から成る８個の分散値を計算する必要がある。分散値演
算のための上記の数式は、（演算には関係しないが、画
素の入力順序が、左から右、上の行から下の行として）
それぞれのサブブロックに対応する下記のようなより簡
単な式で表すことができる。
４に示されているように左上角から始めて１６×１６画
素のマクロブロックに分割される。さらに、各マクロブ
ロックを８×８のサブブロックに分割する。各マクロブ
ロックについては、以下で説明する方法により、それぞ
れがマクロブロックからの８×８サブブロックの分散値
から成る８個の分散値を計算する必要がある。分散値演
算のための上記の数式は、（演算には関係しないが、画
素の入力順序が、左から右、上の行から下の行として）
それぞれのサブブロックに対応する下記のようなより簡
単な式で表すことができる。
【数２】
【００２４】図５に示す方法により、８個のサブブロッ
クが得られる（ｂ０、ｂ１、ｂ２、ｂ３、ｂ４、ｂ５、
ｂ６、ｂ７）。つまり、前半の４個のサブブロックはマ
クロブロックを構成しており、後半の４個のサブセット
はマクロブロックの偶数フィールドと奇数フィールドで
あって、マクロブロックの偶数番目の行と奇数番目の行
とを分離することにより得られる。
クが得られる（ｂ０、ｂ１、ｂ２、ｂ３、ｂ４、ｂ５、
ｂ６、ｂ７）。つまり、前半の４個のサブブロックはマ
クロブロックを構成しており、後半の４個のサブセット
はマクロブロックの偶数フィールドと奇数フィールドで
あって、マクロブロックの偶数番目の行と奇数番目の行
とを分離することにより得られる。
【００２５】ブロックの分散値の算出が終わると、次
に、ｖ０、…、ｖ７は８個の分散算出値であるｍａｘ
（ｖ０、ｖ１、ｖ２、ｖ３、ｖ４、ｖ５、ｖ６、ｖ７）
＋１で示されるようなマクロブロックの活動値を算出す
る。各マクロブロックの活動値は、量子化部Ｑで使用す
る量子化マトリクスの演算において使用する。
に、ｖ０、…、ｖ７は８個の分散算出値であるｍａｘ
（ｖ０、ｖ１、ｖ２、ｖ３、ｖ４、ｖ５、ｖ６、ｖ７）
＋１で示されるようなマクロブロックの活動値を算出す
る。各マクロブロックの活動値は、量子化部Ｑで使用す
る量子化マトリクスの演算において使用する。
【００２６】分散値算定部の標準構成：図６に示す分散
値算定部は、分散値を算出する機能をもつ並列に並べら
れた８個の個別演算部から成る。８個の個別演算部は、
それぞれ分散演算回路とは別に、対応ブロックの画素だ
けを補足できるフィルタ／デマルチプレクサを備えてい
る。しかしこの構造は、演算される分散値ごとに、例え
ば常に同じ演算を実行する分散値計算器などの、機能的
に同様な部分を複数持つという欠点を有する。また、
（それぞれが選定された画素のサブブロックを補足し
て）パラメータが異なっても、フィルタ／デマルチプレ
クサは同じ機能を行う。
値算定部は、分散値を算出する機能をもつ並列に並べら
れた８個の個別演算部から成る。８個の個別演算部は、
それぞれ分散演算回路とは別に、対応ブロックの画素だ
けを補足できるフィルタ／デマルチプレクサを備えてい
る。しかしこの構造は、演算される分散値ごとに、例え
ば常に同じ演算を実行する分散値計算器などの、機能的
に同様な部分を複数持つという欠点を有する。また、
（それぞれが選定された画素のサブブロックを補足し
て）パラメータが異なっても、フィルタ／デマルチプレ
クサは同じ機能を行う。
【００２７】
【発明が解決しようとする課題】本発明の目的は、ＭＰ
ＥＧ−２映像アルゴリズムによって先行および後続の画
像と同時に現在の画像をリアルタイムで符号化する際
に、その結果を利用できるようデジタル映像のマクロブ
ロックの分散値を算定できる好適な分散値算定アクセラ
レータを提供することである。
ＥＧ−２映像アルゴリズムによって先行および後続の画
像と同時に現在の画像をリアルタイムで符号化する際
に、その結果を利用できるようデジタル映像のマクロブ
ロックの分散値を算定できる好適な分散値算定アクセラ
レータを提供することである。
【００２８】
【課題を解決するための手段】本発明のアクセラレータ
で、符号化処理を管理するＣＰＵが行う作業から分散値
の算出処理を減らすことにより、演算能力の劣るＣＰＵ
の利用が可能になり、逆に、本発明のアクセラレータが
装備されてない場合には、高性能或いは複数のＣＰＵが
必要となる。ここで提案する構造は、周知の適用例と比
べて、アクセラレータを形成するために必要な回路面積
を最小限にして、コストを低減している。
で、符号化処理を管理するＣＰＵが行う作業から分散値
の算出処理を減らすことにより、演算能力の劣るＣＰＵ
の利用が可能になり、逆に、本発明のアクセラレータが
装備されてない場合には、高性能或いは複数のＣＰＵが
必要となる。ここで提案する構造は、周知の適用例と比
べて、アクセラレータを形成するために必要な回路面積
を最小限にして、コストを低減している。
【００２９】本発明の分散値算定器で実行されるアルゴ
リズムは、実現化に必要な回路面積を最適にするため、
入力データや分散値の数式を改良したものである。特
に、８つの個別の分散値演算経路への画素の伝送を、簡
単なカウンタを使って、２つのデマルチプレクサで所定
の入力画素列がどの分散値に属しているかを判断するよ
うな方法で行う。これにより、従来のように８つの個別
のフィルタ／デマルチプレクサを使用する必要がなくな
る。
リズムは、実現化に必要な回路面積を最適にするため、
入力データや分散値の数式を改良したものである。特
に、８つの個別の分散値演算経路への画素の伝送を、簡
単なカウンタを使って、２つのデマルチプレクサで所定
の入力画素列がどの分散値に属しているかを判断するよ
うな方法で行う。これにより、従来のように８つの個別
のフィルタ／デマルチプレクサを使用する必要がなくな
る。
【００３０】その回路は、ＰとＱがそれぞれＨとＫの約
数でありＭがＺ＝（Ｐ／Ｈ）×（Ｑ／Ｋ）と同じまたは
大きい数である場合に、それぞれのモジュールが、複数
の分散値（ｖ０、ｖ１、…ｖＭ）の１つと同じまたは大
きい整数Ｍを出力し、画像が分割された複数のＨ×Ｋ画
素のマクロブロックのうちの１つから取り出されたＰ行
とＱ列からなるＭ個の個別のサブブロックに属する画素
を用いる複数の分散値演算モジュールで構成された分散
値算的器に所定数のビットで符号化された画素のデジタ
ル列が入力される、画素の行列から成る画像の符号化装
置のための分散値算定アクセラレータであって、連続し
て入力される画素の平方値を出力する第１マルチプライ
ヤと、分散値が演算されるべき画素値のＨ×Ｋ和のため
の少なくともＭ個のＨ×Ｋマクロブロック専用の第１ア
キュムレータと、分散値が演算されるべき第１マルチプ
ライヤから出力される平方値のＨ×Ｋ和のための少なく
ともＭ個のＨ×Ｋマクロブロック専用の第２アキュムレ
ータと、マクロブロックの各画素の入力によりカウント
アップしてマクロブロックの最終画素の入力と同時にリ
セットされる少なくとも１個のカウンタ（ＬＣ）と、画
素の画素値／平方値の対が属するマクロブロックによる
カウンタ（ＬＣ）の内容によって画素の画素値と平方値
をアキュムレータに伝送する少なくともＭ／Ｚ個のデマ
ルチプレクサと、第１及び第２アキュムレータの累積結
果値を記憶して各マクロブロックの最終端でその入力が
カウンタ（ＬＣ）により指示されるＭ個のレジスタの２
つのバンク部と、それぞれ１つの出力を持ってレジスタ
の２つのバンク部の出力に接続されたＭ入力マルチプレ
クサの２つのバンク部と、レジスタの第１バンク部のＭ
番目のセルに記憶されているＨ×Ｋ画素のＭ和（Ｓｐ）
のそれぞれの平方値（Ｑｓ）を演算するマルチプレクサ
の出力に接続された第２マルチプライヤと、Ｍレジスタ
にその結果値が記憶されてそれぞれが画素（Ｓｐ）の和
の平方値（Ｑｓ）を保有するデマルチプレクサと、平方
値（Ｓｑ）の和を保有するＭレジスタに記憶されたデー
タ、及び和（Ｓｐ）の平方値（Ｑｓ）を保有するＭレジ
スタに記憶されたデータからＭ個の分散値を数式Ｖ＝
｛（Ｓｑ）−（Ｑｓ／６４）｝／６４で順番に演算する
第２ブロック部と、デマルチプレクサにより制御されて
各Ｍ番目の分散値をレジスタに伝送するＭレジスタの第
３バンク部と、Ｍ個の分散値の最大値及び／又は最少値
を決めて、最大値及び／又は最少値を１にする活動パラ
メータを演算する第３ブロック部と、からなることを特
徴とする。第１マルチプライヤは、ＬＳＢに対応する位
置に０値を挿入し、その０値の数だけビット数を増や
し、各画素の修正値を符号化し、入力された画素の平方
値と等価な値を出力できるような、各画素値をその画素
の修正値と加算するカスケード接続された複数の加算器
からなる。第２マルチプライヤが、加算演算を行う回路
で構成されている。
数でありＭがＺ＝（Ｐ／Ｈ）×（Ｑ／Ｋ）と同じまたは
大きい数である場合に、それぞれのモジュールが、複数
の分散値（ｖ０、ｖ１、…ｖＭ）の１つと同じまたは大
きい整数Ｍを出力し、画像が分割された複数のＨ×Ｋ画
素のマクロブロックのうちの１つから取り出されたＰ行
とＱ列からなるＭ個の個別のサブブロックに属する画素
を用いる複数の分散値演算モジュールで構成された分散
値算的器に所定数のビットで符号化された画素のデジタ
ル列が入力される、画素の行列から成る画像の符号化装
置のための分散値算定アクセラレータであって、連続し
て入力される画素の平方値を出力する第１マルチプライ
ヤと、分散値が演算されるべき画素値のＨ×Ｋ和のため
の少なくともＭ個のＨ×Ｋマクロブロック専用の第１ア
キュムレータと、分散値が演算されるべき第１マルチプ
ライヤから出力される平方値のＨ×Ｋ和のための少なく
ともＭ個のＨ×Ｋマクロブロック専用の第２アキュムレ
ータと、マクロブロックの各画素の入力によりカウント
アップしてマクロブロックの最終画素の入力と同時にリ
セットされる少なくとも１個のカウンタ（ＬＣ）と、画
素の画素値／平方値の対が属するマクロブロックによる
カウンタ（ＬＣ）の内容によって画素の画素値と平方値
をアキュムレータに伝送する少なくともＭ／Ｚ個のデマ
ルチプレクサと、第１及び第２アキュムレータの累積結
果値を記憶して各マクロブロックの最終端でその入力が
カウンタ（ＬＣ）により指示されるＭ個のレジスタの２
つのバンク部と、それぞれ１つの出力を持ってレジスタ
の２つのバンク部の出力に接続されたＭ入力マルチプレ
クサの２つのバンク部と、レジスタの第１バンク部のＭ
番目のセルに記憶されているＨ×Ｋ画素のＭ和（Ｓｐ）
のそれぞれの平方値（Ｑｓ）を演算するマルチプレクサ
の出力に接続された第２マルチプライヤと、Ｍレジスタ
にその結果値が記憶されてそれぞれが画素（Ｓｐ）の和
の平方値（Ｑｓ）を保有するデマルチプレクサと、平方
値（Ｓｑ）の和を保有するＭレジスタに記憶されたデー
タ、及び和（Ｓｐ）の平方値（Ｑｓ）を保有するＭレジ
スタに記憶されたデータからＭ個の分散値を数式Ｖ＝
｛（Ｓｑ）−（Ｑｓ／６４）｝／６４で順番に演算する
第２ブロック部と、デマルチプレクサにより制御されて
各Ｍ番目の分散値をレジスタに伝送するＭレジスタの第
３バンク部と、Ｍ個の分散値の最大値及び／又は最少値
を決めて、最大値及び／又は最少値を１にする活動パラ
メータを演算する第３ブロック部と、からなることを特
徴とする。第１マルチプライヤは、ＬＳＢに対応する位
置に０値を挿入し、その０値の数だけビット数を増や
し、各画素の修正値を符号化し、入力された画素の平方
値と等価な値を出力できるような、各画素値をその画素
の修正値と加算するカスケード接続された複数の加算器
からなる。第２マルチプライヤが、加算演算を行う回路
で構成されている。
【００３１】
【発明の実施の形態】図７に示すように、本発明の分散
値算定のアクセラレータで実行するアルゴリズムでは、
簡単なカウンタＬＣを使って、２つのデマルチプレクサ
により所定の入力画素列がどの分散値に属しているかを
判断するような方法で処理される入力ライン（列）を、
８つの個別分散値演算経路へ伝送する。これにより、図
６に示すようにフィルタ／デマルチプレクサ部を８つ装
備する必要がなくなる。
値算定のアクセラレータで実行するアルゴリズムでは、
簡単なカウンタＬＣを使って、２つのデマルチプレクサ
により所定の入力画素列がどの分散値に属しているかを
判断するような方法で処理される入力ライン（列）を、
８つの個別分散値演算経路へ伝送する。これにより、図
６に示すようにフィルタ／デマルチプレクサ部を８つ装
備する必要がなくなる。
【００３２】各ラインは、ブロック群（ｂ０、ｂ１、ｂ
２、ｂ３）及びブロック群（ｂ４、ｂ５、ｂ６、ｂ７）
からそれぞれ１つずつ２つのブロック、つまり図５の画
素のサブブロックに属する。カウンタＬＣの所定ビット
値が２つのデマルチプレクサの制御値として使われるた
め、入力データを何回も読み取ることなく、８個の分散
値の入力画素ラインの選定論理をコピーすることなく得
られる２つの分散値により、入力画素ラインをリアルタ
イムで再指定できる。サンプル実行に従う図５のような
マクロブロックラインの走査経路では、制御ビットは、
デマルチプレクサｖ０〜ｖ３ではビット６、７、デマル
チプレクサｖ４〜ｖ７ではビット６、３となり、しか
も、マクロブロックの入力ラインを走査する方法によっ
て異なり、カウンタＬＣの異なるビットパターンがマル
チプレクサを正しく指示できるよう決められるが、それ
は、各ラインがｂ０〜ｂ３のブロックのうちの１つとｂ
４〜ｂ７のブロックのうちの１つに属するような基本的
条件が満足するからである。
２、ｂ３）及びブロック群（ｂ４、ｂ５、ｂ６、ｂ７）
からそれぞれ１つずつ２つのブロック、つまり図５の画
素のサブブロックに属する。カウンタＬＣの所定ビット
値が２つのデマルチプレクサの制御値として使われるた
め、入力データを何回も読み取ることなく、８個の分散
値の入力画素ラインの選定論理をコピーすることなく得
られる２つの分散値により、入力画素ラインをリアルタ
イムで再指定できる。サンプル実行に従う図５のような
マクロブロックラインの走査経路では、制御ビットは、
デマルチプレクサｖ０〜ｖ３ではビット６、７、デマル
チプレクサｖ４〜ｖ７ではビット６、３となり、しか
も、マクロブロックの入力ラインを走査する方法によっ
て異なり、カウンタＬＣの異なるビットパターンがマル
チプレクサを正しく指示できるよう決められるが、それ
は、各ラインがｂ０〜ｂ３のブロックのうちの１つとｂ
４〜ｂ７のブロックのうちの１つに属するような基本的
条件が満足するからである。
【００３３】原則として、マクロブロックが走査される
所定のラインパターンでは、マルチプレクサを駆動する
カウンタＬＣのビットは、分散値を正確に演算できるよ
う選択される。カウンタＬＣは、各マクロブロックの開
始時にリセットされ、各画素の入力によりカウントアッ
プされる。このようにして、分散器算定器内で記憶する
必要なく、各ラインが１度だけ読み取られるので、選択
論理回路を８個用意することもなく、メモリ容量を削減
でき、構造がより簡単で小型化できる。本発明の構成を
用いない場合は、図６のように、各ラインを選択するた
めに８個の個別のフィルタが必要となる。
所定のラインパターンでは、マルチプレクサを駆動する
カウンタＬＣのビットは、分散値を正確に演算できるよ
う選択される。カウンタＬＣは、各マクロブロックの開
始時にリセットされ、各画素の入力によりカウントアッ
プされる。このようにして、分散器算定器内で記憶する
必要なく、各ラインが１度だけ読み取られるので、選択
論理回路を８個用意することもなく、メモリ容量を削減
でき、構造がより簡単で小型化できる。本発明の構成を
用いない場合は、図６のように、各ラインを選択するた
めに８個の個別のフィルタが必要となる。
【００３４】図８に示すように、分散値演算装置は、処
理実行に必要なレジスタや対応論理回路を最小限にする
ため、分散値の数式の演算処理を行う。
理実行に必要なレジスタや対応論理回路を最小限にする
ため、分散値の数式の演算処理を行う。
【００３５】特に、加算要素の分割により連続読取動作
が必要なく、マクロブロックの最終画素の到着と同時
に、その後で行う最後の加算と除算のための加算値が並
列に記憶される。このようにして、２つの加算値が画素
の到着と同時に図８のブロック部２、３で並列に計算さ
れるのである。全画素が入力された後、画素を再読取す
る必要なくそれぞの加算値を前段ブロック部へ送ること
ができる。この特性がない場合には、分散値を算定する
ためにｍ値を前もって演算し、全データをメモリから再
度読み取るか、又は専用の内蔵レジスタに画素を記憶し
ておく必要がある。
が必要なく、マクロブロックの最終画素の到着と同時
に、その後で行う最後の加算と除算のための加算値が並
列に記憶される。このようにして、２つの加算値が画素
の到着と同時に図８のブロック部２、３で並列に計算さ
れるのである。全画素が入力された後、画素を再読取す
る必要なくそれぞの加算値を前段ブロック部へ送ること
ができる。この特性がない場合には、分散値を算定する
ためにｍ値を前もって演算し、全データをメモリから再
度読み取るか、又は専用の内蔵レジスタに画素を記憶し
ておく必要がある。
【００３６】本発明のアクセラレータ（Variance Estim
ator Engine：ＶＥＥ）は、図９の機能ブロック部で構
成される。
ator Engine：ＶＥＥ）は、図９の機能ブロック部で構
成される。
【００３７】ＶＥＥコア部（VEE CORE）は、画素の入力
や実行結果値（算出した分散値や活動値）をメモリに書
き込むためのＤＭＡ（Direct Memory Access）装置から
の外部ワードと相互作用する。ＤＭＡは、符号器の中央
メモリから画像データをマクロブロック毎に読み取り、
左上端のライン１から下方のライン３２までマクロブロ
ックを走査し、次のマクロブロックのライン１から再び
走査し始め、というやり方で図７に示されているような
配列に従って分散値算定器のコア部に入力する。コア部
では、第１ブロック部であるスクエアパイプライン（SQ
UARES PIPELINE）で、その後の分散値の算定で使う各画
素の平方値が計算される。この演算は、図８のブロック
部１で行われる。
や実行結果値（算出した分散値や活動値）をメモリに書
き込むためのＤＭＡ（Direct Memory Access）装置から
の外部ワードと相互作用する。ＤＭＡは、符号器の中央
メモリから画像データをマクロブロック毎に読み取り、
左上端のライン１から下方のライン３２までマクロブロ
ックを走査し、次のマクロブロックのライン１から再び
走査し始め、というやり方で図７に示されているような
配列に従って分散値算定器のコア部に入力する。コア部
では、第１ブロック部であるスクエアパイプライン（SQ
UARES PIPELINE）で、その後の分散値の算定で使う各画
素の平方値が計算される。この演算は、図８のブロック
部１で行われる。
【００３８】その次段のブロック部であるマクロブロッ
ク部分算定部（M.BLOCK PARTICALSESTIMATOR）では、図
８のブロック部２、３から出力される値の加算や、図７
の回路に従って、画素を対応分散値に分離する。このよ
うなブロック部には、８つ全部の分散値の和を保管する
全レジスタが構成される。３番目のブロック部である分
散値活動値算定部（VARIANCES & ACTIVITY ESTIMATOR）
では、ブロック部４からの平方出力値を算定し、部分結
果値から分散値や活動値を得るための幾何学加算や最終
除算が行われる。
ク部分算定部（M.BLOCK PARTICALSESTIMATOR）では、図
８のブロック部２、３から出力される値の加算や、図７
の回路に従って、画素を対応分散値に分離する。このよ
うなブロック部には、８つ全部の分散値の和を保管する
全レジスタが構成される。３番目のブロック部である分
散値活動値算定部（VARIANCES & ACTIVITY ESTIMATOR）
では、ブロック部４からの平方出力値を算定し、部分結
果値から分散値や活動値を得るための幾何学加算や最終
除算が行われる。
【００３９】詳細に説明すると、第１ブロック部では、
８つの和のパイプラインを利用することにより平方サイ
クルを算出する。実際には、平方値は同じ数の積とみな
され、乗算は一連の加算処理である。８ビットのバイナ
リ演算の場合、この操作は８つの加数の加算にすぎな
い。加数Ｎ（Ｎ＝０、１、…７）は、（画素をそれ自体
で乗算する事実を考慮すれば）画素のＮ番目のビットが
１である場合はＮだけシフトされた画素値であり、
（「列」で乗算を行うのと同じ様な操作である）それ以
外の場合は０だけシフトされた画素値である。
８つの和のパイプラインを利用することにより平方サイ
クルを算出する。実際には、平方値は同じ数の積とみな
され、乗算は一連の加算処理である。８ビットのバイナ
リ演算の場合、この操作は８つの加数の加算にすぎな
い。加数Ｎ（Ｎ＝０、１、…７）は、（画素をそれ自体
で乗算する事実を考慮すれば）画素のＮ番目のビットが
１である場合はＮだけシフトされた画素値であり、
（「列」で乗算を行うのと同じ様な操作である）それ以
外の場合は０だけシフトされた画素値である。
【００４０】図１０に示すパイプラインの各段階では、
画素の値、macro_strobe値、次段のブロック部で使うop
erate信号、画素の平方演算の部分結果値などが直列に
レジスタ経由で伝送される。ステージＮ（Ｎ＝０、…、
７）は、前述の加算における加数Ｎを処理する。画素の
ビットがセットされると、平方の部分値がＮビットだけ
左側へシフトした分だけ画素値（レジスタＰＸ＿Ｎに記
憶）が増加し、その反対の場合は、そのまま転送され
る。
画素の値、macro_strobe値、次段のブロック部で使うop
erate信号、画素の平方演算の部分結果値などが直列に
レジスタ経由で伝送される。ステージＮ（Ｎ＝０、…、
７）は、前述の加算における加数Ｎを処理する。画素の
ビットがセットされると、平方の部分値がＮビットだけ
左側へシフトした分だけ画素値（レジスタＰＸ＿Ｎに記
憶）が増加し、その反対の場合は、そのまま転送され
る。
【００４１】このような構成により、各サイクルごとに
平方値を生成するという必要な処理能力を維持しつつ回
路面積を最小限にできる。データ列の連続性を確保する
ことにより、パイプラインは（各サイクルごとに生成さ
れる平方値の平均における）平方値を算定するのに要す
る平均時間を最短にすることができ、ルックアップテー
ブルが不要になる。
平方値を生成するという必要な処理能力を維持しつつ回
路面積を最小限にできる。データ列の連続性を確保する
ことにより、パイプラインは（各サイクルごとに生成さ
れる平方値の平均における）平方値を算定するのに要す
る平均時間を最短にすることができ、ルックアップテー
ブルが不要になる。
【００４２】平方パイプライン部は、クロックパルスあ
たり１対の画素平方値を生成する能力をもつ。画素値と
平方値の対は、operate信号やmacro_strobe信号と共に
図１１の第２の処理ブロック部へと送られ、そこで画素
値と平方値の対が２つの分散値に分離され、マクロブロ
ック全体のデータ列毎に演算される８つの分散値全部の
ために、画素値と平方値の加算が行われる。
たり１対の画素平方値を生成する能力をもつ。画素値と
平方値の対は、operate信号やmacro_strobe信号と共に
図１１の第２の処理ブロック部へと送られ、そこで画素
値と平方値の対が２つの分散値に分離され、マクロブロ
ック全体のデータ列毎に演算される８つの分散値全部の
ために、画素値と平方値の加算が行われる。
【００４３】カウンタＬＣのビットは、８つ全部の分散
値（ｖ０、ｖ１、ｖ２、ｖ３、ｖ４、ｖ５、ｖ６、ｖ
７）の部分値を記憶している加算記憶レジスタへ、個別
ラインの画素を搬送する２個の復号器の選択に使われ
る。
値（ｖ０、ｖ１、ｖ２、ｖ３、ｖ４、ｖ５、ｖ６、ｖ
７）の部分値を記憶している加算記憶レジスタへ、個別
ラインの画素を搬送する２個の復号器の選択に使われ
る。
【００４４】加算と記憶のレジスタでは、復号器の指示
により、入力データの加算と記憶の処理を行う。加算と
記憶のレジスタには、画素値の加算と記憶用と画素平方
値の加算と記憶用との２つのレジスタバンク部が備わっ
ている。各バンク部は、分散値に対応する８個のレジス
タで構成されている。
により、入力データの加算と記憶の処理を行う。加算と
記憶のレジスタには、画素値の加算と記憶用と画素平方
値の加算と記憶用との２つのレジスタバンク部が備わっ
ている。各バンク部は、分散値に対応する８個のレジス
タで構成されている。
【００４５】macro_strobe信号は、新規のマクロブロッ
クの開始認識に使われ、カウンタＬＣと２つのレジスタ
バンク部をリセットする。operate信号は、ブロック部
への入力基準値が無効になった場合、例えばＤＭＡによ
る画素の読み取りタイミングがずれた場合に、レジスタ
やカウンタを一時停止する。
クの開始認識に使われ、カウンタＬＣと２つのレジスタ
バンク部をリセットする。operate信号は、ブロック部
への入力基準値が無効になった場合、例えばＤＭＡによ
る画素の読み取りタイミングがずれた場合に、レジスタ
やカウンタを一時停止する。
【００４６】画素値が入力されると、図８のブロック部
２、３では２つの加算が順番に行われる。それらの演算
は、それぞれのマクロブロックの最後の８つの分散値で
完了する。演算が終了すると、カウンタ値が２５５とな
り、output_strobe信号が出力される。
２、３では２つの加算が順番に行われる。それらの演算
は、それぞれのマクロブロックの最後の８つの分散値で
完了する。演算が終了すると、カウンタ値が２５５とな
り、output_strobe信号が出力される。
【００４７】このブロック部の入力端の入力画素値は、
カウンタＬＣがビット７、６の場合、ｖ０、ｖ１、ｖ
２、ｖ３のうちの選択された部分値へ送られ、カウンタ
ＬＣがビット６、３の場合、ｖ４、ｖ５、ｖ６、ｖ７の
うちの選択された部分値へ送られる。
カウンタＬＣがビット７、６の場合、ｖ０、ｖ１、ｖ
２、ｖ３のうちの選択された部分値へ送られ、カウンタ
ＬＣがビット６、３の場合、ｖ４、ｖ５、ｖ６、ｖ７の
うちの選択された部分値へ送られる。
【００４８】２つの選択部分値に対して、加算／記憶の
１サイクル操作、つまりレジスタの最終値が新規の入力
画素がプラスされた初期値となる操作が行われる。選択
されない部分の内容は、変動せずそのまま残る。各マク
ロブロックが終了すると、生成された１６の加算値（各
部分の画素の平方値と画素値との和）が、次段の図１２
に示されている分散値／活動値算定器へ送られる。
１サイクル操作、つまりレジスタの最終値が新規の入力
画素がプラスされた初期値となる操作が行われる。選択
されない部分の内容は、変動せずそのまま残る。各マク
ロブロックが終了すると、生成された１６の加算値（各
部分の画素の平方値と画素値との和）が、次段の図１２
に示されている分散値／活動値算定器へ送られる。
【００４９】このブロック部の動作は、カウンタＭＣに
より制御される。input_strobe信号によりカウンタがリ
セットされ、制御サブブロック部によりカウントアップ
される。output_strobe信号がオンのときは、後で処理
できるよう画素値とその平方値の部分和がレジスタsum_
stとレジスタprod_stに記憶される。カウンタＭＣの最
初の８つの値の処理中は、ブロック部square_14_×_14
がオンとなって画素の和の８つの平方値を順番に演算
し、その演算結果はレジスタsquared_sumに記憶され
る。
より制御される。input_strobe信号によりカウンタがリ
セットされ、制御サブブロック部によりカウントアップ
される。output_strobe信号がオンのときは、後で処理
できるよう画素値とその平方値の部分和がレジスタsum_
stとレジスタprod_stに記憶される。カウンタＭＣの最
初の８つの値の処理中は、ブロック部square_14_×_14
がオンとなって画素の和の８つの平方値を順番に演算
し、その演算結果はレジスタsquared_sumに記憶され
る。
【００５０】この操作は、図８の機能ブロック部４で行
われれる。また、ブロック部５における除算は、演算結
果値の６つのＬＳＢを除去することにより行われる。
われれる。また、ブロック部５における除算は、演算結
果値の６つのＬＳＢを除去することにより行われる。
【００５１】８つの平方値の演算が終了すると、カウン
タＭＣにより、分散値演算ブロック部variance compute
の８サイクル動作が可能になる。そして、レジスタsum_
stに記憶されている平方値の和およびレジスタprods_st
部の和の平方値から始めて、８つの分散値が減算により
順番に算定されるのである。
タＭＣにより、分散値演算ブロック部variance compute
の８サイクル動作が可能になる。そして、レジスタsum_
stに記憶されている平方値の和およびレジスタprods_st
部の和の平方値から始めて、８つの分散値が減算により
順番に算定されるのである。
【００５２】この操作は、図８の機能回路図の代数学和
算部のノードにおいて実行される。さらに、ブロック部
６での除算も、６つのＬＳＢの除去により行われる。
算部のノードにおいて実行される。さらに、ブロック部
６での除算も、６つのＬＳＢの除去により行われる。
【００５３】算定された８つの分散値は、分散値レジス
タvariancesに記憶される。その後、カウンタＭＣが活
動値演算ブロック部をオンにして、次の８サイクル操作
中に、その８つの分散値を読み取って、分散値に１を足
した最大値としての活動値を生成するのである。
タvariancesに記憶される。その後、カウンタＭＣが活
動値演算ブロック部をオンにして、次の８サイクル操作
中に、その８つの分散値を読み取って、分散値に１を足
した最大値としての活動値を生成するのである。
【図１】ＭＰＥＧ−２圧縮装置の高レベル構造図。
【図２】ＭＰＥＧ−２符号化器の高レベル構造図。
【図３】ハード装置分散値算定器を備えた装置コントロ
ーラの構造図。
ーラの構造図。
【図４】フレームの複数の画素マイクロブロックへの分
割図。
割図。
【図５】標準ＭＰＥＧによる各マクロブロックのサブブ
ロックのデータ構成図。
ロックのデータ構成図。
【図６】従来の分散値算定器の基本構造図。
【図７】本発明の分散値算定器の高レベル構造図、及び
入力ビット列のフォーマット図。
入力ビット列のフォーマット図。
【図８】本発明の分散値算定器における加算と記憶の機
能図。
能図。
【図９】本発明の分散値算定器の構成の別の構造図。
【図１０】本発明の分散値算定器のアクセラレータで使
う加算器のカスケード構成図。
う加算器のカスケード構成図。
【図１１】２つの固有分散値を分離処理するブロック回
路図。
路図。
【図１２】図１１の回路にカスケード接続された機能
図。
図。
フロントページの続き (72)発明者 バルサスナ アンナ イタリア 21047 サロンノ， ヴィア トルストイ，31 (72)発明者 ブルーニ ロベルタ イタリア 20038 セレグノ， ヴィア マルティノ バッシ，40
Claims (3)
- 【請求項１】 ＰとＱがそれぞれＨとＫの約数でありＭ
がＺ＝（Ｐ／Ｈ）×（Ｑ／Ｋ）と同じまたは大きい数で
ある場合に、それぞれのモジュールが、複数の分散値
（ｖ０、ｖ１、…ｖＭ）の１つと同じまたは大きい整数
Ｍを出力し、画像が分割された複数のＨ×Ｋ画素のマク
ロブロックのうちの１つから取り出されたＰ行とＱ列か
らなるＭ個の個別のサブブロックに属する画素を用いる
複数の分散値演算モジュールで構成された分散値算的器
に所定数のビットで符号化された画素のデジタル列が入
力される、画素の行列から成る画像の符号化装置のため
の分散値算定アクセラレータであって、 連続して入力される画素の平方値を出力する第１マルチ
プライヤと、分散値が演算されるべき画素値のＨ×Ｋ和
のための少なくともＭ個のＨ×Ｋマクロブロック専用の
第１アキュムレータと、分散値が演算されるべき第１マ
ルチプライヤから出力される平方値のＨ×Ｋ和のための
少なくともＭ個のＨ×Ｋマクロブロック専用の第２アキ
ュムレータと、マクロブロックの各画素の入力によりカ
ウントアップしてマクロブロックの最終画素の入力と同
時にリセットされる少なくとも１個のカウンタ（ＬＣ）
と、画素の画素値／平方値の対が属するマクロブロック
によるカウンタ（ＬＣ）の内容によって画素の画素値と
平方値をアキュムレータに伝送する少なくともＭ／Ｚ個
のデマルチプレクサと、第１及び第２アキュムレータの
累積結果値を記憶して各マクロブロックの最終端でその
入力がカウンタ（ＬＣ）により指示されるＭ個のレジス
タの２つのバンク部と、それぞれ１つの出力を持ってレ
ジスタの２つのバンク部の出力に接続されたＭ入力マル
チプレクサの２つのバンク部と、レジスタの第１バンク
部のＭ番目のセルに記憶されているＨ×Ｋ画素のＭ和
（Ｓｐ）のそれぞれの平方値（Ｑｓ）を演算するマルチ
プレクサの出力に接続された第２マルチプライヤと、Ｍ
レジスタにその結果値が記憶されてそれぞれが画素（Ｓ
ｐ）の和の平方値（Ｑｓ）を保有するデマルチプレクサ
と、平方値（Ｓｑ）の和を保有するＭレジスタに記憶さ
れたデータ、及び和（Ｓｐ）の平方値（Ｑｓ）を保有す
るＭレジスタに記憶されたデータからＭ個の分散値を数
式Ｖ＝｛（Ｓｑ）−（Ｑｓ／６４）｝／６４で順番に演
算する第２ブロック部と、デマルチプレクサにより制御
されて各Ｍ番目の分散値をレジスタに伝送するＭレジス
タの第３バンク部と、Ｍ個の分散値の最大値及び／又は
最少値を決めて、最大値及び／又は最少値を１にする活
動パラメータを演算する第３ブロック部と、からなるこ
とを特徴とする分散値算定アクセラレータ。 - 【請求項２】 第１マルチプライヤが、ＬＳＢに対応す
る位置に０値を挿入し、その０値の数だけビット数を増
やし、各画素の修正値を符号化し、入力された画素の平
方値と等価な値を出力できるような、各画素値をその画
素の修正値と加算するカスケード接続された複数の加算
器からなる請求項１記載の分散値算定アクセラレータ。 - 【請求項３】 第２マルチプライヤが、加算演算を行う
回路で構成されている請求項１記載の分散値算定アクセ
ラレータ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP97830591A EP0917362A1 (en) | 1997-11-12 | 1997-11-12 | Macroblock variance estimator for MPEG-2 video encoder |
| IT97830591.0 | 1997-11-12 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11225334A true JPH11225334A (ja) | 1999-08-17 |
Family
ID=8230853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10321574A Pending JPH11225334A (ja) | 1997-11-12 | 1998-11-12 | Ｍｐｅｇ−２画像復号器の分散値算定アクセラレータ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6223193B1 (ja) |
| EP (1) | EP0917362A1 (ja) |
| JP (1) | JPH11225334A (ja) |
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1997
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1998
- 1998-11-12 JP JP10321574A patent/JPH11225334A/ja active Pending
- 1998-11-12 US US09/190,550 patent/US6223193B1/en not_active Expired - Lifetime
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| Publication number | Publication date |
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| EP0917362A1 (en) | 1999-05-19 |
| US6223193B1 (en) | 2001-04-24 |
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