JPH11231967A - クロック出力回路 - Google Patents

クロック出力回路

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JPH11231967A
JPH11231967A JP10034971A JP3497198A JPH11231967A JP H11231967 A JPH11231967 A JP H11231967A JP 10034971 A JP10034971 A JP 10034971A JP 3497198 A JP3497198 A JP 3497198A JP H11231967 A JPH11231967 A JP H11231967A
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JP
Japan
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circuit
clock
output
signal
test mode
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JP10034971A
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English (en)
Inventor
Yoji Terauchi
洋二 寺内
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3187—Built-in tests
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom

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Abstract

(57)【要約】 【課題】 クロック信号のテストを、端子を増やすこと
なく、かつ内部回路を動作させることなく、容易に行な
えるようにする。 【解決手段】 マイコン１Ａの出力端子７にはクロック
出力回路９Ａが接続されている出力端子７からは通常、
内部回路５の出力がクロック出力回路９Ａを経て出力さ
れる。テストモード信号８がハイアクティブになると、
発振回路１０の出力クロック出力回路９Ａを経てが出力
端子７から出力される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、マイコン等の装置
内で発生したクロック信号をテストするために外部に出
力するクロック出力回路に関する。
【０００２】
【従来の技術】従来、発振回路のテスト（例えば、発振
回路の出力波形のデューティ、発振安定時間のチェッ
ク）は、図５に示すように、発振回路１０（インバータ
２、帰還抵抗３、ヒステリシスインバータ４、発振子６
から構成される）と内部回路５（ＣＰＵ、タイマ、シリ
アルインターフェイス回路などを含む）を含むマイコン
１Ｃに出力端子７と別に専用のクロック出力端子１２を
設けて、マイコン外部に発振回路１０の出力波形を出力
し、オシロスコープで波形を観察することにより行なわ
れていた。
【０００３】また、図６に示すように、ロムレスモード
などのテストモードで、ＣＰＵ５ａを動作させ、例えば
シリアルインターフェイス回路５ｂから、ある分周クロ
ック群１１ａに同期した送信クロック５ｃをマイコン１
Ｃの外部に出力し、そのクロックを観察することで、ク
ロック分周回路１１の動作を間接的に確認していた。
【０００４】
【発明が解決しようとする課題】上述した従来例には以
下の問題点があった。
【０００５】第１の問題点は、通常動作時の端子以外に
専用のテスト端子が必要であることである。
【０００６】第２の問題点は内部回路を動作させてテス
トする場合、テストが複雑になることである。その理由
は内部回路を動作させる場合、専用の命令が必要になる
ためである。
【０００７】本発明の目的は、専用のテスト端子が必要
がなく、また簡単にクロック信号のテストが行なえるク
ロック出力回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明のクロック出力回
路は、所定の処理を行うとともに、信号を出力端子より
外部に出力する内部回路と、クロック信号を発生し、内
部回路その他の回路に供給するクロック発生回路を少な
くとも有する装置内に設けられ、テストモード信号を入
力し、テストモード信号に応じてクロック信号または内
部回路の出力信号を出力端子に出力する。
【０００９】本発明は、専用のテストモードとクロック
出力回路を持つことにより、専用の端子を用意すること
なく、内部クロックのテストを容易に行えるようにした
ものである。
【００１０】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
【００１１】図１を参照すると、マイコン１Ａは、イン
バ−タ２、帰還抵抗３、ヒステリシスインバータ４から
構成される発振回路１０と、ＣＰＵ、タイマ、シリアル
インターフェイス回路などから構成される内部回路５
と、テストモード信号８により発振回路１０の出力を出
力するか、内部回路５の信号を出力するかを選択するク
ロック出力回路９Ａと、クロック出力回路９Ａの出力を
マイコン外部に出力するための出力端子７から構成され
る。なお、インバ−タ２の入出力間には発振子６が接続
されている。
【００１２】次に、本実施形態の動作を図２を参照して
説明する。発振回路１０の出力波形を確認するために、
マイコン１をテストモードに設定する。このテストモー
ドによりテストモード信号８がハイアクティブになる。
テストモード信号８がアクティブになると、出力端子７
から発振回路１０の出力波形が出力される。
【００１３】本実施形態では、クロック出力回路９によ
り、発振回路１０の出力波形を出力する端子を内部回路
５の出力端子７と兼用しているので、テストのためだけ
に端子を余分に増やす必要がない。また、発振回路１０
の出力を直接チップ外部で観察できるので、テストのた
めに内部回路５を動作させる必要がなく、テストを簡略
化させることができる。
【００１４】図３を参照すると、本発明の第２の実施形
態のマイコン１Ｂはクロック分周回路１１をさらに備
え、発振回路１０の出力クロックを入力し、それぞれ１
／２分周、１／４分周、１／８分周、１／１６分周に分
周し、内部回路５とクロック出力回路９に供給してい
る。クロック出力回路９はそれぞれの分周クロックと内
部信号をテストモード信号８で切り替えて、出力端子７
ａ〜７ｄにそれぞれの分周クロックを出力する。第２の
実施形態において、出力端子７ａ〜７ｄ、クロック出力
回路群の構成要素は４つである必要はなく、必要な２つ
以上の要素により構成されることはいうまでもない。
【００１５】このように、クロック分周回路１１のクロ
ックを直接出力端子７ａ〜７ｄから出力し、その波形を
観察することで、クロック分周回路１１のテストを内部
回路５を動作させることなく容易に行うことができる。
【００１６】
【発明の効果】以上説明したように、本発明は、クロッ
ク出力のために、端子を増やすことなく、かつテストの
ために内部回路を動作させることなく、クロックのテス
トを容易に行なえる効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の構成図である。
【図２】第１の実施形態の動作を示すタイミングチャー
トである。
【図３】本発明の第２の実施形態の構成図である。
【図４】第２の実施形態の動作を示すタイミングチャー
トである。
【図５】第１の従来の構成図である。
【図６】第２の従来例の構成図である。
【符号の説明】
１Ａ，１Ｂ マイコン ２ インバ−タ ３ 帰還抵抗 ４ ヒステリシスインバータ ５ 内部回路 ６ 発振子 ７，７ａ，７ｂ，７ｃ，７ｄ 出力端子 ９Ａ，９Ｂ クロック出力回路 １０ 発振回路 １１ クロック分周回路 １２ クロック出力端子

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 所定の処理を行うとともに、信号を出力
    端子より外部に出力する内部回路と、クロック信号を発
    生し、前記内部回路その他の回路に供給するクロック発
    生回路を少なくとも有する装置内に設けられ、テストモ
    ード信号を入力し、該テストモード信号に応じて前記ク
    ロック信号または前記内部回路の出力信号を前記出力端
    子に出力するクロック出力回路。
  2. 【請求項２】 前記装置がマイクロコンピュータであ
    り、前記内部回路が少なくともＣＰＵを含み、前記クロ
    ック発生回路が発振回路である、請求項１記載のクロッ
    ク出力回路。
  3. 【請求項３】 前記装置がマイクロコンピュータであ
    り、前記内部回路が少なくともＣＰＵを含み、前記出力
    端子がｎ個（ｎは２以上の整数）以上あり、前記クロッ
    ク発生回路が、発振回路と、該発振回路の出力クロック
    を入力し、１／２分周、１／２2 分周、・・・、１／２
    n 分周するクロック分周回路で構成され、前記テストモ
    ード信号に応じて前記内部回路のｎ個の出力信号または
    前記クロック分周回路のｎ個の分周クロックを出力す
    る、請求項１記載のクロック出力回路。
  4. 【請求項４】 前記発振回路の出力クロックと前記テス
    トモード信号またはその反転信号を入力する第１のアン
    ド回路と、前記内部回路の出力と前記テストモード信号
    の反転信号またはその非反転信号を入力する第２のアン
    ド回路と、第１と第２のアンド回路の出力を入力し、出
    力を前記出力端子に出力するオア回路を含む、請求項２
    記載のクロック出力回路。
  5. 【請求項５】 前記クロック分周回路の１つの分周クロ
    ックと前記テストモード信号またはその反転信号を入力
    する第１のアンド回路と、前記内部回路の１つの出力と
    前記テストモード信号の反転信号またはその非反転信号
    を入力する第２のアンド回路と、前記第１と第２のアン
    ド回路を入力し、出力を前記出力端子の１つに出力する
    オア回路で構成される単位回路のｎ個からなる、請求項
    ３記載のクロック出力回路。
JP10034971A 1998-02-17 1998-02-17 クロック出力回路 Pending JPH11231967A (ja)

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