JPH11232100A - 単一サイクル内に間接アドレシングモードアドレスを出力するデータポインタおよびその方法 - Google Patents

単一サイクル内に間接アドレシングモードアドレスを出力するデータポインタおよびその方法

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JPH11232100A
JPH11232100A JP10307562A JP30756298A JPH11232100A JP H11232100 A JPH11232100 A JP H11232100A JP 10307562 A JP10307562 A JP 10307562A JP 30756298 A JP30756298 A JP 30756298A JP H11232100 A JPH11232100 A JP H11232100A
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JP10307562A
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Rodney J Drake
ジェイ． ディレイク ロドニー
Joseph W Triece
ダブリュー． トリース ジョセフ
Igor Wojewoda
ウォジェウォダ イゴール
Darrel Johansen
ヨハンセン ダレル
Randy L Yach
エル． ヤック ランディ
Brian Boles
ボレス ブライアン
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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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Abstract

(57)【要約】 （修正有） 【課題】 間接アドレシングモードアドレスを生成する
データポインタ及び、複数のマルチプル間接アドレシン
グモードのうちの選択された１つに対し、単一サイクル
内で、間接アドレシングモードアドレスを生成するデー
タポインタを提供する。 【解決手段】 データポインタは、マルチプルアドレシ
ングモードのエンコードを可能にするプロセッサアーキ
テクチャスキームと、単純間接アドレシングモードで用
いられるオペランドのカレントアドレスを格納するデー
タポインタレジスタ１２と、データポインタレジスタを
設定値だけインクリメントするインクリメンタ１４と、
単純間接データアドレシングモードで用いられるオペラ
ンドのカレントアドレスとオフセット値とを加算する加
算器１６と、所望の間接アドレシングモードアドレスを
選択する、データポインタレジスタの出力端と、インク
リメンタの出力端と、加算器の出力端とに接続されたマ
ルチプレクサ回路１８とを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、概してポインタに
関し、特に、複数のマルチプル間接アドレシングモード
のうちの選択された１つに対し、単一サイクル内で間接
アドレシングモードアドレスを生成するデータポインタ
に関する。
【０００２】
【従来の技術】本出願の優先権主張の基礎となる米国出
願Ｓ．Ｎ．０８／９５９，５５９は、１９９７年１０月
８日にＭｉｔｒａらの名で出願された”ＰＲＯＣＥＳＳ
ＯＲＡＲＣＨＩＴＥＣＴＵＲＥ ＳＣＨＥＭＥ ＦＯＲ
ＩＭＰＬＥＭＥＮＴＩＮＧＶＡＲＩＯＵＳ ＡＤＤＲ
ＥＳＳＩＮＧ ＭＯＤＥＳ ＡＮＤ ＭＥＴＨＯＤＴＨ
ＥＲＥＦＯＲ”という名称の出願であって、米国出願
Ｓ．Ｎ．０８／９５９，５５９と同一の譲受人に譲渡さ
れている出願に関連している。米国出願Ｓ．Ｎ．０８／
９５９，５５９に関連する上記出願は参考のためここに
援用される。
【０００３】概して、プロセッサは、中央処理装置（Ｃ
ＰＵ）が存在し格納された命令またはマイクロコードを
フェッチして実行するために用いられるエンティティで
ある。プロセッサのいくつかの例は、マイクロコントロ
ーラ、マイクロプロセッサ、およびディジタルシグナル
プロセッサである。各タイプのプロセッサは、一般にオ
ペランドと呼ばれるデータを処理する。このデータは、
概してレジスタまたはメモリ空間に格納される。
【０００４】命令が、プロセッサのＣＰＵにあるオペレ
ーションを実行させ且つオペレーションのための１以上
のオペランドを識別させる。プロセッサは、オペレーシ
ョンのためにデータをアドレシングする様々な手段を提
供する。これらの手段は、一般にアドレシングモードと
呼ばれている。アドレシングモードは典型的には、演算
および論理演算およびデータ移動オペレーション用に用
いられ、ソースオペランド、デスティネーションオペラ
ンド、またはその両方に適用され得る。
【０００５】
【発明が解決しようとする課題】ある間接アドレシング
モードを実行するとき、アドレスしなければならない速
度に関して臨界的な事項がいくつかある。ある間接アド
レシングモードのために適切なアドレスを得るために
は、正確なアドレスを適切にロードするための２以上の
サイクルが必要である。これらの遅延は、タイミングに
関する問題を引き起こす。例えば、命令がオフセット付
き間接アドレシングモードを必要とする場合、値が即座
に使用可能でなければならない。要求の後オフセット機
能を実行しようとした場合、単純シリアル加算器ではな
され得ない。ルックアヘッド加算器は適切なアドレスを
供給することができるかもしれないが、このタイプの加
算器を実装することは、高価なシリコン（ｓｉｌｉｃｏ
ｎ ｒｅａｌ ｅｓｔａｔｅ）を大量に必要とし、従っ
てコストを上昇させる。そのため、先行技術においては
シリコンの量とタイミングとのいずれかを選択する必要
がある。
【０００６】従って、間接アドレシングモードアドレス
を生成するデータポインタを供給する必要がある。デー
タポインタは、選択された間接アドレシングモードに対
し、単一サイクル内で間接アドレシングモードアドレス
を生成することができなければならない。データポイン
タは、プロセッサアーキテクチャのシリコンの量を大幅
に増加させることなく、選択された間接アドレシングモ
ードに対し単一サイクル内で間接アドレシングモードア
ドレスを生成することができなければならない。
【０００７】本発明の目的は、間接アドレシングモード
アドレスを生成するデータポインタを提供することであ
る。
【０００８】本発明の別の目的は、選択された間接アド
レシングモードに対し単一サイクル内で間接アドレシン
グモードアドレスを生成することができるデータポイン
タを提供することである。
【０００９】本発明のさらに別の目的は、プロセッサア
ーキテクチャのシリコンの量を大幅に増加させることな
く、選択された間接アドレシングモードに対し単一サイ
クル内で間接アドレシングモードアドレスを生成するこ
とができるデータポインタを提供することである。
【００１０】
【課題を解決するための手段】本発明の複数のマルチプ
ル間接アドレシングモードのうちの選択された１つに対
し、単一サイクル内で、間接アドレシングモードアドレ
スを生成するデータポインタは、該マルチプルアドレシ
ングモードのエンコードを可能にするプロセッサアーキ
テクチャスキームと、単純間接アドレシングモードで用
いられるオペランドのカレントアドレスを格納する、該
プロセッサアーキテクチャスキームに接続されたデータ
ポインタレジスタと、単純間接データアドレシングモー
ドで用いられる該オペランドのカレントアドレスを設定
値だけインクリメントして自動プリインクリメント付き
間接アドレシングモードで用いられるオペランドのアド
レスを生成する、該データポインタレジスタに接続され
たインクリメンタと、単純間接データアドレシングモー
ドで用いられるオペランドの該カレントアドレスとオフ
セット値とを加算して、オフセット付き間接アドレシン
グモードで用いられるオペランドのアドレスを生成す
る、該データポインタレジスタに接続された加算器と、
所望の間接アドレシングモードアドレスを選択する、該
データポインタレジスタの出力端と、該インクリメンタ
の出力端と、該加算器の出力端とに接続されたマルチプ
レクサ回路とを含み、そのことにより上記目的が達成さ
れる。
【００１１】前記データポイントは、前記オフセット値
を格納して前記加算器に送る、該加算器に接続されたオ
フセットレジスタをさらに含んでもよい。
【００１２】前記加算器は、シリアルキャリを有する単
純シリアル加算器であってもよい。
【００１３】前記プロセッサアーキテクチャスキーム
は、中央処理装置（ＣＰＵ）と、データを格納する、該
ＣＰＵに接続されたメモリと、前記データポインタレジ
スタと関連する該メモリ内の専用仮想レジスタアドレス
ロケーションであって、各々が、アクセスされたときに
該データポインタレジスタと共に用いられる別個の異な
る間接アドレシングモードを指示し且つ確立する、専用
仮想レジスタアドレスロケーションとを含んでもよい。
【００１４】前記マルチプレクサは、前記所望の間接ア
ドレシングモードアドレスを選択する、前記専用仮想レ
ジスタアドレスロケーションに接続された選択入力端を
有してもよい。
【００１５】前記メモリ内の前記専用仮想レジスタアド
レスロケーションは、単純間接アドレシングに対して１
つの専用仮想レジスタアドレスロケーションと、自動プ
リインクリメント付き間接アドレシングに対して１つの
専用仮想レジスタアドレスロケーションと、オフセット
付き間接アドレシングに対して１つの専用仮想レジスタ
アドレスロケーションとを有してもよい。
【００１６】本発明の複数のマルチプル間接アドレシン
グモードのうちの選択された１つに対し、単一サイクル
内で、間接アドレシングモードアドレスを生成するデー
タポインタは、単純間接アドレシングモードで用いられ
るオペランドのカレントアドレスを格納するデータポイ
ンタレジスタと、該マルチプルアドレシングモードのエ
ンコードを可能にするプロセッサアーキテクチャスキー
ムであって、中央処理装置（ＣＰＵ）と、データを格納
する、該ＣＰＵに接続されたメモリと、該データポイン
タレジスタと関連する該メモリ内の専用仮想レジスタア
ドレスロケーションであって、各々が、アクセスされた
ときに該データポインタレジスタと共に用いられる別個
の異なる間接アドレシングモードを指示し且つ確立す
る、専用仮想レジスタアドレスロケーションとを含むプ
ロセッサアーキテクチャスキームと、単純間接データア
ドレシングモードで用いられるオペランドの該カレント
アドレスを設定値だけインクリメントして自動プリイン
クリメント付き間接アドレシングモードで用いられるオ
ペランドのアドレスを生成する、該データポインタレジ
スタに接続されたインクリメンタと、単純間接データア
ドレシングモードで用いられるオペランドの該カレント
アドレスとオフセット値とを加算して、オフセット付き
間接アドレシングモードで用いられるオペランドのアド
レスを生成する、該データポインタレジスタに接続され
た加算器と、信号による指示を受けると、該オフセット
値を格納し且つ該加算器に送る、該加算器に接続された
オフセットレジスタと、所望の間接アドレシングモード
アドレスを選択する、該データポインタレジスタの出力
端と、該インクリメンタの出力端と、該加算器の出力端
とに接続されたマルチプレクサ回路とを含み、そのこと
により上記目的が達成される。
【００１７】前記加算器は、シリアルキャリを有する単
純シリアル加算器であってもよい。
【００１８】前記マルチプレクサは、前記所望の間接ア
ドレシングモードアドレスを選択する、前記専用仮想レ
ジスタアドレスロケーションに接続された選択入力端を
有していてもよい。
【００１９】前記メモリ内の前記専用仮想レジスタアド
レスロケーションは、単純間接アドレシングに対して１
つの専用仮想レジスタアドレスロケーションと、自動プ
リインクリメント付き間接アドレシングに対して１つの
専用仮想レジスタアドレスロケーションと、オフセット
付き間接アドレシングに対して１つの専用仮想レジスタ
アドレスロケーションとを有していてもよい。
【００２０】本発明の複数のマルチプル間接アドレシン
グモードのうちの選択された１つに対し、単一サイクル
内で、間接アドレシングモードアドレスを生成するデー
タポインタを提供する方法は、該マルチプルアドレシン
グモードのエンコードを可能にするプロセッサアーキテ
クチャスキームを提供する工程と、単純間接アドレシン
グモードで用いられるオペランドのカレントアドレスを
格納する、該プロセッサアーキテクチャスキームに接続
された、データポインタレジスタを提供する工程と、単
純間接データアドレシングモードで用いられるオペラン
ドの該カレントアドレスを設定値だけインクリメントし
て自動プリインクリメント付き間接アドレシングモード
で用いられるオペランドのアドレスを生成する、該デー
タポインタレジスタに接続されたインクリメンタを提供
する工程と、単純間接データアドレシングモードで用い
られるオペランドの該カレントアドレスとオフセット値
とを加算して、オフセット付き間接アドレシングモード
で用いられるオペランドのアドレスを生成する、該デー
タポインタレジスタに接続された加算器を提供する工程
と、所望の間接アドレシングモードアドレスを選択す
る、該データポインタレジスタの出力端と、該インクリ
メンタの出力端と、該加算器の出力端とに接続されたマ
ルチプレクサ回路を提供する工程とを含み、そのことに
より上記目的が達成される。
【００２１】前記方法は、前記オフセット値を格納して
前記加算器に送る、該加算器に接続されたオフセットレ
ジスタを提供する工程をさらに含んでいてもよい。
【００２２】前記加算器を提供する工程は、シリアルキ
ャリを有する単純シリアル加算器を提供する工程をさら
に含んでいてもよい。
【００２３】前記プロセッサアーキテクチャスキームを
提供する工程は、中央処理装置（ＣＰＵ）を提供する工
程と、データを格納する、該ＣＰＵに接続されたメモリ
を提供する工程と、前記データポインタレジスタと関連
する該メモリ内の専用仮想レジスタアドレスロケーショ
ンであって、各々が、アクセスされたときに該データポ
インタレジスタと共に用いられる別個の異なる間接アド
レシングモードを指示し且つ確立する、専用仮想レジス
タアドレスロケーションを提供する工程と、をさらに含
んでいてもよい。
【００２４】前記方法は、前記マルチプレクサの選択入
力端を、前記所望の間接アドレシングモードアドレスを
選択する、前記専用仮想レジスタアドレスロケーション
に接続する工程をさらに含んでいてもよい。
【００２５】前記メモリ内の前記専用仮想レジスタアド
レスロケーションは、単純間接アドレシングに対して１
つの専用仮想レジスタアドレスロケーションと、自動プ
リインクリメント付き間接アドレシングに対して１つの
専用仮想レジスタアドレスロケーションと、オフセット
付き間接アドレシングに対して１つの専用仮想レジスタ
アドレスロケーションとを有していてもよい。
【００２６】複数のマルチプル間接アドレシングモード
のうちの選択された１つに対し、単一サイクル内で、間
接アドレシングモードアドレスを生成するデータポイン
タが提供される。データポインタは、マルチプルアドレ
シングモードのエンコードを可能にするプロセッサアー
キテクチャスキームと共に用いられる。データポインタ
レジスタは、プロセッサアーキテクチャスキームに接続
され、単純間接アドレシングモードで用いられるオペラ
ンドのカレントアドレスを格納する。インクリメンタ
は、データポインタレジスタに接続され、単純間接デー
タアドレシングモードで用いられるオペランドのカレン
トアドレスを設定値だけインクリメントして自動プリイ
ンクリメント付き間接アドレシングモードで用いられる
オペランドのアドレスを生成する。加算器は、データポ
インタレジスタと接続され、単純間接データアドレシン
グモードで用いられるオペランドのカレントアドレスと
オフセット値とを加算して、オフセット付き間接アドレ
シングモードで用いられるオペランドのアドレスを生成
する。マルチプレクサ回路は、データポインタレジスタ
の出力端と、インクリメンタの出力端と、加算器の出力
端とに接続され、所望の間接アドレシングモードアドレ
スを選択する。
【００２７】本発明の上記および他の目的、特徴および
利点は、以下の本発明の好適な実施形態の記載および添
付の図面から明らかになる。
【００２８】
【発明の実施の形態】図１に、複数のマルチプル間接ア
ドレシングモードのうちの選択された１つに対し、単一
サイクル内で間接アドレシングモードアドレスを生成す
るデータポインタ１０を示す。データポインタ１０は、
マルチプル間接アドレシングモードのエンコード（enco
de）を可能にするプロセッサアーキテクチャスキーム３
０（図２）内に実装される。データポインタ１０は、プ
ロセッサアーキテクチャスキーム３０に接続されたデー
タポインタレジスタ１２を有する。データポインタレジ
スタ１２は、単純間接アドレシングモードで用いられる
オペランドのカレントアドレスを格納するために用いら
れる。
【００２９】データポインタ１０は、データポインタレ
ジスタ１２の出力端に接続された入力端を有するインク
リメンタ１４を有する。インクリメンタ１４は、データ
ポインタレジスタ１２内に格納されたオペランドのカレ
ントアドレス（すなわち、単純間接アドレシングモード
で用いられるオペランドのカレントアドレス）をインク
リメントするために用いられる。インクリメンタ１４は
このアドレスを設定値だけ増加させる。本発明の好適な
実施形態において、インクリメンタ１４は、データポイ
ンタレジスタ１２内に格納されたカレントアドレスを１
アドレスロケーションだけインクリメントする。単純間
接アドレシングモードで用いられるオペランドのカレン
トアドレスを、データアクセスに先立ってインクリメン
トすることにより、インクリメンタ１４は、自動プリイ
ンクリメントを有する間接アドレシングモードで用いら
れるオペランドのアドレスを生成することができる。
【００３０】データポインタ１０はさらに、データポイ
ンタレジスタ１２の出力端に接続された入力端を有する
加算器１６を有する。加算器１６は、データポインタレ
ジスタ１２内に格納されたカレントアドレスとオフセッ
ト値とを加算するために用いられる。データポインタレ
ジスタ１２内のカレントアドレスとオフセット値とを加
算することにより、加算器１６は、オフセット付き間接
アドレシングモードで用いられるオペランドのアドレス
を生成することができる。オフセット値は、システム内
のメモリ装置からロードされ得る。本発明の好適な実施
形態において、オフセット値は、プロセッサアーキテク
チャ３０（図２）のデータメモリ３２（図２）内に格納
されたオフセットレジスタ２０内に格納されている。加
算器１６は、いずれのタイプの加算器でもあり得る。加
算器１６は、ルックアヘッド加算器であり得るが、ルッ
クアヘッド加算器はより多くのシリコンの使用を必要と
するため望ましくない。好適には、シリアルキャリを有
する単純シリアル加算器が用いられる。
【００３１】マルチプレクサ回路１８は、データポイン
タレジスタ１２の出力端に接続された第１の入力端と、
インクリメンタ１４の出力端に接続された第２の入力端
と、加算器１６の出力端に接続された第３の入力端とを
有する。マルチプレクサ回路１８は、上記の素子により
生成された所望の間接アドレシングモードアドレスを選
択し、選択されたアドレスを命令レジスタに出力するた
めに用いられる。選択ライン２２が、マルチプレクサ回
路１８に接続されている。選択ライン２２はさらに、プ
ロセッサアーキテクチャスキーム３０に接続されてい
る。所望の間接アドレシングモードがプロセッサアーキ
テクチャスキーム３０内で選択されると、選択ライン２
２はマルチプレクサ回路１８に、命令レジスタに出力す
べきアドレスを指示する。
【００３２】図２に、プロセッサアーキテクチャスキー
ム３０を示す。プロセッサアーキテクチャスキーム３０
は、マルチプルアドレシングモードのエンコードを可能
にしなければならない。好適には、プロセッサアーキテ
クチャスキーム３０は、仮想レジスタアドレスの使用を
介してマルチプル間接アドレシングモードのエンコード
を可能にする。これにより、プロセッサアーキテクチャ
スキーム３０が直接アドレス指定可能なレジスタの数を
最大にすることが可能になる。
【００３３】データポインタレジスタ１２は、データメ
モリ３２内に実装される。データメモリ３２は、複数の
アドレスロケーション３４を含む。図２に示す実施形態
において、データメモリ３２は、複数のバンク３６に分
割された線形４Ｋメモリであり、各バンク３６は、２５
６のアドレスロケーション３４を有する。データポイン
タレジスタ１２は、レジスタアドレスマップ内に予約さ
れた１以上の仮想レジスタアドレスロケーション３８を
有する。予約された仮想レジスタアドレスロケーション
３８の各々は、アクセスされると、間接アドレシングモ
ードを開始する。
【００３４】現在、５つの主要なタイプのアドレシング
モードが存在する。すなわち、単純間接アドレシング、
自動ポストインクリメント付き間接アドレシング、自動
プリデクリメント付き間接アドレシング、自動プリイン
クリメント付き間接アドレシング、およびオフセット付
き間接アドレシングである。単純間接アドレシングモー
ドの場合、オペランドのアドレスはデータポインタレジ
スタ１２内に保持される。ＣＰＵ４０は、まずデータポ
インタレジスタ１２にアクセスすることによりアドレス
を獲得し、このアドレスを用いてオペランドにアクセス
する。自動インクリメントまたは自動デクリメント付き
間接アドレシングは、データポインタレジスタ１２がデ
ータアクセス前（すなわちプリインクリメントまたはプ
リデクリメント）またはデータアクセス後（すなわちポ
ストインクリメントまたはポストデクリメント）のいず
れかにインクリメントまたはデクリメントされる間接ア
ドレシングの形態である。オフセット付き間接アドレシ
ングモードの場合、オペランドのアドレスは、データポ
インタレジスタ１２の内容にオフセット値を加えること
により計算される。オフセット値は、命令内に埋め込ま
れ得るか、または別のレジスタから得られ得る。本実施
形態において、オフセット値は、アキュムレータまたは
「作動」レジスタである「ｗ」レジスタ２０（図１）か
ら得られる。上述したように、データポインタレジスタ
１２は、オペランドアクセスの前または後にインクリメ
ントまたはデクリメントされ得る。
【００３５】データポインタレジスタ１２は、実装すべ
き間接アドレシングモードの各々に対して、データメモ
リ３２内に別々の仮想レジスタアドレスロケーション３
８を必要とする。本発明の好適な実施形態において、上
記５つの間接アドレシングモードを実装するために、５
つの仮想レジスタアドレスロケーション３８が必要であ
る。しかし、データポインタレジスタ１２の使用によっ
ては、より多くの又はより少ない間接アドレシングモー
ドが実装され得る。さらに、データメモリ３２内に追加
のデータポインタレジスタ１２が実装され得る。各デー
タポインタレジスタ１２は、レジスタアドレスマップ内
に予約された１以上の仮想レジスタアドレスロケーショ
ン３８を有する。予約された仮想レジスタアドレスロケ
ーション３８の各々は、アクセスされると、関連するデ
ータポインタレジスタ１２用の間接アドレシングモード
を開始する。各データポインタレジスタ１２は、読出し
および書込み可能なアドレスロケーションである。本発
明の好適な実施形態において、各データポインタレジス
タ１２は、４Ｋバイト長のメモリ領域にアクセス可能な
１２ビット幅のポインタである。従って、各データポイ
ンタレジスタ１２は、読出し可能および書込み可能なレ
ジスタとしてアクセス可能な２つの８ビット幅レジスタ
（高バイトおよび低バイト）として整理されている。そ
のため、本発明の好適な実施形態において、５つの間接
アドレシングモードを有する１２ビット幅のデータポイ
ンタを実装するために７つのアドレスロケーションが用
いられる。
【００３６】動作 図２を参照して、本発明の動作を説明する。第１のバン
ク（すなわち、バンク０）内で、第１の１２８のロケー
ションが専用機能レジスタのために予約される。これら
のロケーションには、専用間接アドレスも位置してい
る。１以上のデータポインタレジスタ１２もまた、この
領域に位置している。各データポインタレジスタ１２
は、間接アドレシングを開始するために、レジスタアド
レスマップ内に予約された１以上の仮想レジスタアドレ
スロケーション３８を有する。間接アドレシングロケー
ションのいずれもがアクセスされない場合、直接アドレ
シングが起こる。予約されたアドレスロケーション３８
の１つに命令がアクセスした場合、間接アドレシングモ
ードが、関連するデータポインタレジスタ１２と共に用
いられる。例えば、命令が「ＡＤＤ ｗ，１２ｈ」であ
る場合、命令は通常、「ｗ」の内容にアドレス１２ｈの
内容を加算し得られた値を「ｗ」内に載置する。しか
し、アドレス１２ｈはアドレス１０ｈ、１１ｈにおける
データポインタレジスタ１２に対して予約されたアドレ
スロケーションであるため、「ｗ」はアドレス１０ｈ、
１１ｈにおけるデータポインタレジスタ３６によってポ
イントされるリアルロケーションの内容に加算される。
そして、総計が「ｗ」内に格納される。アドレス１２ｈ
はさらに、ポストインクリメントが含まれていることも
示す。従って、アドレス１０ｈ、１１ｈのデータポイン
タレジスタ３６は、設定値、通常１アドレスロケーショ
ンだけ自動的にインクリメントされる。
【００３７】データポインタ１０には、全ての間接アド
レシングモードアドレス（すなわち、データポインタレ
ジスタには単純間接アドレシングモードアドレス、イン
クリメンタ１４には自動プリインクリメント付き間接ア
ドレシングモード、そして加算器１６にはオフセットア
ドレス付き間接アドレシングモード）がプリロードされ
ている。予約された仮想レジスタアドレスロケーション
３８のうちの１つがアクセスされると、マルチプレクサ
回路１８に信号を送って、所望の間接アドレシングモー
ドアドレスを命令レジスタに出力させる。自動ポストイ
ンクリメント付き間接アドレシングモード用および自動
ポストデクリメント付き間接アドレシング用のアドレス
がアクセスされると、データポインタ１０はデータポイ
ンタレジスタ１２内に格納されたアドレスを出力する。
次いで、このアドレスは、命令実行後インクリメントま
たはデクリメントされる。データポインタレジスタ１２
またはオフセットレジスタ２０内のデータが変更される
と、データポインタ１０は更新し新しいデータを生成す
る。従って、ポインタは常に、ルックアヘッド加算器な
どに用いられる追加のシリコンを必要とすることなく、
単一サイクル内で所望の間接アドレシングモードアドレ
スを出力することができる。
【００３８】本発明を、特定の好適な実施形態に照らし
て図示し述べてきたが、本発明の思想および範囲から逸
脱することなく、形態および詳細に対する上記またはそ
の他の変更が可能であることは当業者には明らかであ
る。
【００３９】
【発明の効果】本発明によると、データポインタは常
に、追加のシリコンを必要とすることなく、単一サイク
ル内で所望の間接アドレシングモードアドレスを出力す
ることができる。
【図面の簡単な説明】
【図１】複数のマルチプル間接アドレシングモードのう
ちの選択された１つに対し、単一サイクル内で間接アド
レシングモードアドレスを生成するデータポインタの簡
単なブロック図である。
【図２】図１に示すデータポインタと共に用いられるプ
ロセッサアーキテクチャスキームを示す図である。
【符号の説明】
１０ データポインタ １２ データポインタレジスタ １４ インクリメンタ １６ 加算器 １８ マルチプレクサ回路 ２０ 「ｗ」レジスタ ２２ 選択ライン ３０ プロセッサアーキテクチャスキーム
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョセフ ダブリュー． トリース アメリカ合衆国 アリゾナ 85048， フ ェニックス， サウス ７ティーエイチ プレイス 15610 (72)発明者 イゴール ウォジェウォダ アメリカ合衆国 アリゾナ 85040， フ ェニックス， サウス 46ティーエイチ ストリート 5801 (72)発明者 ダレル ヨハンセン アメリカ合衆国 アリゾナ 85284， テ ンピ， ベルモント ドライブ 1923 (72)発明者 ランディ エル． ヤック アメリカ合衆国 アリゾナ 85048， フ ェニックス， サウス 25ティーエイチ ストリート 16238 (72)発明者 ブライアン ボレス アメリカ合衆国 アリゾナ 85215， メ サ， ノース タボー ストリート 4220

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 複数のマルチプル間接アドレシングモー
    ドのうちの選択された１つに対し、単一サイクル内で、
    間接アドレシングモードアドレスを生成するデータポイ
    ンタであって、 該マルチプルアドレシングモードのエンコードを可能に
    するプロセッサアーキテクチャスキームと、 単純間接アドレシングモードで用いられるオペランドの
    カレントアドレスを格納する、該プロセッサアーキテク
    チャスキームに接続されたデータポインタレジスタと、 単純間接データアドレシングモードで用いられるオペラ
    ンドのカレントアドレスを設定値だけインクリメントし
    て自動プリインクリメント付き間接アドレシングモード
    で用いられるオペランドのアドレスを生成する、該デー
    タポインタレジスタに接続されたインクリメンタと、 単純間接データアドレシングモードで用いられるオペラ
    ンドの該カレントアドレスとオフセット値とを加算し
    て、オフセット付き間接アドレシングモードで用いられ
    るオペランドのアドレスを生成する、該データポインタ
    レジスタに接続された加算器と、 所望の間接アドレシングモードアドレスを選択する、該
    データポインタレジスタの出力端と、該インクリメンタ
    の出力端と、該加算器の出力端とに接続されたマルチプ
    レクサ回路と、を含む、データポインタ。
  2. 【請求項２】 前記オフセット値を格納して前記加算器
    に送る、該加算器に接続されたオフセットレジスタをさ
    らに含む、請求項１に記載の単一サイクル内で間接アド
    レシングモードアドレスを生成するデータポインタ。
  3. 【請求項３】 前記加算器が、シリアルキャリを有する
    単純シリアル加算器である、請求項２に記載の単一サイ
    クル内で間接アドレシングモードアドレスを生成するデ
    ータポインタ。
  4. 【請求項４】 前記プロセッサアーキテクチャスキーム
    が、 中央処理装置（ＣＰＵ）と、 データを格納する、該ＣＰＵに接続されたメモリと、 前記データポインタレジスタと関連する該メモリ内の専
    用仮想レジスタアドレスロケーションであって、各々
    が、アクセスされたときに該データポインタレジスタと
    共に用いられる別個の異なる間接アドレシングモードを
    指示し且つ確立する、専用仮想レジスタアドレスロケー
    ションと、を含む、請求項１に記載の単一サイクル内で
    間接アドレシングモードアドレスを生成するデータポイ
    ンタ。
  5. 【請求項５】 前記マルチプレクサが、前記所望の間接
    アドレシングモードアドレスを選択する、前記専用仮想
    レジスタアドレスロケーションに接続された選択入力端
    を有する、請求項４に記載の単一サイクル内で間接アド
    レシングモードアドレスを生成するデータポインタ。
  6. 【請求項６】 前記メモリ内の前記専用仮想レジスタア
    ドレスロケーションが、単純間接アドレシングに対して
    １つの専用仮想レジスタアドレスロケーションと、自動
    プリインクリメント付き間接アドレシングに対して１つ
    の専用仮想レジスタアドレスロケーションと、オフセッ
    ト付き間接アドレシングに対して１つの専用仮想レジス
    タアドレスロケーションとを有する、請求項４に記載の
    単一サイクル内で間接アドレシングモードアドレスを生
    成するデータポインタ。
  7. 【請求項７】 複数のマルチプル間接アドレシングモー
    ドのうちの選択された１つに対し、単一サイクル内で、
    間接アドレシングモードアドレスを生成するデータポイ
    ンタであって、 単純間接アドレシングモードで用いられるオペランドの
    カレントアドレスを格納するデータポインタレジスタ
    と、 該マルチプルアドレシングモードのエンコードを可能に
    するプロセッサアーキテクチャスキームであって、 中央処理装置（ＣＰＵ）と、 データを格納する、該ＣＰＵに接続されたメモリと、 該データポインタレジスタと関連する該メモリ内の専用
    仮想レジスタアドレスロケーションであって、各々が、
    アクセスされたときに該データポインタレジスタと共に
    用いられる別個の異なる間接アドレシングモードを指示
    し且つ確立する、専用仮想レジスタアドレスロケーショ
    ンと、を含むプロセッサアーキテクチャスキームと、 単純間接データアドレシングモードで用いられるオペラ
    ンドの該カレントアドレスを設定値だけインクリメント
    して自動プリインクリメント付き間接アドレシングモー
    ドで用いられるオペランドのアドレスを生成する、該デ
    ータポインタレジスタに接続されたインクリメンタと、 単純間接データアドレシングモードで用いられるオペラ
    ンドの該カレントアドレスとオフセット値とを加算し
    て、オフセット付き間接アドレシングモードで用いられ
    るオペランドのアドレスを生成する、該データポインタ
    レジスタに接続された加算器と、 信号による指示を受けると、該オフセット値を格納し且
    つ該加算器に送る、該加算器に接続されたオフセットレ
    ジスタと、 所望の間接アドレシングモードアドレスを選択する、該
    データポインタレジスタの出力端と、該インクリメンタ
    の出力端と、該加算器の出力端とに接続されたマルチプ
    レクサ回路と、を含む、データポインタ。
  8. 【請求項８】 前記加算器が、シリアルキャリを有する
    単純シリアル加算器である、請求項７に記載の単一サイ
    クル内で間接アドレシングモードアドレスを生成するデ
    ータポインタ。
  9. 【請求項９】 前記マルチプレクサが、前記所望の間接
    アドレシングモードアドレスを選択する、前記専用仮想
    レジスタアドレスロケーションに接続された選択入力端
    を有する、請求項７に記載の単一サイクル内で間接アド
    レシングモードアドレスを生成するデータポインタ。
  10. 【請求項１０】 前記メモリ内の前記専用仮想レジスタ
    アドレスロケーションが、単純間接アドレシングに対し
    て１つの専用仮想レジスタアドレスロケーションと、自
    動プリインクリメント付き間接アドレシングに対して１
    つの専用仮想レジスタアドレスロケーションと、オフセ
    ット付き間接アドレシングに対して１つの専用仮想レジ
    スタアドレスロケーションとを有する、請求項７に記載
    の単一サイクル内で間接アドレシングモードアドレスを
    生成するデータポインタ。
  11. 【請求項１１】 複数のマルチプル間接アドレシングモ
    ードのうちの選択された１つに対し、単一サイクル内
    で、間接アドレシングモードアドレスを生成するデータ
    ポインタを提供する方法であって、 該マルチプルアドレシングモードのエンコードを可能に
    するプロセッサアーキテクチャスキームを提供する工程
    と、 単純間接アドレシングモードで用いられるオペランドの
    カレントアドレスを格納する、該プロセッサアーキテク
    チャスキームに接続された、データポインタレジスタを
    提供する工程と、 単純間接データアドレシングモードで用いられるオペラ
    ンドの該カレントアドレスを設定値だけインクリメント
    して自動プリインクリメント付き間接アドレシングモー
    ドで用いられるオペランドのアドレスを生成する、該デ
    ータポインタレジスタに接続されたインクリメンタを提
    供する工程と、 単純間接データアドレシングモードで用いられるオペラ
    ンドの該カレントアドレスとオフセット値とを加算し
    て、オフセット付き間接アドレシングモードで用いられ
    るオペランドのアドレスを生成する、該データポインタ
    レジスタに接続された加算器を提供する工程と、 所望の間接アドレシングモードアドレスを選択する、該
    データポインタレジスタの出力端と、該インクリメンタ
    の出力端と、該加算器の出力端とに接続されたマルチプ
    レクサ回路を提供する工程と、を含む、方法。
  12. 【請求項１２】 前記オフセット値を格納して前記加算
    器に送る、該加算器に接続されたオフセットレジスタを
    提供する工程をさらに含む、請求項１１に記載の方法。
  13. 【請求項１３】 前記加算器を提供する工程が、シリア
    ルキャリを有する単純シリアル加算器を提供する工程を
    さらに含む、請求項１２に記載の方法。
  14. 【請求項１４】 前記プロセッサアーキテクチャスキー
    ムを提供する工程が、 中央処理装置（ＣＰＵ）を提供する工程と、 データを格納する、該ＣＰＵに接続されたメモリを提供
    する工程と、 前記データポインタレジスタと関連する該メモリ内の専
    用仮想レジスタアドレスロケーションであって、各々
    が、アクセスされたときに該データポインタレジスタと
    共に用いられる別個の異なる間接アドレシングモードを
    指示し且つ確立する、専用仮想レジスタアドレスロケー
    ションを提供する工程と、をさらに含む、請求項１１に
    記載の方法。
  15. 【請求項１５】 前記マルチプレクサの選択入力端を、
    前記所望の間接アドレシングモードアドレスを選択す
    る、前記専用仮想レジスタアドレスロケーションに接続
    する工程をさらに含む、請求項１４に記載の方法。
  16. 【請求項１６】 前記メモリ内の前記専用仮想レジスタ
    アドレスロケーションが、単純間接アドレシングに対し
    て１つの専用仮想レジスタアドレスロケーションと、自
    動プリインクリメント付き間接アドレシングに対して１
    つの専用仮想レジスタアドレスロケーションと、オフセ
    ット付き間接アドレシングに対して１つの専用仮想レジ
    スタアドレスロケーションとを有する、請求項１４に記
    載の方法。
JP10307562A 1997-10-28 1998-10-28 単一サイクル内に間接アドレシングモードアドレスを出力するデータポインタおよびその方法 Withdrawn JPH11232100A (ja)

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DE69808020D1 (de) 2002-10-24
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