JPH113275A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【課題】ＣＰＵからのビットアクセスを高速に実現する
情報処理装置を提供すること。 【解決手段】アドレス変換回路１０４は、メモリ１０２
から複数ビットのデータを読み出すためのメモリアドレ
スと、メモリアドレスによって読み出された複数ビット
のデータから１ビットのデータを指定するためのビット
アドレスとをCPU103から出力されるアドレスから生成
し、このビットアドレスに基づいてCPU103へ転送するデ
ータを生成するリード用ビットアライナと、ビットアド
レスに基づいてメモリ１０３へ転送するデータを生成す
るライト用ビットアライナから構成することによりビッ
トアクセスを高速にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報処理装置に関
し、特にビット演算を高速に実行する情報処理装置に関
する。

【０００２】

【従来の技術】ＣＰＵの性能は、半導体技術や計算機ア
ーキテクチャの進歩によりめざましい勢いで向上し続け
ている、ＣＰＵの内部演算器やレジスタは１６ビットや
３２ビット構成で、メモリアクセスの単位はロングワー
ド（３２ビット)，ワード(１６ビット），バイト（８ビ
ット）のものが多く、ビット単位の演算ではソフトウェ
アを介在した処理が必要となる。

【０００３】メモリ上のビットデータを演算してメモリ
上のあるビットアドレスに演算データを格納する処理を
実行する場合について述べる。

【０００４】（１）入力すべきビットアドレスを含むバ
イトデータをメモリから内部データに格納する。（２）
読み込んだバイトデータから特定ビットをレジスタのＬ
ＳＢ側に揃えるためのシフト動作を行う。（３）レジス
タを使ったビット演算を行う。（４）ビット演算結果を
あるビットアドレスに書き戻すため、格納すべきビット
を含むバイトデータをメモリから内部レジスタに読み出
す。読み出したデータ内のビットアドレスに相当する部
分にのみ、ビット演算結果をはめ込み、そのはめ込んだ
バイトデータをメモリ上に格納する。

【０００５】

【発明が解決しようとする課題】ＣＰＵでバイト以下の
アクセスができない場合のメモリアクセスをソフトウェ
アプログラムで実現すると、プログラム上で先に説明し
た（１),（２),（４）の処理を実行しなければならず実
行時間がかかり高速化できない。また、増加したプログ
ラム命令の命令読み出し分だけ、命令フェッチのオーバ
ーヘッドが増加し性能が低下する。さらに、命令数が増
大することにより命令格納メモリ容量も大きいものが必
要で高価になる等の問題が発生する。

【０００６】本発明の目的は、バイト以下のメモリアク
セスできないＣＰＵからのビットアクセスを高速に実現
する情報処理装置を提供することである。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、本発明は所定の演算を実行するＣＰＵと、データを
格納するメモリと、ＣＰＵから出力されたアドレスから
メモリに格納された複数ビットのデータを読み出すため
のメモリアドレスと、メモリアドレスによって読み出さ
れた複数ビットのデータの１ビットのデータを指定する
ためのビットアドレスとを生成するアドレス変換回路と
を有することを特徴とする。

【０００８】また上記目的を達成するために、本発明
は、所定の演算を実行するＣＰＵと、データを格納する
メモリと、メモリから１ワードのデータを読み出すため
のメモリアドレスと、メモリアドレスによって読み出さ
れた１ワードのデータから１ビットのデータを指定する
ためのビットアドレスとをＣＰＵから出力されたアドレ
スから生成するアドレス変換回路と、メモリアドレスに
よってメモリから読み出された１ワードのデータからビ
ットアドレスで指定された位置のビットデータを選択
し、選択したビットデータを所定位置に格納した１ワー
ドのデータを生成し、ＣＰＵに転送する第１のビットア
ライナと、メモリアドレスによってメモリから読み出さ
れた１ワードのデータのビットアドレスで指定された位
置に、所定のビットデータを格納し、メモリに転送する
第２のビットアライナとを有することを特徴とする。

【０００９】更に、上記目的を達成するために本発明は
所定の演算を実行するＣＰＵと、複数のデータを格納す
るメモリと、ＣＰＵと第１のデータバスで、メモリと第
２のデータバスで接続され、メモリからワード単位で読
み出されたデータから１ビットのデータを選択し、ワー
ド単位のデータを生成するビットアライナと、ＣＰＵと
第１のアドレスバスで、メモリと第２のアドレスバスで
接続され、ＣＰＵから出力されるアドレスに基づいてメ
モリからワード単位のデータを読み出すためのアドレス
を生成するアドレス変換回路と、ＣＰＵとメモリとを直
接接続するバイパス手段とを有する情報処理装置であっ
て、アドレス変換回路は、ＣＰＵの出力するアドレスの
所定ビットに基づいて、ＣＰＵがビットアクセス可能と
なるように、ビットアライナを選択すると共に、ＣＰＵ
の出力するアドレスの所定ビットをビットアドレスとし
てビットアライナに転送することを特徴とする。

【００１０】

【発明の実施の形態】図１に情報処理装置の全体構成を
示す。情報処理装置は、ビット処理を行うビット処理装
置１０１と、メモリ１０２より構成されている。更に、
ビット処理装置１０１は、CPU103，アドレス変換回路１
０４，リード用ビットアライナ１０５、ライト用ビット
アライナ１０６より構成されている。

【００１１】また、CPU103とアドレス変換回路１０４は
ロングワードのアドレスバス１１０により接続され、CP
U103とリード用ビットアライナ１０５，ライト用ビット
アライナ１０６は４バイト幅のデータバス１２１，１２
２，１２３により接続され、メモリ１０２とアドレス変
換回路１０４はロングワードのアドレスバス１１１によ
り接続され、メモリ１０２とリード用ビットアライナ１
０５，ライト用ビットアライナ１０６とは４バイト幅の
データバス１２０，１２４，１２５と接続されている。
また、アドレス変換回路１０４とリード用ビットアライ
ナ１０５，ライト用ビットアライナ１０６とはアドレス
バス１１２により接続されている。

【００１２】次に、アドレス変換回路１０４の動作の概
要について説明する。

【００１３】図２は、CPU103から出力されるプロセッサ
アドレス２０１と、アドレス変換回路１０４で変換され
た後のアドレス２０２を示したものである。図２に示す
ように、CPU103から出力されるプロセッサアドレス２０
１は、ロングワードのアドレスでありワード，バイト，
ビットを示すビットアドレスがない。そこで、アドレス
変換回路１０４では、プロセッサアドレスの上位５ビッ
トをビットアドレスに割り当て、残った複数のビットと
論理レベル“０”とする５ビットとを組合わせてメモリ
アクセス用のロングワードアドレスとする。

【００１４】つまり、プロセッサアドレスの上位５ビッ
ト（Ａ）をビットアドレスとして、プロセッサアドレス
の下位に付加し、もともと（Ａ）のあった上位５ビット
を論理レベル“０”とする。この変換によりビットアド
レスまで指定できるアドレスとなる。

【００１５】図３は、変換後のアドレスによるメモリ空
間の概念を示したものである。CPU301から出力されるプ
ロセッサアドレスは、図２で説明した上位５ビットであ
るＡにより３２等分される。３２等分されたそれぞれの
アドレス空間は、図２で説明したＢで指定される空間と
なる。また変換後のアドレスは、プロセッサアドレスの
全空間の３２分の１に圧縮され、アドレス空間幅はＢと
なる。ビットアドレスは、３２等分されたプロセッサア
ドレスの０〜３１空間に関連しており、０空間からアク
セスされると０ビット目、１空間からアクセスされると
１ビット目，………、３１空間からアクセスされると３
１ビット目とアクセスできる。

【００１６】次に、図４のフローチャートに基づいてメ
モリ１０２からデータを読み出す場合について図１に示
した情報処理装置の動作を説明する。

【００１７】まず、CPU103内のプログラムの実行により
ビットリード要求が発生すると、CPU103は、ロングワー
ドのプロセッサアドレスを出力する。CPU103から出力さ
れたプロセッサアドレスは、アドレスバス１１０を介し
てアドレス変換回路１０４へ入力される。

【００１８】アドレス変換回路１０４は、既に説明した
図２の処理を行いプロセッサアドレスからビットアドレ
スとメモリアクセス用のロングアドレスを生成する。生
成されたビットアドレスは、アドレスバス１１２を介し
てリード用ビットアライナに入力され、生成されたメモ
リアクセス用のロングアドレスはアドレスバス１１１を
介してメモリ１０２に入力される。

【００１９】メモリアクセス用のロングワードアドレス
を受けたメモリ１０２は、対応する４バイトのデータを
データバス１２５に出力し、出力された４バイトのデー
タはデータバス１２０を介してリード用ビットアライナ
１０５に入力される。

【００２０】リード用ビットアライナ１０５は、メモリ
から読み出された４バイトのデータのうち、ビットアド
レスで指定されたデータをシフトし、データバス１２１
に出力する。具体的には、リード用ビットアライナ１０
５は、図５に示すようにメモリから読み出された４バイ
トのデータ５０１を入力し、アドレス変換回路１０４か
ら送られてきたビットアドレスがｎビット目を指定する
ものである場合、図５のメモリから読み出された４バイ
トのデータ５０１のｎビット目のビットデータを０ビッ
ト目のデータであるＤ０にシフトし、リード用ビットア
ライナ１０５から出力されるデータ５０２を生成する。

【００２１】このようにしてリード用ビットアライナ１
０５でシフトされたデータはデータバス１２１，１２２
を介してCPU103に送られ、CPU103内のレジスタに格納さ
れる。図５にCPU103の内部レジスタ５０３に示す。

【００２２】このように、CPU103からのロングワードの
プロセッサアドレスでアクセスする構成について説明し
たが、CPU103からバイト単位でアクセスする場合は、CP
U103の内部でビットアドレスを生成し、リード用ビット
アライナ１０５と同じように指定したビットデータをシ
フトする機能を設け、内部レジスタに所定のデータが格
納されるようにする。

【００２３】次に、図６のフローチャートに基づいてデ
ータの書込みを行う場合の図１に示す情報処理装置の動
作を説明する。

【００２４】CPU103内のプログラムの実行によりビット
ライト要求が発生すると、CPU103はロングワードのプロ
セッサアドレスをアドレスバス１１０に、メモリに書き
込むビットデータを含む４バイトのデータをデータバス
１２２に出力する。尚、CPU103から出力される４バイト
のデータは図７のデータ７０１であり、メモリに書き込
むビットデータがＤ０に格納されている。

【００２５】CPU103から出力されたプロセッサアドレス
は、アドレス変換回路１０４へ入力される。アドレス変
換回路１０４は、既に説明した図２の処理を行い、プロ
セッサアドレスからビットアドレスとメモリアクセス用
のロングワードアドレスを生成する。生成されたビット
アドレスは、アドレスバス１１２を介してライト用ビッ
トアライナ１０６に入力され、生成されたメモリアクセ
ス用のロングワードアドレスはアドレスバス１１１を介
してメモリ１０２に入力される。メモリアクセス用のロ
ングワードアドレスを受けたメモリ１０２は、対応する
４バイトのデータをデータバス１２５に出力し、出力さ
れた４バイトのデータはデータバス120を介してライト
用ビットアライナ１０６に入力される。一方、CPU103か
ら出力された４バイトのデータもライト用ビットアライ
ナ１０６に入力される。

【００２６】ライト用ビットアライナ１０６は、図７に
示すようにCPU103から送られた４バイトのデータ７０１
のＤ０ビットのデータを、メモリ１０２から読み出され
た４バイトのデータ７０２のビットアドレスで指定され
た位置に書き込んで、メモリ書込み用のデータ７０３を
生成する。生成されたメモリ書き込み用の４バイトのデ
ータ７０３はデータバス１２４，１２５を介してメモリ
１０２のメモリアクセス用のロングワードアドレスで指
定された位置に書き込まれる。

【００２７】尚、メモリ１０２が１ビット単位でアクセ
スすることが可能であれば、直接アドレス変換した後の
ビットアドレスでデータを書き込むことが可能である。

【００２８】次に、各部の回路構成について説明する。

【００２９】図８は、アドレス変換回路１０４の構成を
示したものである。このアドレス変換回路１０４は、CP
U103が出力するプロセッサアドレスをアドレスバス１１
０を介して入力する。アドレスバス１１０は、回路内で
それぞれの信号線にわかれ、プロセッサの上位５ビット
に相当するｎ〜ｎ−４の信号線がアドレスバス１１２と
なりアドレスビットを出力し、ｎ−５〜１までの信号線
とローレベルに固定した信号線がアドレスバス１１１と
なりメモリアクセス用のロングワードアドレスを出力す
る。

【００３０】図９は、リード用ビットアライナ１０５の
構成を示したものである。

【００３１】リード用ビットアライナ１０５は、データ
バス１２０を介してメモリから４バイトのデータと、ア
ドレスバス１１２を介してビットアドレスを入力し、４
バイトのデータをデータバス１２１に出力する。

【００３２】アドレスバス１１２を介して入力されたビ
ットアドレスは５ビットフルデコーダにより０〜３１の
信号にデコードされる。この信号は、必ず信号線の１本
だけがアサートされるもので、アサートされた信号線に
接続される入力ＡＮＤゲートに入力されるビットデータ
の情報がＤ０ビットにシフトされる。その他のＤ１から
Ｄ３１ビットまではローレベルで固定され論理的に
“０”に固定している。このようにしてＤ０ビットにシ
フトされた４バイトのデータを出力する。尚、このＤ１
からＤ３１はCPU103のレジスタにそのまま入力されビッ
ト演算されるが意味をもつものではないので論理的に
“０”でなくてもよい。

【００３３】図１０は、ライト用ビットアライナ回路１
０６の構成を示したものである。

【００３４】ライト用ビットアライナ回路１０６は、デ
ータバス１２０を介してメモリから４バイトのデータ
と、データバス１２３を介してCPU103から４バイトのデ
ータと、アドレスバス１１２を介してビットアドレスを
入力し、書き換えたビットデータを含む４バイトのデー
タをデータバス１２４に出力する。

【００３５】アドレスバス１１２を介して入力されたビ
ットアドレスは、５ビットのフルデコーダで０〜３１の
信号にデコードされる。この信号は、必ず１本だけがア
サートされるものでアサートされた信号のセレクタだけ
がCPU103から出力される書き込み用のビットデータであ
るＤ０の値を出力し、その他のセレクタの出力はメモリ
から読み出されたビットデータの値を出力する。これに
より、ビットアドレスで指定されたビット位置にＤ０の
情報を書き込むことができる。尚、CPU103からのビット
データＤ１からＤ３１は、どこにも接続されず、これら
のデータはデータバス１２４から出力されるデータには
影響を及ぼさない。

【００３６】図１１に別の実施例を示す。

【００３７】図１１は、情報処理装置の構成を示したも
のである。情報処理装置は、ビット処理を行うビット処
理装置１０１とメモリ１０２より構成され、ビット処理
装置１０１は、CPU103，アドレス変換回路１０４，リー
ド用ビットアライナ１０５，ライト用ビットアライナ１
０６より構成されている。

【００３８】また、CPU103とアドレス変換回路１０４は
ロングワードのアドレスバス１１０により接続され、CP
U103とライト用ビットアライナ１０６は４バイト幅のデ
ータバス１２２，１２３により接続され、メモリ１０２
とアドレス変換回路１０４はロングワードのアドレスバ
ス１１１により接続され、メモリ１０２とリード用ビッ
トアライナ１０５，ライト用ビットアライナ１０６とは
４バイト幅のデータバス１２０と接続されている。ま
た、アドレス変換回路１０４とリード用ビットアライナ
１０５，ライト用ビットアライナ１０６とはアドレスバ
ス１１２により接続されている。

【００３９】更に、本情報処理装置はCPU301とリード用
ビットアライナとは、セレクタ1112を介してデータバス
１２１，１２２と接続され、メモリ１０２とライト用ビ
ットアライナ１０６とはセレクタ１１１３を介して接続
されている。セレクタ1112はリード用ビットアライナ１
０５の出力とメモリ１０２の出力を選択できる構成とな
っており、またセレクタ１１１３はCPU103から出力され
る４バイトのデータとライト用ビットアライナ１０６か
ら出力される４バイトのデータを選択できる構成となっ
ている。それぞれのセレクタ１１１２，１１１３はアド
レス変換回路１０４により制御される。

【００４０】図１２にCPU103から出力されるプロセッサ
アドレスと、アドレス変換回路104で変換されたアドレ
スを示す。

【００４１】図２に示したプロセッサアドレスと相違す
る点は、ビット（Ｃ）を含む点である。このビット
（Ｃ）の意味は、“０”の時にアドレス変換回路１０４
でビットアドレス及びメモリアクセス用のロングアドレ
スを生成する。“１”の時には、アドレス変換回路１０
４でビットアドレス及びメモリアクセス用のロングアド
レスを生成せず、かつ、信号１１１１をアサートする。
つまり、ビット（Ｃ）が“０”の時には、CPU103はビッ
トアクセスを行い、“１”の時にはCPU103は通常のリー
ド命令で主メモリをアクセスする。

【００４２】尚、ビット（Ｃ）が“０”の時にアドレス
変換回路１０４は、上位の複数ビット（Ａ）をビットア
ドレスに割り当て、もともと存在していたビット（Ａ),
(Ｃ)を論理レベル“０”として、残ったビット（Ｂ）と
組み合わせてメモリアクセス用のロングアドレスを生成
する。

【００４３】このように、本情報処理装置はＣＰＵから
の命令でビットアクセスと通常のリードアクセスとを切
り替えることができる。

【００４４】尚、ビットアクセスについては図１〜図１
０で説明した動作と変わらない。

【００４５】また、以上説明した内容は一例であり、こ
れに限られるものではない。例えば、説明の便宜上リー
ド用ビットアライナ１０５とライト用ビットアライナ１
０６とに分けているがこれらを１つの回路、つまり同一
の半導体基板上に構成されるものであってもよい。

【００４６】更に、ビット処理装置１０１とメモリ１０
２を分離して記載したが、これらが同一の半導体基板上
に配置されたものであってもよい。

【００４７】

【発明の効果】本発明によりバイト以下のメモリアクセ
スを行うことができないＣＰＵにおいて、既存の命令を
替えることなく、また、ソフトウェアによる特別のメモ
リアクセスを必要とすることなく、ビット単位のアクセ
スを高速に実行できる。

【図面の簡単な説明】

【図１】本発明を適用した情報処理装置の構成を示した
図。

【図２】アドレス変換回路の動作を説明するための図。

【図３】アドレス変換の概念を説明するための図。

【図４】ＣＰＵがデータを読み出す場合の情報処理装置
の動作を示したフローチャート。

【図５】情報処理装置内の各部のデータの構成を示した
図。

【図６】ＣＰＵがデータを書き込む場合の情報処理装置
の動作を示したフローチャート。

【図７】ライト用ビットアライナの動作を説明するため
の図。

【図８】アドレス変換回路の構成を示した図。

【図９】リード用ビットアライナの構成を示した図。

【図１０】ライト用ビットアライナの構成を示した図。

【図１１】本発明を適用した他の情報処理装置の構成を
示した図。

【図１２】アドレス変換回路の動作を説明するための
図。

【符号の説明】

１０１…ビット処理装置、１０２…メモリ、１０３…Ｃ
ＰＵ、１０４…アドレス変換回路、１０５…リード用ビ
ットアライナ、１０６…ライト用ビットアライナ、１１
０，１１１，１１２…アドレスバス、１２０，１２１，
１２２，１２３，１２４，１２５…データバス。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊東 厚 新潟県北蒲原郡中条町大字富岡46番地１ 株式会社日立製作所産業機器事業部内

Claims (5)

【特許請求の範囲】
1. 【請求項１】所定の演算を実行するＣＰＵと、 データを格納するメモリと、 上記ＣＰＵから出力されたアドレスから上記メモリに格
   納された複数ビットのデータを読み出すためのメモリア
   ドレスと、上記メモリアドレスによって読み出された複
   数ビットのデータの１ビットのデータを指定するための
   ビットアドレスとを生成するアドレス変換回路とを有す
   ることを特徴とする情報処理装置。
2. 【請求項２】請求項１において、 上記アドレス変換回路は、上記ＣＰＵから出力されたア
   ドレスを分離し、一方を上記ビットアドレスとし、他方
   に所定のビットデータを付加して上記メモリアドレスと
   することを特徴とする情報処理装置。
3. 【請求項３】所定の演算を実行するＣＰＵと、 データを格納するメモリと、 上記メモリから１ワードのデータを読み出すためのメモ
   リアドレスと、上記メモリアドレスによって読み出され
   た１ワードのデータから１ビットのデータを指定するた
   めのビットアドレスとを上記ＣＰＵから出力されたアド
   レスから生成するアドレス変換回路と、 上記メモリアドレスによって上記メモリから読み出され
   た１ワードのデータから上記ビットアドレスで指定され
   た位置のビットデータを選択し、選択した上記ビットデ
   ータを所定位置に格納した１ワードのデータを生成し、
   上記ＣＰＵに転送する第１のビットアライナと、 上記メモリアドレスによって上記メモリから読み出され
   た１ワードのデータの上記ビットアドレスで指定された
   位置に、所定のビットデータを格納し、上記メモリに転
   送する第２のビットアライナとを有することを特徴とす
   る情報処理装置。
4. 【請求項４】所定の演算を実行するＣＰＵと、 複数のデータを格納するメモリと、 上記ＣＰＵと第１のデータバスで、上記メモリと第２の
   データバスで接続され、上記メモリからワード単位で読
   み出されたデータから１ビットのデータを選択し、ワー
   ド単位のデータを生成するビットアライナと、 上記ＣＰＵと第１のアドレスバスで、上記メモリと第２
   のアドレスバスで接続され、上記ＣＰＵから出力される
   アドレスに基づいて上記メモリからワード単位のデータ
   を読み出すためのアドレスを生成するアドレス変換回路
   と、 上記ＣＰＵと上記メモリとを直接接続するバイパス手段
   とを有する情報処理装置であって、 上記アドレス変換回路は、上記ＣＰＵの出力するアドレ
   スの所定ビットに基づいて、上記ＣＰＵがビットアクセ
   ス可能となるように、上記ビットアライナを選択すると
   共に、上記ＣＰＵの出力するアドレスの所定ビットを上
   記ビットアドレスとして上記ビットアライナに転送する
   ことを特徴とする情報処理装置。
5. 【請求項５】請求項４において、 上記アドレス変換回路は、上記ＣＰＵの出力するアドレ
   スの所定ビットに基づいて、上記ＣＰＵがワード単位で
   アクセス可能となるように、上記バイパス手段を選択す
   ることを特徴とする情報処理装置。