JPH11232871A - 半導体記憶装置、半導体記憶装置のデータ読み出し方法、及びデータ記憶装置 - Google Patents
半導体記憶装置、半導体記憶装置のデータ読み出し方法、及びデータ記憶装置Info
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- JPH11232871A JPH11232871A JP10213155A JP21315598A JPH11232871A JP H11232871 A JPH11232871 A JP H11232871A JP 10213155 A JP10213155 A JP 10213155A JP 21315598 A JP21315598 A JP 21315598A JP H11232871 A JPH11232871 A JP H11232871A
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】データ読み出し速度の高速化及び消費電力の低
減を図り得る半導体記憶装置のデータ読み出し回路を提
供する。 【解決手段】プリチャージ動作は、一対のビット線ＢＬ
ＳＡ，バーＢＬＳＡを、プリチャージ信号φＢＲに基づ
いて同一電位とする。読み出し動作は、ビット線ＢＬＳ
Ａに読み出されたセル情報を、センスアンプ１３で増幅
する。ビット線は、一次側ビット線ＢＬと、二次側ビッ
ト線ＢＬＳＡとが、センスアンプ１３の活性化から一定
時間に限り不導通となる第一のスイッチ回路１１を介し
て接続される。二次側ビット線・バーＢＬＳＡがプリチ
ャージ信号φＢＲに基づいて導通する第二のスイッチ回
路１２を介して第一のビット線ＢＬＳＡに接続される。
減を図り得る半導体記憶装置のデータ読み出し回路を提
供する。 【解決手段】プリチャージ動作は、一対のビット線ＢＬ
ＳＡ，バーＢＬＳＡを、プリチャージ信号φＢＲに基づ
いて同一電位とする。読み出し動作は、ビット線ＢＬＳ
Ａに読み出されたセル情報を、センスアンプ１３で増幅
する。ビット線は、一次側ビット線ＢＬと、二次側ビッ
ト線ＢＬＳＡとが、センスアンプ１３の活性化から一定
時間に限り不導通となる第一のスイッチ回路１１を介し
て接続される。二次側ビット線・バーＢＬＳＡがプリチ
ャージ信号φＢＲに基づいて導通する第二のスイッチ回
路１２を介して第一のビット線ＢＬＳＡに接続される。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
のデータ読み出し回路に関するものである。近年の半導
体記憶装置は、記憶容量の大規模化とともに、動作速度
の高速化及び低消費電力化がますます要請されている。
このため、データ読み出し回路においても、動作速度の
高速化及び低消費電力化を図ることが必要となってい
る。
のデータ読み出し回路に関するものである。近年の半導
体記憶装置は、記憶容量の大規模化とともに、動作速度
の高速化及び低消費電力化がますます要請されている。
このため、データ読み出し回路においても、動作速度の
高速化及び低消費電力化を図ることが必要となってい
る。
【０００２】
【従来の技術】ＤＲＡＭにおける従来のデータ読み出し
回路を図３１に示す。セルアレイを構成する多数の記憶
セルＣは、多数のワード線ＷＬの中のいずれか一本のワ
ード線にそれぞれ接続されるとともに、多数対のビット
線ＢＬ，バーＢＬのいずれか一本に接続される。
回路を図３１に示す。セルアレイを構成する多数の記憶
セルＣは、多数のワード線ＷＬの中のいずれか一本のワ
ード線にそれぞれ接続されるとともに、多数対のビット
線ＢＬ，バーＢＬのいずれか一本に接続される。
【０００３】前記各ビット線ＢＬ，バーＢＬは、転送ゲ
ート１を介してセンスアンプ部のビット線ＢＬＳＡ，バ
ーＢＬＳＡに接続され、そのビット線ＢＬＳＡ，バーＢ
ＬＳＡがセンスアンプ２に接続される。前記転送ゲート
１はＮチャネルＭＯＳトランジスタで構成され、そのト
ランジスタのゲートにはビット線選択信号φＢＴが入力
される。従って、ビット線選択信号φＢＴがＨレベルと
なると、転送ゲート１が導通する。
ート１を介してセンスアンプ部のビット線ＢＬＳＡ，バ
ーＢＬＳＡに接続され、そのビット線ＢＬＳＡ，バーＢ
ＬＳＡがセンスアンプ２に接続される。前記転送ゲート
１はＮチャネルＭＯＳトランジスタで構成され、そのト
ランジスタのゲートにはビット線選択信号φＢＴが入力
される。従って、ビット線選択信号φＢＴがＨレベルと
なると、転送ゲート１が導通する。
【０００４】前記センスアンプ２は、その活性化時にビ
ット線ＢＬＳＡ，バーＢＬＳＡの電位差を増幅する。す
なわち、センスアンプ２はＰチャネルＭＯＳトランジス
タＴr1とＮチャネルＭＯＳトランジスタＴr2から構成さ
れるインバータ回路と、ＰチャネルＭＯＳトランジスタ
Ｔr3とＮチャネルＭＯＳトランジスタＴr4から構成され
るインバータ回路とがビット線ＢＬＳＡ，バーＢＬＳＡ
間で逆方向に接続されて構成され、各インバータ回路の
トランジスタＴr1，Ｔr3のソースには活性化電源ＶSAH
が供給され、トランジスタＴr2，Ｔr4のソースには活性
化電源ＶSAL が供給される。
ット線ＢＬＳＡ，バーＢＬＳＡの電位差を増幅する。す
なわち、センスアンプ２はＰチャネルＭＯＳトランジス
タＴr1とＮチャネルＭＯＳトランジスタＴr2から構成さ
れるインバータ回路と、ＰチャネルＭＯＳトランジスタ
Ｔr3とＮチャネルＭＯＳトランジスタＴr4から構成され
るインバータ回路とがビット線ＢＬＳＡ，バーＢＬＳＡ
間で逆方向に接続されて構成され、各インバータ回路の
トランジスタＴr1，Ｔr3のソースには活性化電源ＶSAH
が供給され、トランジスタＴr2，Ｔr4のソースには活性
化電源ＶSAL が供給される。
【０００５】従って、前記活性化電源ＶSAH として電源
Ｖccが供給され、前記活性化電源ＶSAL として電源Ｖss
が供給されると、センスアンプ２が活性化される。ま
た、前記活性化電源ＶSAH ，ＶSAL が同一レベルとなる
と、センスアンプ２が不活性化される。
Ｖccが供給され、前記活性化電源ＶSAL として電源Ｖss
が供給されると、センスアンプ２が活性化される。ま
た、前記活性化電源ＶSAH ，ＶSAL が同一レベルとなる
と、センスアンプ２が不活性化される。
【０００６】前記ビット線ＢＬＳＡ，バーＢＬＳＡに
は、転送ゲート３を介してデータバスＤＢ，バーＤＢが
それぞれ接続される。前記転送ゲート３は、Ｎチャネル
ＭＯＳトランジスタで構成され、そのトランジスタのゲ
ートにはコラム選択信号ＹSELが入力される。従って、
コラム選択信号ＹSEL がＨレベルとなると、転送ゲート
３が導通する。
は、転送ゲート３を介してデータバスＤＢ，バーＤＢが
それぞれ接続される。前記転送ゲート３は、Ｎチャネル
ＭＯＳトランジスタで構成され、そのトランジスタのゲ
ートにはコラム選択信号ＹSELが入力される。従って、
コラム選択信号ＹSEL がＨレベルとなると、転送ゲート
３が導通する。
【０００７】前記ビット線ＢＬＳＡ，バーＢＬＳＡには
プリチャージ回路４が接続される。このプリチャージ回
路４は、ビット線ＢＬＳＡ，バーＢＬＳＡとプリチャー
ジ電源Ｖcc／２との間にそれぞれ接続されるＮチャネル
ＭＯＳトランジスタで構成され、各トランジスタのゲー
トにはプリチャージ信号φＢＲが入力される。
プリチャージ回路４が接続される。このプリチャージ回
路４は、ビット線ＢＬＳＡ，バーＢＬＳＡとプリチャー
ジ電源Ｖcc／２との間にそれぞれ接続されるＮチャネル
ＭＯＳトランジスタで構成され、各トランジスタのゲー
トにはプリチャージ信号φＢＲが入力される。
【０００８】従って、プリチャージ信号φＢＲがＨレベ
ルとなると、プリチャージ回路４が活性化されて、ビッ
ト線ＢＬＳＡ，バーＢＬＳＡにＶcc／２レベルのプリチ
ャージ電源が供給され、ビット線ＢＬ，バーＢＬがとも
にＶcc／２レベルにプリチャージされる。
ルとなると、プリチャージ回路４が活性化されて、ビッ
ト線ＢＬＳＡ，バーＢＬＳＡにＶcc／２レベルのプリチ
ャージ電源が供給され、ビット線ＢＬ，バーＢＬがとも
にＶcc／２レベルにプリチャージされる。
【０００９】上記のようなデータ読み出し回路の動作を
図３２に従って説明する。ビット線選択信号φＢＴがＨ
レベルに維持され、前サイクルで例えばワード線ＷＬ１
が選択されると、そのワード線ＷＬ１で選択された記憶
セルＣから読み出されたセル情報がセンスアンプ２で増
幅されてビット線ＢＬＳＡ，バーＢＬＳＡに読み出しデ
ータとして出力されている。
図３２に従って説明する。ビット線選択信号φＢＴがＨ
レベルに維持され、前サイクルで例えばワード線ＷＬ１
が選択されると、そのワード線ＷＬ１で選択された記憶
セルＣから読み出されたセル情報がセンスアンプ２で増
幅されてビット線ＢＬＳＡ，バーＢＬＳＡに読み出しデ
ータとして出力されている。
【００１０】なお、選択されたワード線には、記憶セル
Ｃに対するセル情報の書き込み効率及び読み出し効率を
向上させるために電源Ｖccレベルを昇圧した昇圧電圧が
供給され、転送ゲート１の転送効率を向上させるため
に、電源Ｖccレベルを昇圧した昇圧電圧がＨレベルのビ
ット線選択信号φＢＴとして供給される。
Ｃに対するセル情報の書き込み効率及び読み出し効率を
向上させるために電源Ｖccレベルを昇圧した昇圧電圧が
供給され、転送ゲート１の転送効率を向上させるため
に、電源Ｖccレベルを昇圧した昇圧電圧がＨレベルのビ
ット線選択信号φＢＴとして供給される。
【００１１】この状態からワード線ＷＬ１がＬレベルに
立ち下がり、次いでセンスアンプ２の活性化電源ＶSAH
, ＶSAL がともにＶcc／２となってセンスアンプ２が
不活性化される。また、プリチャージ信号φＢＲがＨレ
ベルに立ち上がり、ビット線ＢＬＳＡ，バーＢＬＳＡが
Ｖcc／２レベルにプリチャージされる。
立ち下がり、次いでセンスアンプ２の活性化電源ＶSAH
, ＶSAL がともにＶcc／２となってセンスアンプ２が
不活性化される。また、プリチャージ信号φＢＲがＨレ
ベルに立ち上がり、ビット線ＢＬＳＡ，バーＢＬＳＡが
Ｖcc／２レベルにプリチャージされる。
【００１２】現サイクルでは、プリチャージ信号φＢＲ
がＬレベルとなってプリチャージ回路４が不活性化され
た後、例えばワード線ＷＬ２が選択されてＨレベルに立
ち上がると、選択された記憶セルＣからビット線・バー
ＢＬＳＡにセル情報が読み出され、そのセル情報に基づ
いてビット線ＢＬＳＡ，バーＢＬＳＡに僅かな電位差が
生じる。
がＬレベルとなってプリチャージ回路４が不活性化され
た後、例えばワード線ＷＬ２が選択されてＨレベルに立
ち上がると、選択された記憶セルＣからビット線・バー
ＢＬＳＡにセル情報が読み出され、そのセル情報に基づ
いてビット線ＢＬＳＡ，バーＢＬＳＡに僅かな電位差が
生じる。
【００１３】この状態で、センスアンプ２に電源Ｖccレ
ベルの活性化電源ＶSAH と、電源Ｖssレベルの活性化電
源ＶSAL が供給されて同センスアンプ２が活性化され
る。すると、センスアンプ２の動作によりビット線ＢＬ
ＳＡ，バーＢＬＳＡの電位差が拡大される。この時、セ
ル情報が読み出された記憶セルＣに対し、セル情報の書
き戻しが行われる。
ベルの活性化電源ＶSAH と、電源Ｖssレベルの活性化電
源ＶSAL が供給されて同センスアンプ２が活性化され
る。すると、センスアンプ２の動作によりビット線ＢＬ
ＳＡ，バーＢＬＳＡの電位差が拡大される。この時、セ
ル情報が読み出された記憶セルＣに対し、セル情報の書
き戻しが行われる。
【００１４】次いで、コラム選択信号ＹSEL がＨレベル
となって転送ゲート３が導通し、センスアンプ２で増幅
された読み出しデータがデータバスＤＢ，バーＤＢに出
力される。そして、ワード線ＷＬ２の選択が終了した
後、センスアンプ２が不活性化されるとともに、プリチ
ャージ回路４が活性化されて、ビット線ＢＬ，バーＢ
Ｌ，ＢＬＳＡ，バーＢＬＳＡがＶcc／２レベルにプリチ
ャージされる。
となって転送ゲート３が導通し、センスアンプ２で増幅
された読み出しデータがデータバスＤＢ，バーＤＢに出
力される。そして、ワード線ＷＬ２の選択が終了した
後、センスアンプ２が不活性化されるとともに、プリチ
ャージ回路４が活性化されて、ビット線ＢＬ，バーＢ
Ｌ，ＢＬＳＡ，バーＢＬＳＡがＶcc／２レベルにプリチ
ャージされる。
【００１５】このような動作により１サイクルの読み出
し動作が終了し、この１サイクルの読み出し動作は制御
信号ＲＡＳバーの１サイクルに同期して行われる。
し動作が終了し、この１サイクルの読み出し動作は制御
信号ＲＡＳバーの１サイクルに同期して行われる。
【００１６】
【発明が解決しようとする課題】上記のように構成され
たＤＲＡＭのデータ読み出し回路では、センスアンプ２
が活性化されるとき、ビット線ＢＬＳＡ，バーＢＬＳＡ
はＶcc／２レベルにプリチャージされた状態からセル情
報が読み出されて、一方のビット線がＶcc／２レベルか
ら僅かに上昇したレベル、あるいは僅かに低下したレベ
ルとなる。
たＤＲＡＭのデータ読み出し回路では、センスアンプ２
が活性化されるとき、ビット線ＢＬＳＡ，バーＢＬＳＡ
はＶcc／２レベルにプリチャージされた状態からセル情
報が読み出されて、一方のビット線がＶcc／２レベルか
ら僅かに上昇したレベル、あるいは僅かに低下したレベ
ルとなる。
【００１７】すると、センスアンプ２の活性化電源ＶSA
H として電源Ｖccが供給され、活性化電源ＶSAL として
電源Ｖssが供給されても、センスアンプ２を構成する各
トランジスタＴr1〜Ｔr4のゲート電位及びドレイン電位
は、Ｖcc／２付近となる。
H として電源Ｖccが供給され、活性化電源ＶSAL として
電源Ｖssが供給されても、センスアンプ２を構成する各
トランジスタＴr1〜Ｔr4のゲート電位及びドレイン電位
は、Ｖcc／２付近となる。
【００１８】すると、各トランジスタＴr1〜Ｔr4のソー
ス・ドレイン間電圧がＶcc／２±α（αはセル情報の読
み出しにともなうビット線の電位変化分）、若しくはＶ
cc／２となり、各トランジスタＴr1〜Ｔr4のゲート・ソ
ース間電圧もＶcc／２±α、若しくはＶcc／２となる。
ス・ドレイン間電圧がＶcc／２±α（αはセル情報の読
み出しにともなうビット線の電位変化分）、若しくはＶ
cc／２となり、各トランジスタＴr1〜Ｔr4のゲート・ソ
ース間電圧もＶcc／２±α、若しくはＶcc／２となる。
【００１９】この結果、電源Ｖcc，Ｖssの電位差に対
し、各トランジスタＴr1〜Ｔr4のソース・ドレイン間電
圧及びゲート・ソース間電圧を十分に確保することがで
きないため、各トランジスタＴr1〜Ｔr4の電流駆動能力
を最大限に発揮させることができない。このことは、電
源Ｖccが低電圧化されるほど顕著となる。この結果、電
源Ｖccが低電圧化されるほどセンスアンプ２の動作速度
が低下するという問題点がある。
し、各トランジスタＴr1〜Ｔr4のソース・ドレイン間電
圧及びゲート・ソース間電圧を十分に確保することがで
きないため、各トランジスタＴr1〜Ｔr4の電流駆動能力
を最大限に発揮させることができない。このことは、電
源Ｖccが低電圧化されるほど顕著となる。この結果、電
源Ｖccが低電圧化されるほどセンスアンプ２の動作速度
が低下するという問題点がある。
【００２０】また、各読み出しサイクル毎に各ビット線
ＢＬ，バーＢＬ，ＢＬＳＡ，バーＢＬＳＡのＶcc／２レ
ベルへのプリチャージ動作と、センスアンプ２の動作に
よるビット線ＢＬ，バーＢＬ，ＢＬＳＡ，バーＢＬＳＡ
の電位差の増幅動作とがそれぞれ行われる。
ＢＬ，バーＢＬ，ＢＬＳＡ，バーＢＬＳＡのＶcc／２レ
ベルへのプリチャージ動作と、センスアンプ２の動作に
よるビット線ＢＬ，バーＢＬ，ＢＬＳＡ，バーＢＬＳＡ
の電位差の増幅動作とがそれぞれ行われる。
【００２１】このため、プリチャージ動作及びセンスア
ンプ２の増幅動作により、ビット線ＢＬ，バーＢＬ，Ｂ
ＬＳＡ，バーＢＬＳＡと、プリチャージ回路４及びセン
スアンプ２との間で充放電電流が流れ、ＤＲＡＭ全体の
消費電流に対し、この充放電電流により消費される電流
の占める割合が大きくなっている。
ンプ２の増幅動作により、ビット線ＢＬ，バーＢＬ，Ｂ
ＬＳＡ，バーＢＬＳＡと、プリチャージ回路４及びセン
スアンプ２との間で充放電電流が流れ、ＤＲＡＭ全体の
消費電流に対し、この充放電電流により消費される電流
の占める割合が大きくなっている。
【００２２】従って、プリチャージ動作及びセンスアン
プによる増幅動作に基づく消費電流を低減しない限り、
このＤＲＡＭの消費電力を効果的に低減することができ
ないという問題点がある。
プによる増幅動作に基づく消費電流を低減しない限り、
このＤＲＡＭの消費電力を効果的に低減することができ
ないという問題点がある。
【００２３】また、記憶容量の大規模化にともなって、
各ビット線に接続される記憶セルの数が増大するととも
に、ビット線の長さも長くなっているため、プリチャー
ジ回路に対する容量負荷及び抵抗負荷が増大している。
各ビット線に接続される記憶セルの数が増大するととも
に、ビット線の長さも長くなっているため、プリチャー
ジ回路に対する容量負荷及び抵抗負荷が増大している。
【００２４】従って、ビット線のプリチャージ動作及び
センスアンプによるビット線電位の増幅動作に要する時
間が長くなり、データ読み出し速度の高速化を図る上で
障害となるという問題点がある。
センスアンプによるビット線電位の増幅動作に要する時
間が長くなり、データ読み出し速度の高速化を図る上で
障害となるという問題点がある。
【００２５】この発明の目的は、データ読み出し速度の
高速化及び消費電力の低減を図り得る半導体記憶装置の
データ読み出し回路を提供することにある。
高速化及び消費電力の低減を図り得る半導体記憶装置の
データ読み出し回路を提供することにある。
【００２６】
【課題を解決するための手段】図１は、請求項１の原理
説明図である。すなわち、プリチャージ動作は、センス
アンプ１３に接続された一対の第一及び第二のビット線
ＢＬＳＡ，バーＢＬＳＡを、プリチャージ信号φＢＲに
基づいて同一電位とする。読み出し動作は、ワード線Ｗ
Ｌの選択に基づいて記憶セルＣから前記第一のビット線
ＢＬＳＡに読み出されたセル情報を、センスアンプ活性
化信号ＶSAH ，ＶSAL に基づいて前記センスアンプ１３
で増幅して該第一及び第二のビット線ＢＬＳＡに読み出
しデータとして出力する。前記第一のビット線は、記憶
セルＣに接続される一次側第一のビット線ＢＬと、前記
センスアンプ１３に接続される二次側第一のビット線Ｂ
ＬＳＡとが、前記センスアンプ１３の活性化から一定時
間に限り不導通となる第一のスイッチ回路１１を介して
接続される。前記第二のビット線は、センスアンプ１３
に接続される二次側第二のビット線・バーＢＬＳＡで構
成され、該二次側第二のビット線・バーＢＬＳＡが前記
プリチャージ信号φＢＲに基づいて導通する第二のスイ
ッチ回路１２を介して前記第一のビット線ＢＬＳＡに接
続される。
説明図である。すなわち、プリチャージ動作は、センス
アンプ１３に接続された一対の第一及び第二のビット線
ＢＬＳＡ，バーＢＬＳＡを、プリチャージ信号φＢＲに
基づいて同一電位とする。読み出し動作は、ワード線Ｗ
Ｌの選択に基づいて記憶セルＣから前記第一のビット線
ＢＬＳＡに読み出されたセル情報を、センスアンプ活性
化信号ＶSAH ，ＶSAL に基づいて前記センスアンプ１３
で増幅して該第一及び第二のビット線ＢＬＳＡに読み出
しデータとして出力する。前記第一のビット線は、記憶
セルＣに接続される一次側第一のビット線ＢＬと、前記
センスアンプ１３に接続される二次側第一のビット線Ｂ
ＬＳＡとが、前記センスアンプ１３の活性化から一定時
間に限り不導通となる第一のスイッチ回路１１を介して
接続される。前記第二のビット線は、センスアンプ１３
に接続される二次側第二のビット線・バーＢＬＳＡで構
成され、該二次側第二のビット線・バーＢＬＳＡが前記
プリチャージ信号φＢＲに基づいて導通する第二のスイ
ッチ回路１２を介して前記第一のビット線ＢＬＳＡに接
続される。
【００２７】請求項２では、前記第二のビット線は、前
記第二のスイッチ回路を介して前記第一のビット線の二
次側ビット線に接続される。請求項３では、前記第二の
ビット線は、前記第二のスイッチ回路を介して前記第一
のビット線の一次側ビット線に接続される。
記第二のスイッチ回路を介して前記第一のビット線の二
次側ビット線に接続される。請求項３では、前記第二の
ビット線は、前記第二のスイッチ回路を介して前記第一
のビット線の一次側ビット線に接続される。
【００２８】請求項４では、前記第一及び第二のビット
線のいずれか一方が、コラムゲートを介してデータバス
に接続される。請求項５では、前記第二のビット線の二
次側ビット線は、記憶セルが接続された一次側ビット線
に転送ゲートを介して接続され、前記転送ゲートは、前
記第一のスイッチ回路が導通する読み出しサイクルでは
不導通となる。
線のいずれか一方が、コラムゲートを介してデータバス
に接続される。請求項５では、前記第二のビット線の二
次側ビット線は、記憶セルが接続された一次側ビット線
に転送ゲートを介して接続され、前記転送ゲートは、前
記第一のスイッチ回路が導通する読み出しサイクルでは
不導通となる。
【００２９】請求項６では、前記センスアンプには、前
記プリチャージ動作時にその出力信号をハイインピーダ
ンスとする活性化電源制御回路が備えられる。請求項７
では、前記活性化電源制御回路は、前記プリチャージ動
作時に活性化電源を反転させて、前記センスアンプの出
力信号をハイインピーダンスとする。
記プリチャージ動作時にその出力信号をハイインピーダ
ンスとする活性化電源制御回路が備えられる。請求項７
では、前記活性化電源制御回路は、前記プリチャージ動
作時に活性化電源を反転させて、前記センスアンプの出
力信号をハイインピーダンスとする。
【００３０】請求項８では、前記活性化電源制御回路
は、前記プリチャージ動作時に活性化電源の供給を遮断
して、前記センスアンプの出力信号をハイインピーダン
スとする。
は、前記プリチャージ動作時に活性化電源の供給を遮断
して、前記センスアンプの出力信号をハイインピーダン
スとする。
【００３１】請求項９では、前記活性化電源制御回路
は、前記プリチャージ動作時に活性化電源の反転に先立
って、センスアンプの活性化電源入力端子を短絡する。
請求項１０では、前記第一のビット線の二次側ビット線
には、該二次側ビット線のプリチャージレベルが高電位
側電源に近いレベルであるとき、該二次側ビット線に読
み出されたセル情報に基づく電位を、前記センスアンプ
の増幅動作に先立って容量結合動作により引き上げ、該
二次側ビット線のプリチャージレベルが低電位側電源に
近いレベルであるとき、該二次側ビット線に読み出され
たセル情報に基づく電位を、前記センスアンプの増幅動
作に先立って容量結合動作により引き下げるセル情報増
強回路を備えた。
は、前記プリチャージ動作時に活性化電源の反転に先立
って、センスアンプの活性化電源入力端子を短絡する。
請求項１０では、前記第一のビット線の二次側ビット線
には、該二次側ビット線のプリチャージレベルが高電位
側電源に近いレベルであるとき、該二次側ビット線に読
み出されたセル情報に基づく電位を、前記センスアンプ
の増幅動作に先立って容量結合動作により引き上げ、該
二次側ビット線のプリチャージレベルが低電位側電源に
近いレベルであるとき、該二次側ビット線に読み出され
たセル情報に基づく電位を、前記センスアンプの増幅動
作に先立って容量結合動作により引き下げるセル情報増
強回路を備えた。
【００３２】請求項１１では、前記セル情報増強回路
は、前記第一のビット線の二次側ビット線にＰＭＯＳ容
量とＮＭＯＳ容量のゲートが接続され、前記ＮＭＯＳ容
量のドレインには前記センスアンプの増幅動作に先立っ
て立ち上がる制御信号が入力され、前記ＰＭＯＳ容量の
ソースには前記センスアンプの増幅動作に先立って立ち
下がる制御信号が入力される。
は、前記第一のビット線の二次側ビット線にＰＭＯＳ容
量とＮＭＯＳ容量のゲートが接続され、前記ＮＭＯＳ容
量のドレインには前記センスアンプの増幅動作に先立っ
て立ち上がる制御信号が入力され、前記ＰＭＯＳ容量の
ソースには前記センスアンプの増幅動作に先立って立ち
下がる制御信号が入力される。
【００３３】請求項１２では、同一の前記一次側ビット
線に接続される記憶セルにおいて、セルフリフレッシュ
動作時に連続してセルフリフレッシュ動作を行う記憶セ
ルに対し、電源の投入時に同一のセル情報を書き込む自
動書き込み回路を備えた。
線に接続される記憶セルにおいて、セルフリフレッシュ
動作時に連続してセルフリフレッシュ動作を行う記憶セ
ルに対し、電源の投入時に同一のセル情報を書き込む自
動書き込み回路を備えた。
【００３４】請求項１３では、同一の前記一次側ビット
線に接続される記憶セルにおいて、セル情報のリフレッ
シュ動作時に連続してリフレッシュ動作を行う少なくと
も２つの記憶セルに対し、電源の投入時に同一のセル情
報を書き込む自動書き込み回路を備えた。
線に接続される記憶セルにおいて、セル情報のリフレッ
シュ動作時に連続してリフレッシュ動作を行う少なくと
も２つの記憶セルに対し、電源の投入時に同一のセル情
報を書き込む自動書き込み回路を備えた。
【００３５】請求項１４では、同一の前記一次側ビット
線に接続される記憶セルにおいて、セルフリフレッシュ
動作時に連続してセルフリフレッシュ動作を行う少なく
とも２つの記憶セルに対し、外部から入力される制御信
号に基づいて同一のセル情報を書き込む自動書き込み回
路を備えた。
線に接続される記憶セルにおいて、セルフリフレッシュ
動作時に連続してセルフリフレッシュ動作を行う少なく
とも２つの記憶セルに対し、外部から入力される制御信
号に基づいて同一のセル情報を書き込む自動書き込み回
路を備えた。
【００３６】請求項１５では、セル情報の読み出し動作
時には、第一のビット線の一次側ビット線に読み出され
たセル情報がセンスアンプに接続された二次側ビット線
に伝達され、セル情報の増幅動作時には、前記一次側ビ
ット線と二次側ビット線との接続を遮断し、記憶セルに
接続されない二次側ビット線のみで構成される第二のビ
ット線と、前記第一のビット線の二次側ビット線の電位
差を該センスアンプで増幅して読み出しデータが生成さ
れ、次いで前記第一のビット線の一次側ビット線と二次
側ビット線とが接続されて、セル情報を読み出した記憶
セルに読み出しデータの再書き込みが行われ、ビット線
のプリチャージ動作時には、センスアンプの出力信号を
ハイインピーダンスとして、前記第一のビット線と第二
のビット線を短絡して、充電容量の大きい第一のビット
線と充電容量の小さい第二のビット線に蓄えられた充電
電荷を均等に再配分することによりプリチャージ動作が
行われる。
時には、第一のビット線の一次側ビット線に読み出され
たセル情報がセンスアンプに接続された二次側ビット線
に伝達され、セル情報の増幅動作時には、前記一次側ビ
ット線と二次側ビット線との接続を遮断し、記憶セルに
接続されない二次側ビット線のみで構成される第二のビ
ット線と、前記第一のビット線の二次側ビット線の電位
差を該センスアンプで増幅して読み出しデータが生成さ
れ、次いで前記第一のビット線の一次側ビット線と二次
側ビット線とが接続されて、セル情報を読み出した記憶
セルに読み出しデータの再書き込みが行われ、ビット線
のプリチャージ動作時には、センスアンプの出力信号を
ハイインピーダンスとして、前記第一のビット線と第二
のビット線を短絡して、充電容量の大きい第一のビット
線と充電容量の小さい第二のビット線に蓄えられた充電
電荷を均等に再配分することによりプリチャージ動作が
行われる。
【００３７】請求項１６では、前記プリチャージ動作
は、読み出しサイクルの開始に基づいて入力されるプリ
チャージ信号に基づいて行う。請求項１７では、前記セ
ンスアンプは、現サイクルにおけるセンスアンプの不活
性化まで前サイクルで読み出したセル情報を保持してい
るものであって、前サイクルに入力されたアドレス信号
を記憶する記憶手段と、前記記憶手段で記憶した前サイ
クルのアドレス信号と、現サイクルのアドレス信号との
一致を検出し、両アドレスが一致したとき、一致検出信
号を出力する一致検出手段とを備え、前記一致検出手段
からの一致検出信号に基づいて、現サイクルのアドレス
信号に基づくワード線の選択動作を行わず、前サイクル
で読み出したセル情報を、現サイクルにおける読み出し
データとして出力するようにした。
は、読み出しサイクルの開始に基づいて入力されるプリ
チャージ信号に基づいて行う。請求項１７では、前記セ
ンスアンプは、現サイクルにおけるセンスアンプの不活
性化まで前サイクルで読み出したセル情報を保持してい
るものであって、前サイクルに入力されたアドレス信号
を記憶する記憶手段と、前記記憶手段で記憶した前サイ
クルのアドレス信号と、現サイクルのアドレス信号との
一致を検出し、両アドレスが一致したとき、一致検出信
号を出力する一致検出手段とを備え、前記一致検出手段
からの一致検出信号に基づいて、現サイクルのアドレス
信号に基づくワード線の選択動作を行わず、前サイクル
で読み出したセル情報を、現サイクルにおける読み出し
データとして出力するようにした。
【００３８】請求項１８では、前記センスアンプには、
多数の前記第一のビット線が接続されるものであり、各
ビット線には多数のワード線にそれぞれ接続される多数
の記憶セルが接続されるものであり、各ワード線は、リ
フレッシュ動作時にリフレッシュカウンタからのアドレ
ス信号に基づいて選択されるものであって、前記リフレ
ッシュカウンタは、各ビット線を順次選択すべく各ビッ
ト線に接続された記憶セルを選択するように、その記憶
セルに接続されたワード線を選択する順序のアドレス信
号を出力するようにした。
多数の前記第一のビット線が接続されるものであり、各
ビット線には多数のワード線にそれぞれ接続される多数
の記憶セルが接続されるものであり、各ワード線は、リ
フレッシュ動作時にリフレッシュカウンタからのアドレ
ス信号に基づいて選択されるものであって、前記リフレ
ッシュカウンタは、各ビット線を順次選択すべく各ビッ
ト線に接続された記憶セルを選択するように、その記憶
セルに接続されたワード線を選択する順序のアドレス信
号を出力するようにした。
【００３９】請求項１９では、前記センスアンプには、
多数の前記第一のビット線が接続されるものであり、各
ビット線には多数のワード線にそれぞれ接続される多数
の記憶セルが接続されるものであり、各ワード線は、リ
フレッシュ動作時にリフレッシュカウンタからのアドレ
ス信号に基づいて選択されるものであって、前記リフレ
ッシュカウンタの後段にはスクランブラ回路が接続さ
れ、スクランブラ回路は、リフレッシュカウンタからの
アドレス信号を、各ビット線を順次選択すべく各ビット
線に接続された記憶セルを選択するように、その記憶セ
ルに接続されたワード線を選択する順序に変換するよう
にした。
多数の前記第一のビット線が接続されるものであり、各
ビット線には多数のワード線にそれぞれ接続される多数
の記憶セルが接続されるものであり、各ワード線は、リ
フレッシュ動作時にリフレッシュカウンタからのアドレ
ス信号に基づいて選択されるものであって、前記リフレ
ッシュカウンタの後段にはスクランブラ回路が接続さ
れ、スクランブラ回路は、リフレッシュカウンタからの
アドレス信号を、各ビット線を順次選択すべく各ビット
線に接続された記憶セルを選択するように、その記憶セ
ルに接続されたワード線を選択する順序に変換するよう
にした。
【００４０】請求項２０では、前記センスアンプには、
多数の第一のビット線が接続されるものであり、前記各
ビット線には、そのビット線の電位を前記センスアンプ
に供給される電源レベルの範囲内でクランプするクラン
プ回路を設けた。
多数の第一のビット線が接続されるものであり、前記各
ビット線には、そのビット線の電位を前記センスアンプ
に供給される電源レベルの範囲内でクランプするクラン
プ回路を設けた。
【００４１】請求項２１では、前記クランプ回路は第一
及び第二のダイオードからなり、前記第一のダイオード
のアノードを各ビット線に接続するとともに、そのカソ
ードに前記センスアンプに供給される高電位側電源より
該ダイオードのしきい値だけ低いレベルの電源を供給
し、前記第二のダイオードのカソードを各ビット線に接
続するとともに、そのアノードに前記センスアンプに供
給される低電位側電源より該ダイオードのしきい値だけ
高いレベルの電源を供給するようにした。
及び第二のダイオードからなり、前記第一のダイオード
のアノードを各ビット線に接続するとともに、そのカソ
ードに前記センスアンプに供給される高電位側電源より
該ダイオードのしきい値だけ低いレベルの電源を供給
し、前記第二のダイオードのカソードを各ビット線に接
続するとともに、そのアノードに前記センスアンプに供
給される低電位側電源より該ダイオードのしきい値だけ
高いレベルの電源を供給するようにした。
【００４２】請求項２２では、前記活性化電源制御回路
は、前記プリチャージ動作時に活性化電源を反転させる
べく、高電位側電源を供給するプルアップ側トランジス
タと、低電位側電源を供給するプルダウン側トランジス
タとを備え、前記活性化電源を高電位側電源レベルから
低電位側電源レベルに切り替えるときには、先にプルア
ップ側トランジスタをオフさせ、そのトランジスタがオ
フした後に、プルダウン側トランジスタをオンさせ、前
記活性化電源を低電位側電源レベルから高電位側電源レ
ベルに切り替えるときには、先にプルダウン側トランジ
スタをオフさせ、そのトランジスタがオフした後に、プ
ルアップ側トランジスタをオンさせるように制御する。
は、前記プリチャージ動作時に活性化電源を反転させる
べく、高電位側電源を供給するプルアップ側トランジス
タと、低電位側電源を供給するプルダウン側トランジス
タとを備え、前記活性化電源を高電位側電源レベルから
低電位側電源レベルに切り替えるときには、先にプルア
ップ側トランジスタをオフさせ、そのトランジスタがオ
フした後に、プルダウン側トランジスタをオンさせ、前
記活性化電源を低電位側電源レベルから高電位側電源レ
ベルに切り替えるときには、先にプルダウン側トランジ
スタをオフさせ、そのトランジスタがオフした後に、プ
ルアップ側トランジスタをオンさせるように制御する。
【００４３】請求項２３では、前記プリチャージ動作
は、現サイクルの読み出し命令で開始される。請求項２
４では、請求項１乃至１１のいずれかに記載の半導体記
憶装置と、前記記憶装置を使用していたプログラムが終
了した時に、そのプログラムが使用していた領域の少な
くとも２つの記憶セルに同一データを自動的に書き込ん
でセルアレイ内のデータをリセットするセルデータリセ
ット回路とを備えた。
は、現サイクルの読み出し命令で開始される。請求項２
４では、請求項１乃至１１のいずれかに記載の半導体記
憶装置と、前記記憶装置を使用していたプログラムが終
了した時に、そのプログラムが使用していた領域の少な
くとも２つの記憶セルに同一データを自動的に書き込ん
でセルアレイ内のデータをリセットするセルデータリセ
ット回路とを備えた。
【００４４】請求項２５では、請求項１乃至１１のいず
れかに記載の半導体記憶装置と、電源投入時に前記記憶
装置のセルアレイ内の少なくとも２つの記憶セルに同一
データを自動的に書き込んでセルアレイ内のデータをリ
セットするセルデータリセット回路とを備えた。
れかに記載の半導体記憶装置と、電源投入時に前記記憶
装置のセルアレイ内の少なくとも２つの記憶セルに同一
データを自動的に書き込んでセルアレイ内のデータをリ
セットするセルデータリセット回路とを備えた。
【００４５】（作用）請求項１，１５では、センスアン
プ１３によるセル情報の増幅動作時には、第一のビット
線の一次側ビット線ＢＬと二次側ビット線ＢＬＳＡとが
切り離され、プリチャージ動作時には、第一のビット線
ＢＬ，ＢＬＳＡと第二のビット線・バーＢＬＳＡとに蓄
えられた充電電荷の再配分が行われる。
プ１３によるセル情報の増幅動作時には、第一のビット
線の一次側ビット線ＢＬと二次側ビット線ＢＬＳＡとが
切り離され、プリチャージ動作時には、第一のビット線
ＢＬ，ＢＬＳＡと第二のビット線・バーＢＬＳＡとに蓄
えられた充電電荷の再配分が行われる。
【００４６】請求項２では、プリチャージ動作時には、
第二のビット線は前記第二のスイッチ回路を介して前記
第一のビット線の二次側ビット線に接続されて、第一の
ビット線と第二のビット線とに蓄えられた充電電荷の再
配分が行われる。
第二のビット線は前記第二のスイッチ回路を介して前記
第一のビット線の二次側ビット線に接続されて、第一の
ビット線と第二のビット線とに蓄えられた充電電荷の再
配分が行われる。
【００４７】請求項３では、プリチャージ動作時には、
第二のビット線は前記第二のスイッチ回路を介して前記
第一のビット線の一次側ビット線に接続されて、第一の
ビット線と第二のビット線とに蓄えられた充電電荷の再
配分が行われる。
第二のビット線は前記第二のスイッチ回路を介して前記
第一のビット線の一次側ビット線に接続されて、第一の
ビット線と第二のビット線とに蓄えられた充電電荷の再
配分が行われる。
【００４８】請求項４では、前記第一及び第二のビット
線のいずれか一方が、コラムゲートを介してデータバス
に接続される。請求項５では、第一のビット線からセル
情報が読み出されたときは、第一のビット線と第二のビ
ット線の二次側ビット線とに基づいてプリチャージ動作
が行われ、第二のビット線からセル情報が読み出された
ときは、第二のビット線と第一のビット線の二次側ビッ
ト線とに基づいてプリチャージ動作が行われる。
線のいずれか一方が、コラムゲートを介してデータバス
に接続される。請求項５では、第一のビット線からセル
情報が読み出されたときは、第一のビット線と第二のビ
ット線の二次側ビット線とに基づいてプリチャージ動作
が行われ、第二のビット線からセル情報が読み出された
ときは、第二のビット線と第一のビット線の二次側ビッ
ト線とに基づいてプリチャージ動作が行われる。
【００４９】請求項６では、プリチャージ動作時には、
活性化電源制御回路によりセンスアンプの出力信号がハ
イインピーダンスとなる。請求項７では、活性化電源制
御回路により、プリチャージ動作時に活性化電源が反転
されて、前記センスアンプの出力信号がハイインピーダ
ンスとなる。
活性化電源制御回路によりセンスアンプの出力信号がハ
イインピーダンスとなる。請求項７では、活性化電源制
御回路により、プリチャージ動作時に活性化電源が反転
されて、前記センスアンプの出力信号がハイインピーダ
ンスとなる。
【００５０】請求項８では、活性化電源制御回路によ
り、プリチャージ動作時に活性化電源の供給が遮断され
て、センスアンプの出力信号がハイインピーダンスとな
る。請求項９では、活性化電源制御回路により、プリチ
ャージ動作時に活性化電源の反転に先立って、センスア
ンプの活性化電源入力端子の電位が均等化され、その後
に活性化電源が反転されて、前記センスアンプの出力信
号がハイインピーダンスとなる。
り、プリチャージ動作時に活性化電源の供給が遮断され
て、センスアンプの出力信号がハイインピーダンスとな
る。請求項９では、活性化電源制御回路により、プリチ
ャージ動作時に活性化電源の反転に先立って、センスア
ンプの活性化電源入力端子の電位が均等化され、その後
に活性化電源が反転されて、前記センスアンプの出力信
号がハイインピーダンスとなる。
【００５１】請求項１０では、二次側ビット線のプリチ
ャージレベルが高電位側電源に近いレベルであるとき、
二次側ビット線に読み出されたセル情報に基づく電位
が、前記センスアンプの増幅動作に先立って容量結合動
作により引き上げられ、二次側ビット線のプリチャージ
レベルが低電位側電源に近いレベルであるとき、該二次
側ビット線に読み出されたセル情報に基づく電位が、前
記センスアンプの増幅動作に先立って容量結合動作によ
り引き下げられる。
ャージレベルが高電位側電源に近いレベルであるとき、
二次側ビット線に読み出されたセル情報に基づく電位
が、前記センスアンプの増幅動作に先立って容量結合動
作により引き上げられ、二次側ビット線のプリチャージ
レベルが低電位側電源に近いレベルであるとき、該二次
側ビット線に読み出されたセル情報に基づく電位が、前
記センスアンプの増幅動作に先立って容量結合動作によ
り引き下げられる。
【００５２】請求項１１では、二次側ビット線のプリチ
ャージレベルが高電位側電源に近いレベルであるとき、
ＮＭＯＳ容量が動作して、二次側ビット線に読み出され
たセル情報に基づく電位が、前記センスアンプの増幅動
作に先立って容量結合動作により引き上げられ、二次側
ビット線のプリチャージレベルが低電位側電源に近いレ
ベルであるとき、ＰＭＯＳ容量が動作して、二次側ビッ
ト線に読み出されたセル情報に基づく電位が、前記セン
スアンプの増幅動作に先立って容量結合動作により引き
下げられる。
ャージレベルが高電位側電源に近いレベルであるとき、
ＮＭＯＳ容量が動作して、二次側ビット線に読み出され
たセル情報に基づく電位が、前記センスアンプの増幅動
作に先立って容量結合動作により引き上げられ、二次側
ビット線のプリチャージレベルが低電位側電源に近いレ
ベルであるとき、ＰＭＯＳ容量が動作して、二次側ビッ
ト線に読み出されたセル情報に基づく電位が、前記セン
スアンプの増幅動作に先立って容量結合動作により引き
下げられる。
【００５３】請求項１２では、自動書き込み回路によ
り、電源投入時に連続してセルフリフレッシュ動作を行
う記憶セルの読み出しデータとプリチャージレベルとの
電位差が小さくなる。
り、電源投入時に連続してセルフリフレッシュ動作を行
う記憶セルの読み出しデータとプリチャージレベルとの
電位差が小さくなる。
【００５４】請求項１３では、自動書き込み回路によ
り、電源投入時に連続してリフレッシュ動作を行う記憶
セルの読み出しデータとプリチャージレベルとの電位差
が小さくなる。
り、電源投入時に連続してリフレッシュ動作を行う記憶
セルの読み出しデータとプリチャージレベルとの電位差
が小さくなる。
【００５５】請求項１４では、自動書き込み回路によ
り、外部から入力される制御信号に基づいて連続してセ
ルフリフレッシュ動作を行う記憶セルの読み出しデータ
とプリチャージレベルとの電位差が小さくなる。
り、外部から入力される制御信号に基づいて連続してセ
ルフリフレッシュ動作を行う記憶セルの読み出しデータ
とプリチャージレベルとの電位差が小さくなる。
【００５６】請求項１６では、前記プリチャージ動作
は、読み出しサイクルの開始時に基づいて行われる。請
求項１７では、前アドレスと現アドレスが一致した場
合、現サイクルのアドレス信号に基づくワード線の選択
動作が行われず、前サイクルで読み出したセル情報が、
現サイクルにおける読み出しデータとして出力される。
は、読み出しサイクルの開始時に基づいて行われる。請
求項１７では、前アドレスと現アドレスが一致した場
合、現サイクルのアドレス信号に基づくワード線の選択
動作が行われず、前サイクルで読み出したセル情報が、
現サイクルにおける読み出しデータとして出力される。
【００５７】請求項１８では、リフレッシュ動作時に、
リフレッシュカウンタは、各第一のビット線を順次選択
すべく各ビット線に接続された記憶セルを選択するよう
に、その記憶セルに接続されたワード線を選択する順序
のアドレス信号を出力するので、各ビット線のフローテ
ィング時間が短くなる。
リフレッシュカウンタは、各第一のビット線を順次選択
すべく各ビット線に接続された記憶セルを選択するよう
に、その記憶セルに接続されたワード線を選択する順序
のアドレス信号を出力するので、各ビット線のフローテ
ィング時間が短くなる。
【００５８】請求項１９では、スクランブラ回路は、リ
フレッシュカウンタからのアドレス信号を、各第一のビ
ット線を順次選択すべく各ビット線に接続された記憶セ
ルを選択するように、その記憶セルに接続されたワード
線を選択する順序に変換するので、各ビット線のフロー
ティング時間が短くなる。
フレッシュカウンタからのアドレス信号を、各第一のビ
ット線を順次選択すべく各ビット線に接続された記憶セ
ルを選択するように、その記憶セルに接続されたワード
線を選択する順序に変換するので、各ビット線のフロー
ティング時間が短くなる。
【００５９】請求項２０，２１では、クランプ回路によ
り、センスアンプに接続される多数の第一のビット線が
該アンプに供給される電源レベルの範囲内でクランプさ
れる。
り、センスアンプに接続される多数の第一のビット線が
該アンプに供給される電源レベルの範囲内でクランプさ
れる。
【００６０】請求項２２では、活性化電源を高電位側電
源レベルから低電位側電源レベルに切り替えるときに
は、先にプルアップ側トランジスタがオフされ、そのト
ランジスタがオフした後に、プルダウン側トランジスタ
がオンされる。また、活性化電源を低電位側電源レベル
から高電位側電源レベルに切り替えるときには、先にプ
ルダウン側トランジスタがオフされ、そのトランジスタ
がオフした後に、プルアップ側トランジスタがオンされ
る。そのため、両トランジスタを流れる貫通電流が防止
される。
源レベルから低電位側電源レベルに切り替えるときに
は、先にプルアップ側トランジスタがオフされ、そのト
ランジスタがオフした後に、プルダウン側トランジスタ
がオンされる。また、活性化電源を低電位側電源レベル
から高電位側電源レベルに切り替えるときには、先にプ
ルダウン側トランジスタがオフされ、そのトランジスタ
がオフした後に、プルアップ側トランジスタがオンされ
る。そのため、両トランジスタを流れる貫通電流が防止
される。
【００６１】請求項２３では、センスアンプによるセル
情報の増幅動作時には、第一のビット線の一次側ビット
線と二次側ビット線とが切り離され、プリチャージ動作
時には、第一のビット線と第二のビット線とに蓄えられ
た充電電荷の再配分が行われる。このようなプリチャー
ジ動作は、現サイクルの読み出し命令に基づいて開始さ
れる。
情報の増幅動作時には、第一のビット線の一次側ビット
線と二次側ビット線とが切り離され、プリチャージ動作
時には、第一のビット線と第二のビット線とに蓄えられ
た充電電荷の再配分が行われる。このようなプリチャー
ジ動作は、現サイクルの読み出し命令に基づいて開始さ
れる。
【００６２】請求項２４では、セルデータリセット回路
により、半導体記憶装置を使用していたプログラムの終
了後において、連続してリフレッシュ動作を行う記憶セ
ルの読み出しデータとプリチャージレベルとの電位差が
小さくなる。
により、半導体記憶装置を使用していたプログラムの終
了後において、連続してリフレッシュ動作を行う記憶セ
ルの読み出しデータとプリチャージレベルとの電位差が
小さくなる。
【００６３】請求項２５では、セルデータリセット回路
により、電源投入後において、連続してリフレッシュ動
作を行う半導体記憶装置の記憶セルの読み出しデータと
プリチャージレベルとの電位差が小さくなる。
により、電源投入後において、連続してリフレッシュ動
作を行う半導体記憶装置の記憶セルの読み出しデータと
プリチャージレベルとの電位差が小さくなる。
【００６４】
【発明の実施の形態】（第一の実施の形態）図２は、こ
の発明を具体化した第一の実施の形態を示す。セルアレ
イを構成する多数本のビット線ＢＬにはそれぞれ多数の
記憶セルＣが接続される。前記ビット線ＢＬはＮチャネ
ルＭＯＳトランジスタで構成される転送ゲート１１を介
してセンスアンプ部のビット線ＢＬＳＡに接続される。
の発明を具体化した第一の実施の形態を示す。セルアレ
イを構成する多数本のビット線ＢＬにはそれぞれ多数の
記憶セルＣが接続される。前記ビット線ＢＬはＮチャネ
ルＭＯＳトランジスタで構成される転送ゲート１１を介
してセンスアンプ部のビット線ＢＬＳＡに接続される。
【００６５】前記転送ゲート１１にはビット線選択信号
φＢＴが入力され、そのビット線選択信号φＢＴがＨレ
ベルとなると、転送ゲート１１が導通する。前記ビット
線ＢＬＳＡは、ＮチャネルＭＯＳトランジスタで構成さ
れる短絡用トランジスタ１２を介してビット線・バーＢ
ＬＳＡに接続される。前記短絡用トランジスタ１２のゲ
ートには、プリチャージ信号φＢＲが入力される。従っ
て、プリチャージ信号φＢＲがＨレベルとなると、短絡
用トランジスタ１２が導通してビット線ＢＬＳＡ，バー
ＢＬＳＡが短絡状態となり、プリチャージ信号φＢＲが
Ｌレベルとなると、短絡用トランジスタ１２が不導通と
なる。
φＢＴが入力され、そのビット線選択信号φＢＴがＨレ
ベルとなると、転送ゲート１１が導通する。前記ビット
線ＢＬＳＡは、ＮチャネルＭＯＳトランジスタで構成さ
れる短絡用トランジスタ１２を介してビット線・バーＢ
ＬＳＡに接続される。前記短絡用トランジスタ１２のゲ
ートには、プリチャージ信号φＢＲが入力される。従っ
て、プリチャージ信号φＢＲがＨレベルとなると、短絡
用トランジスタ１２が導通してビット線ＢＬＳＡ，バー
ＢＬＳＡが短絡状態となり、プリチャージ信号φＢＲが
Ｌレベルとなると、短絡用トランジスタ１２が不導通と
なる。
【００６６】前記ビット線ＢＬＳＡ，バーＢＬＳＡ間に
は、センスアンプ１３が接続される。このセンスアンプ
１３はＰチャネルＭＯＳトランジスタＴr11 ，Ｔr13 及
びＮチャネルＭＯＳトランジスタＴr12 ，Ｔr14 から前
記従来例のセンスアンプと同様に構成される。
は、センスアンプ１３が接続される。このセンスアンプ
１３はＰチャネルＭＯＳトランジスタＴr11 ，Ｔr13 及
びＮチャネルＭＯＳトランジスタＴr12 ，Ｔr14 から前
記従来例のセンスアンプと同様に構成される。
【００６７】前記センスアンプ１３に供給される活性化
電源ＶSAH ，ＶSAL は、電源制御回路１４から供給され
る。前記電源制御回路１４は、インバータ回路１５ａ，
１５ｂで構成され、インバータ回路１５ａにセンスアン
プ活性化信号φＳＡが入力される。
電源ＶSAH ，ＶSAL は、電源制御回路１４から供給され
る。前記電源制御回路１４は、インバータ回路１５ａ，
１５ｂで構成され、インバータ回路１５ａにセンスアン
プ活性化信号φＳＡが入力される。
【００６８】前記インバータ回路１５ａの出力信号は、
活性化電源ＶSAL として出力されるとともに、インバー
タ回路１５ｂに入力される。インバータ回路１５ｂの出
力信号は活性化電源ＶSAH として出力される。前記イン
バータ回路１５ａ，１５ｂには、電源Ｖcc及び電源Ｖss
が供給される。
活性化電源ＶSAL として出力されるとともに、インバー
タ回路１５ｂに入力される。インバータ回路１５ｂの出
力信号は活性化電源ＶSAH として出力される。前記イン
バータ回路１５ａ，１５ｂには、電源Ｖcc及び電源Ｖss
が供給される。
【００６９】従って、電源制御回路１４はセンスアンプ
活性化信号φＳＡがＨレベルとなると、センスアンプ１
３に活性化電源ＶSAH として電源Ｖccを供給するととも
に、活性化電源ＶSAL として電源Ｖssを供給する。ま
た、電源制御回路１４はセンスアンプ活性化信号φＳＡ
がＬレベルとなると、センスアンプ１３に活性化電源Ｖ
SAH として電源Ｖssを供給するとともに、活性化電源Ｖ
SAL として電源Ｖccを供給する。
活性化信号φＳＡがＨレベルとなると、センスアンプ１
３に活性化電源ＶSAH として電源Ｖccを供給するととも
に、活性化電源ＶSAL として電源Ｖssを供給する。ま
た、電源制御回路１４はセンスアンプ活性化信号φＳＡ
がＬレベルとなると、センスアンプ１３に活性化電源Ｖ
SAH として電源Ｖssを供給するとともに、活性化電源Ｖ
SAL として電源Ｖccを供給する。
【００７０】前記ビット線ＢＬＳＡ，バーＢＬＳＡは、
それぞれＮチャネルＭＯＳトランジスタで構成される転
送ゲート１６を介してデータバスＤＢ，バーＤＢに接続
される。前記転送ゲート１６にはコラム選択信号ＹSEL
が入力され、コラムアドレス信号に基づいてそのコラム
選択信号ＹSEL がＨレベルとなると、転送ゲート１６が
導通する。前記ビット線選択信号φＢＴ、プリチャージ
信号φＢＲ及びセンスアンプ活性化信号φＳＡは、外部
からこのＤＲＡＭに供給される制御信号に基づいて、こ
のＤＲＡＭに搭載される内部信号生成回路により生成さ
れる。
それぞれＮチャネルＭＯＳトランジスタで構成される転
送ゲート１６を介してデータバスＤＢ，バーＤＢに接続
される。前記転送ゲート１６にはコラム選択信号ＹSEL
が入力され、コラムアドレス信号に基づいてそのコラム
選択信号ＹSEL がＨレベルとなると、転送ゲート１６が
導通する。前記ビット線選択信号φＢＴ、プリチャージ
信号φＢＲ及びセンスアンプ活性化信号φＳＡは、外部
からこのＤＲＡＭに供給される制御信号に基づいて、こ
のＤＲＡＭに搭載される内部信号生成回路により生成さ
れる。
【００７１】次に、上記のようなデータ読み出し回路の
動作を図３〜図６に従って説明する。図３に示すよう
に、前サイクルでワード線ＷＬ１が選択されて、センス
アンプ１３の動作によりビット線ＢＬＳＡ，バーＢＬＳ
Ａに読み出しデータが出力されている状態から、その読
み出しサイクルが終了すると、ワード線ＷＬ１がＬレベ
ルに立ち下がる。そして、現サイクルの読み出し命令に
応じて、センスアンプ活性化信号φＳＡがＬレベルとな
って、センスアンプ１３の活性化電源ＶSAH が電源Ｖss
レベルとなるとともに、活性化電源ＶSAL が電源Ｖccレ
ベルとなり、センスアンプ１３が不活性化される。
動作を図３〜図６に従って説明する。図３に示すよう
に、前サイクルでワード線ＷＬ１が選択されて、センス
アンプ１３の動作によりビット線ＢＬＳＡ，バーＢＬＳ
Ａに読み出しデータが出力されている状態から、その読
み出しサイクルが終了すると、ワード線ＷＬ１がＬレベ
ルに立ち下がる。そして、現サイクルの読み出し命令に
応じて、センスアンプ活性化信号φＳＡがＬレベルとな
って、センスアンプ１３の活性化電源ＶSAH が電源Ｖss
レベルとなるとともに、活性化電源ＶSAL が電源Ｖccレ
ベルとなり、センスアンプ１３が不活性化される。
【００７２】次いで、プリチャージ信号φＢＲがＨレベ
ルに立ち上がって、短絡用トランジスタ１２が導通する
と、ビット線ＢＬＳＡ，バーＢＬＳＡが短絡され、ビッ
ト線ＢＬ，ＢＬＳＡとビット線・バーＢＬＳＡの電位が
均等化されることにより、プリチャージ動作が行われ
る。このようなプリチャージ動作では、ビット線ＢＬ，
ＢＬＳＡ，バーＢＬＳＡの全容量が従来のビット線に比
して約半分となるため、その動作が高速に行われる。
ルに立ち上がって、短絡用トランジスタ１２が導通する
と、ビット線ＢＬＳＡ，バーＢＬＳＡが短絡され、ビッ
ト線ＢＬ，ＢＬＳＡとビット線・バーＢＬＳＡの電位が
均等化されることにより、プリチャージ動作が行われ
る。このようなプリチャージ動作では、ビット線ＢＬ，
ＢＬＳＡ，バーＢＬＳＡの全容量が従来のビット線に比
して約半分となるため、その動作が高速に行われる。
【００７３】このとき、前サイクルにおいてビット線Ｂ
ＬＳＡに読み出されたデータがＨレベルで、ビット線・
バーＢＬＳＡに読み出されたデータがＬレベルであれ
ば、ビット線ＢＬ，ＢＬＳＡの容量は、ビット線・バー
ＢＬＳＡの容量に比して大きいため、ビット線ＢＬ，Ｂ
ＬＳＡ，バーＢＬＳＡの電位は、読み出しデータのＨレ
ベル、すなわち電源Ｖccレベルから僅かに低下したレベ
ルで均等化される。
ＬＳＡに読み出されたデータがＨレベルで、ビット線・
バーＢＬＳＡに読み出されたデータがＬレベルであれ
ば、ビット線ＢＬ，ＢＬＳＡの容量は、ビット線・バー
ＢＬＳＡの容量に比して大きいため、ビット線ＢＬ，Ｂ
ＬＳＡ，バーＢＬＳＡの電位は、読み出しデータのＨレ
ベル、すなわち電源Ｖccレベルから僅かに低下したレベ
ルで均等化される。
【００７４】次いで、プリチャージ信号φＢＲがＬレベ
ルに立ち下がってプリチャージ動作が終了した後、現サ
イクルの読み出し動作が開始されて、例えばワード線Ｗ
Ｌ２が選択されてＨレベルに立ち上がる。
ルに立ち下がってプリチャージ動作が終了した後、現サ
イクルの読み出し動作が開始されて、例えばワード線Ｗ
Ｌ２が選択されてＨレベルに立ち上がる。
【００７５】すると、ワード線ＷＬ２で選択された記憶
セルＣからビット線ＢＬを介してビット線ＢＬＳＡにセ
ル情報が読み出され、図３に示すように、ビット線ＢＬ
ＳＡにＨレベルのセル情報が読み出されると、ビット線
ＢＬＳＡの電位が僅かに上昇して、ビット線・バーＢＬ
ＳＡとの間に電位差βが発生する。
セルＣからビット線ＢＬを介してビット線ＢＬＳＡにセ
ル情報が読み出され、図３に示すように、ビット線ＢＬ
ＳＡにＨレベルのセル情報が読み出されると、ビット線
ＢＬＳＡの電位が僅かに上昇して、ビット線・バーＢＬ
ＳＡとの間に電位差βが発生する。
【００７６】次いで、ビット線選択信号φＢＴがＬレベ
ルに立ち下がって転送ゲート１１が不導通となり、セン
スアンプ活性化信号φＳＡがＨレベルとなって、活性化
電源ＶSAH が電源Ｖccレベルとなるとともに、活性化電
源ＶSAL が電源Ｖssレベルとなる。
ルに立ち下がって転送ゲート１１が不導通となり、セン
スアンプ活性化信号φＳＡがＨレベルとなって、活性化
電源ＶSAH が電源Ｖccレベルとなるとともに、活性化電
源ＶSAL が電源Ｖssレベルとなる。
【００７７】すると、センスアンプ１３が活性化されて
ビット線ＢＬＳＡ，バーＢＬＳＡの電位差が増幅され、
ビット線ＢＬＳＡは電源Ｖccレベル、ビット線・バーＢ
ＬＳＡは電源Ｖssレベルとなる。
ビット線ＢＬＳＡ，バーＢＬＳＡの電位差が増幅され、
ビット線ＢＬＳＡは電源Ｖccレベル、ビット線・バーＢ
ＬＳＡは電源Ｖssレベルとなる。
【００７８】このとき、センスアンプ１３ではトランジ
スタＴr12 ，Ｔr14 のゲート・ソース間電圧及びドレイ
ン・ソース間電圧が、電源Ｖcc，Ｖss間電圧に近い値と
なるため、トランジスタＴr12 ，Ｔr14 の電流駆動能力
が十分に発揮される。そして、ビット線ＢＬＳＡ，バー
ＢＬＳＡの電位差βに基づいて、トランジスタＴr14の
ドレイン電流がトランジスタＴr12 のドレイン電流より
大きくなり、その電流差に基づいてビット線ＢＬＳＡ，
バーＢＬＳＡの電位差が拡大され、その電位差の拡大に
基づいてトランジスタＴr11 のドレイン電流がトランジ
スタＴr13 のドレイン電流より大きくなり、ビット線Ｂ
ＬＳＡは電源Ｖccレベル、ビット線・バーＢＬＳＡは電
源Ｖssレベルに収束する。
スタＴr12 ，Ｔr14 のゲート・ソース間電圧及びドレイ
ン・ソース間電圧が、電源Ｖcc，Ｖss間電圧に近い値と
なるため、トランジスタＴr12 ，Ｔr14 の電流駆動能力
が十分に発揮される。そして、ビット線ＢＬＳＡ，バー
ＢＬＳＡの電位差βに基づいて、トランジスタＴr14の
ドレイン電流がトランジスタＴr12 のドレイン電流より
大きくなり、その電流差に基づいてビット線ＢＬＳＡ，
バーＢＬＳＡの電位差が拡大され、その電位差の拡大に
基づいてトランジスタＴr11 のドレイン電流がトランジ
スタＴr13 のドレイン電流より大きくなり、ビット線Ｂ
ＬＳＡは電源Ｖccレベル、ビット線・バーＢＬＳＡは電
源Ｖssレベルに収束する。
【００７９】次いで、ビット線選択信号φＢＴがＨレベ
ルに立ち上がって、転送ゲート１１が導通し、ビット線
ＢＬＳＡに出力された読み出しデータが、ビット線ＢＬ
を介して、選択されている記憶セルＣに再書き込みされ
る。
ルに立ち上がって、転送ゲート１１が導通し、ビット線
ＢＬＳＡに出力された読み出しデータが、ビット線ＢＬ
を介して、選択されている記憶セルＣに再書き込みされ
る。
【００８０】そして、コラム選択信号ＹSEL がＨレベル
となり、ビット線ＢＬＳＡ，バーＢＬＳＡに出力された
読み出しデータがデータバスＤＢ，バーＤＢに出力され
て、この読み出しサイクルが終了する。
となり、ビット線ＢＬＳＡ，バーＢＬＳＡに出力された
読み出しデータがデータバスＤＢ，バーＤＢに出力され
て、この読み出しサイクルが終了する。
【００８１】図４は、前サイクルでＨレベルの読み出し
データがビット線ＢＬＳＡに出力され、現サイクルでＬ
レベルのセル情報がビット線ＢＬＳＡに読み出された場
合を示す。
データがビット線ＢＬＳＡに出力され、現サイクルでＬ
レベルのセル情報がビット線ＢＬＳＡに読み出された場
合を示す。
【００８２】この場合は、図３に示す場合と同様に、プ
リチャージ信号φＢＲの立ち上がりに基づいて、ビット
線ＢＬ，ＢＬＳＡ，バーＢＬＳＡは電源Ｖccレベルより
僅かに低いレベルにプリチャージされる。
リチャージ信号φＢＲの立ち上がりに基づいて、ビット
線ＢＬ，ＢＬＳＡ，バーＢＬＳＡは電源Ｖccレベルより
僅かに低いレベルにプリチャージされる。
【００８３】プリチャージ動作の終了後、現サイクルで
ワード線ＷＬ２が選択されて、ビット線ＢＬ，ＢＬＳＡ
にＬレベルのセル情報が読み出されると、ビット線ＢＬ
ＳＡの電位はプリチャージレベルより低下して、ビット
線・バーＢＬＳＡとの間に僅かな電位差γが生じる。
ワード線ＷＬ２が選択されて、ビット線ＢＬ，ＢＬＳＡ
にＬレベルのセル情報が読み出されると、ビット線ＢＬ
ＳＡの電位はプリチャージレベルより低下して、ビット
線・バーＢＬＳＡとの間に僅かな電位差γが生じる。
【００８４】次いで、ビット線選択信号φＢＴがＬレベ
ルとなった後、センスアンプ１３が活性化されると、ビ
ット線ＢＬＳＡ，バーＢＬＳＡの電位差が増幅され、ビ
ット線ＢＬＳＡは電源Ｖssレベル、ビット線・バーＢＬ
ＳＡは電源Ｖccレベルとなる。
ルとなった後、センスアンプ１３が活性化されると、ビ
ット線ＢＬＳＡ，バーＢＬＳＡの電位差が増幅され、ビ
ット線ＢＬＳＡは電源Ｖssレベル、ビット線・バーＢＬ
ＳＡは電源Ｖccレベルとなる。
【００８５】このとき、センスアンプ１３ではトランジ
スタＴr12 ，Ｔr14 のゲート・ソース間電圧及びドレイ
ン・ソース間電圧が、電源Ｖcc，Ｖss間電圧に近い値と
なるため、トランジスタＴr12 ，Ｔr14 の電流駆動能力
が十分に発揮される。そして、ビット線ＢＬＳＡ，バー
ＢＬＳＡの電位差γに基づいて、トランジスタＴr12の
ドレイン電流がトランジスタＴr14 のドレイン電流より
大きくなり、その電流差に基づいてビット線ＢＬＳＡ，
バーＢＬＳＡの電位差が拡大され、その電位差の拡大に
基づいてトランジスタＴr13 のドレイン電流がトランジ
スタＴr11 のドレイン電流より大きくなり、ビット線Ｂ
ＬＳＡは電源Ｖssレベル、ビット線・バーＢＬＳＡは電
源Ｖccレベルに収束する。
スタＴr12 ，Ｔr14 のゲート・ソース間電圧及びドレイ
ン・ソース間電圧が、電源Ｖcc，Ｖss間電圧に近い値と
なるため、トランジスタＴr12 ，Ｔr14 の電流駆動能力
が十分に発揮される。そして、ビット線ＢＬＳＡ，バー
ＢＬＳＡの電位差γに基づいて、トランジスタＴr12の
ドレイン電流がトランジスタＴr14 のドレイン電流より
大きくなり、その電流差に基づいてビット線ＢＬＳＡ，
バーＢＬＳＡの電位差が拡大され、その電位差の拡大に
基づいてトランジスタＴr13 のドレイン電流がトランジ
スタＴr11 のドレイン電流より大きくなり、ビット線Ｂ
ＬＳＡは電源Ｖssレベル、ビット線・バーＢＬＳＡは電
源Ｖccレベルに収束する。
【００８６】次いで、ビット線選択信号φＢＴがＨレベ
ルに立ち上がって、転送ゲート１１が導通し、ビット線
ＢＬＳＡに出力された読み出しデータが、ビット線ＢＬ
を介して、選択されている記憶セルＣに再書き込みされ
る。
ルに立ち上がって、転送ゲート１１が導通し、ビット線
ＢＬＳＡに出力された読み出しデータが、ビット線ＢＬ
を介して、選択されている記憶セルＣに再書き込みされ
る。
【００８７】そして、コラム選択信号ＹSEL がＨレベル
となり、ビット線ＢＬＳＡ，バーＢＬＳＡに出力された
読み出しデータがデータバスＤＢ，バーＤＢに出力され
て、この読み出しサイクルが終了する。
となり、ビット線ＢＬＳＡ，バーＢＬＳＡに出力された
読み出しデータがデータバスＤＢ，バーＤＢに出力され
て、この読み出しサイクルが終了する。
【００８８】図５は、前サイクルでＬレベルの読み出し
データがビット線ＢＬＳＡに出力され、現サイクルでＨ
レベルのセル情報がビット線ＢＬＳＡに読み出された場
合を示す。
データがビット線ＢＬＳＡに出力され、現サイクルでＨ
レベルのセル情報がビット線ＢＬＳＡに読み出された場
合を示す。
【００８９】ビット線ＢＬ，ＢＬＳＡの容量は、ビット
線・バーＢＬＳＡの容量に比して大きいことから、プリ
チャージ信号φＢＲの立ち上がりに基づいて、ビット線
ＢＬ，ＢＬＳＡ，バーＢＬＳＡの電位は、読み出しデー
タのＬレベル、すなわち電源Ｖssレベルから僅かに上昇
したレベルで同一レベルとなる。
線・バーＢＬＳＡの容量に比して大きいことから、プリ
チャージ信号φＢＲの立ち上がりに基づいて、ビット線
ＢＬ，ＢＬＳＡ，バーＢＬＳＡの電位は、読み出しデー
タのＬレベル、すなわち電源Ｖssレベルから僅かに上昇
したレベルで同一レベルとなる。
【００９０】プリチャージ動作の終了後、現サイクルで
ワード線ＷＬ２が選択されて、ビット線ＢＬ，ＢＬＳＡ
にＨレベルのセル情報が読み出されると、ビット線ＢＬ
ＳＡの電位はプリチャージレベルより上昇して、ビット
線・バーＢＬＳＡとの間に僅かな電位差γが生じる。
ワード線ＷＬ２が選択されて、ビット線ＢＬ，ＢＬＳＡ
にＨレベルのセル情報が読み出されると、ビット線ＢＬ
ＳＡの電位はプリチャージレベルより上昇して、ビット
線・バーＢＬＳＡとの間に僅かな電位差γが生じる。
【００９１】次いで、ビット線選択信号φＢＴがＬレベ
ルとなった後、センスアンプ１３が活性化されると、ビ
ット線ＢＬＳＡ，バーＢＬＳＡの電位差が増幅され、ビ
ット線ＢＬＳＡは電源Ｖccレベル、ビット線・バーＢＬ
ＳＡは電源Ｖssレベルとなる。
ルとなった後、センスアンプ１３が活性化されると、ビ
ット線ＢＬＳＡ，バーＢＬＳＡの電位差が増幅され、ビ
ット線ＢＬＳＡは電源Ｖccレベル、ビット線・バーＢＬ
ＳＡは電源Ｖssレベルとなる。
【００９２】このとき、センスアンプ１３ではトランジ
スタＴr11 ，Ｔr13 のゲート・ソース間電圧及びドレイ
ン・ソース間電圧が、電源Ｖcc，Ｖss間電圧に近い値と
なるため、トランジスタＴr11 ，Ｔr13 の電流駆動能力
が十分に発揮される。そして、ビット線ＢＬＳＡ，バー
ＢＬＳＡの電位差γに基づいて、トランジスタＴr11の
ドレイン電流がトランジスタＴr13 のドレイン電流より
大きくなり、その電流差に基づいてビット線ＢＬＳＡ，
バーＢＬＳＡの電位差が拡大され、その電位差の拡大に
基づいてトランジスタＴr14 のドレイン電流がトランジ
スタＴr12 のドレイン電流より大きくなり、ビット線Ｂ
ＬＳＡは電源Ｖccレベル、ビット線・バーＢＬＳＡは電
源Ｖssレベルに収束する。
スタＴr11 ，Ｔr13 のゲート・ソース間電圧及びドレイ
ン・ソース間電圧が、電源Ｖcc，Ｖss間電圧に近い値と
なるため、トランジスタＴr11 ，Ｔr13 の電流駆動能力
が十分に発揮される。そして、ビット線ＢＬＳＡ，バー
ＢＬＳＡの電位差γに基づいて、トランジスタＴr11の
ドレイン電流がトランジスタＴr13 のドレイン電流より
大きくなり、その電流差に基づいてビット線ＢＬＳＡ，
バーＢＬＳＡの電位差が拡大され、その電位差の拡大に
基づいてトランジスタＴr14 のドレイン電流がトランジ
スタＴr12 のドレイン電流より大きくなり、ビット線Ｂ
ＬＳＡは電源Ｖccレベル、ビット線・バーＢＬＳＡは電
源Ｖssレベルに収束する。
【００９３】次いで、ビット線選択信号φＢＴがＨレベ
ルに立ち上がって、転送ゲート１１が導通し、ビット線
ＢＬＳＡに出力された読み出しデータが、ビット線ＢＬ
を介して、選択されている記憶セルＣに再書き込みされ
る。
ルに立ち上がって、転送ゲート１１が導通し、ビット線
ＢＬＳＡに出力された読み出しデータが、ビット線ＢＬ
を介して、選択されている記憶セルＣに再書き込みされ
る。
【００９４】そして、コラム選択信号ＹSEL がＨレベル
となり、ビット線ＢＬＳＡ，バーＢＬＳＡに出力された
読み出しデータがデータバスＤＢ，バーＤＢに出力され
て、この読み出しサイクルが終了する。
となり、ビット線ＢＬＳＡ，バーＢＬＳＡに出力された
読み出しデータがデータバスＤＢ，バーＤＢに出力され
て、この読み出しサイクルが終了する。
【００９５】図６は、前サイクルでＬレベルの読み出し
データがビット線ＢＬＳＡに出力され、現サイクルでＬ
レベルのセル情報がビット線ＢＬＳＡに読み出された場
合を示す。
データがビット線ＢＬＳＡに出力され、現サイクルでＬ
レベルのセル情報がビット線ＢＬＳＡに読み出された場
合を示す。
【００９６】この場合は、図５に示す場合と同様に、プ
リチャージ信号φＢＲの立ち上がりに基づいて、ビット
線ＢＬ，ＢＬＳＡ，バーＢＬＳＡは電源Ｖssレベルより
僅かに高いレベルにプリチャージされる。
リチャージ信号φＢＲの立ち上がりに基づいて、ビット
線ＢＬ，ＢＬＳＡ，バーＢＬＳＡは電源Ｖssレベルより
僅かに高いレベルにプリチャージされる。
【００９７】プリチャージ動作の終了後、現サイクルで
ワード線ＷＬ２が選択されて、ビット線ＢＬ，ＢＬＳＡ
にＬレベルのセル情報が読み出されると、ビット線ＢＬ
ＳＡの電位はプリチャージレベルより低下して、ビット
線・バーＢＬＳＡとの間に僅かな電位差βが生じる。
ワード線ＷＬ２が選択されて、ビット線ＢＬ，ＢＬＳＡ
にＬレベルのセル情報が読み出されると、ビット線ＢＬ
ＳＡの電位はプリチャージレベルより低下して、ビット
線・バーＢＬＳＡとの間に僅かな電位差βが生じる。
【００９８】次いで、ビット線選択信号φＢＴがＬレベ
ルとなった後、センスアンプ１３が活性化されると、ビ
ット線ＢＬＳＡ，バーＢＬＳＡの電位差が増幅され、ビ
ット線ＢＬＳＡは電源Ｖssレベル、ビット線・バーＢＬ
ＳＡは電源Ｖccレベルとなる。
ルとなった後、センスアンプ１３が活性化されると、ビ
ット線ＢＬＳＡ，バーＢＬＳＡの電位差が増幅され、ビ
ット線ＢＬＳＡは電源Ｖssレベル、ビット線・バーＢＬ
ＳＡは電源Ｖccレベルとなる。
【００９９】このとき、センスアンプ１３ではトランジ
スタＴr11 ，Ｔr13 のゲート・ソース間電圧及びドレイ
ン・ソース間電圧が、電源Ｖcc，Ｖss間電圧に近い値と
なるため、トランジスタＴr11 ，Ｔr13 の電流駆動能力
が十分に発揮される。そして、ビット線ＢＬＳＡ，バー
ＢＬＳＡの電位差βに基づいて、トランジスタＴr13の
ドレイン電流がトランジスタＴr11 のドレイン電流より
大きくなり、その電流差に基づいてビット線ＢＬＳＡ，
バーＢＬＳＡの電位差が拡大され、その電位差の拡大に
基づいてトランジスタＴr12 のドレイン電流がトランジ
スタＴr14 のドレイン電流より大きくなり、ビット線Ｂ
ＬＳＡは電源Ｖssレベル、ビット線・バーＢＬＳＡは電
源Ｖccレベルに収束する。
スタＴr11 ，Ｔr13 のゲート・ソース間電圧及びドレイ
ン・ソース間電圧が、電源Ｖcc，Ｖss間電圧に近い値と
なるため、トランジスタＴr11 ，Ｔr13 の電流駆動能力
が十分に発揮される。そして、ビット線ＢＬＳＡ，バー
ＢＬＳＡの電位差βに基づいて、トランジスタＴr13の
ドレイン電流がトランジスタＴr11 のドレイン電流より
大きくなり、その電流差に基づいてビット線ＢＬＳＡ，
バーＢＬＳＡの電位差が拡大され、その電位差の拡大に
基づいてトランジスタＴr12 のドレイン電流がトランジ
スタＴr14 のドレイン電流より大きくなり、ビット線Ｂ
ＬＳＡは電源Ｖssレベル、ビット線・バーＢＬＳＡは電
源Ｖccレベルに収束する。
【０１００】次いで、ビット線選択信号φＢＴがＨレベ
ルに立ち上がって、転送ゲート１１が導通し、ビット線
ＢＬＳＡに出力された読み出しデータが、ビット線ＢＬ
を介して、選択されている記憶セルＣに再書き込みされ
る。
ルに立ち上がって、転送ゲート１１が導通し、ビット線
ＢＬＳＡに出力された読み出しデータが、ビット線ＢＬ
を介して、選択されている記憶セルＣに再書き込みされ
る。
【０１０１】そして、コラム選択信号ＹSEL がＨレベル
となり、ビット線ＢＬＳＡ，バーＢＬＳＡに出力された
読み出しデータがデータバスＤＢ，バーＤＢに出力され
て、この読み出しサイクルが終了する。
となり、ビット線ＢＬＳＡ，バーＢＬＳＡに出力された
読み出しデータがデータバスＤＢ，バーＤＢに出力され
て、この読み出しサイクルが終了する。
【０１０２】上記のように構成されたデータ読み出し回
路では、次に示す作用効果を得ることができる。 （１）ビット線ＢＬ，ＢＬＳＡ，バーＢＬＳＡのプリチ
ャージは、プリチャージ信号φＢＲにより短絡用トラン
ジスタ１２を導通させて、ビット線ＢＬ，ＢＬＳＡ，バ
ーＢＬＳＡの電位を均等化することにより行われる。従
って、プリチャージ回路を別途設ける必要がないので、
回路面積を縮小することができる。
路では、次に示す作用効果を得ることができる。 （１）ビット線ＢＬ，ＢＬＳＡ，バーＢＬＳＡのプリチ
ャージは、プリチャージ信号φＢＲにより短絡用トラン
ジスタ１２を導通させて、ビット線ＢＬ，ＢＬＳＡ，バ
ーＢＬＳＡの電位を均等化することにより行われる。従
って、プリチャージ回路を別途設ける必要がないので、
回路面積を縮小することができる。
【０１０３】（２）プリチャージ動作は、前サイクルで
出力された読み出しデータに基づいてビット線ＢＬ，Ｂ
ＬＳＡと、ビット線・バーＢＬＳＡに蓄えられた電荷を
各ビット線に均等に再配分することにより行われる。従
って、プリチャージ動作時にビット線ＢＬ，ＢＬＳＡ，
バーＢＬＳＡに対し充放電電流を供給する必要がないの
で、プリチャージ動作時の消費電流を低減することがで
きる。
出力された読み出しデータに基づいてビット線ＢＬ，Ｂ
ＬＳＡと、ビット線・バーＢＬＳＡに蓄えられた電荷を
各ビット線に均等に再配分することにより行われる。従
って、プリチャージ動作時にビット線ＢＬ，ＢＬＳＡ，
バーＢＬＳＡに対し充放電電流を供給する必要がないの
で、プリチャージ動作時の消費電流を低減することがで
きる。
【０１０４】（３）ビット線ＢＬ，ＢＬＳＡと、ビット
線・バーＢＬＳＡとでは、その長さの相違により充電容
量が大きく異なるため、プリチャージ電圧は電源Ｖccレ
ベルから僅かに低下したレベル、または電源Ｖssレベル
から僅かに上昇したレベルとなる。従って、センスアン
プ１３の活性化時に、センスアンプ１３を構成するＰチ
ャネルＭＯＳトランジスタ若しくはＮチャネルＭＯＳト
ランジスタの電流駆動能力を十分に発揮させることがで
きるので、センスアンプ１３の動作速度を向上させるこ
とができる。
線・バーＢＬＳＡとでは、その長さの相違により充電容
量が大きく異なるため、プリチャージ電圧は電源Ｖccレ
ベルから僅かに低下したレベル、または電源Ｖssレベル
から僅かに上昇したレベルとなる。従って、センスアン
プ１３の活性化時に、センスアンプ１３を構成するＰチ
ャネルＭＯＳトランジスタ若しくはＮチャネルＭＯＳト
ランジスタの電流駆動能力を十分に発揮させることがで
きるので、センスアンプ１３の動作速度を向上させるこ
とができる。
【０１０５】（４）センスアンプ１３による増幅動作開
始時には、転送ゲート１１が不導通となって、ビット線
ＢＬとビット線ＢＬＳＡとの接続が遮断される。従っ
て、センスアンプ１３の両出力端子に接続されるビット
線の負荷容量を一致させ、かつ減少させて、動作の安定
化及び高速化を図ることができる。
始時には、転送ゲート１１が不導通となって、ビット線
ＢＬとビット線ＢＬＳＡとの接続が遮断される。従っ
て、センスアンプ１３の両出力端子に接続されるビット
線の負荷容量を一致させ、かつ減少させて、動作の安定
化及び高速化を図ることができる。
【０１０６】（５）前サイクルと現サイクルとでビット
線ＢＬＳＡに出力される読み出しデータが一致する場合
には、現サイクルの読み出しデータの電圧レベルと、プ
リチャージ電圧との差が小さいので、センスアンプの増
幅動作にともなう充電電流あるいは放電電流が小さくな
る。従って、読み出しデータの出力動作時の消費電流を
大幅に低減することができる。
線ＢＬＳＡに出力される読み出しデータが一致する場合
には、現サイクルの読み出しデータの電圧レベルと、プ
リチャージ電圧との差が小さいので、センスアンプの増
幅動作にともなう充電電流あるいは放電電流が小さくな
る。従って、読み出しデータの出力動作時の消費電流を
大幅に低減することができる。
【０１０７】（６）前サイクルと現サイクルとでビット
線ＢＬＳＡに出力される読み出しデータが異なる場合に
は、現サイクルにおけるセンスアンプ１３での増幅動作
時に、主にビット線ＢＬ，ＢＬＳＡに対する充電動作あ
るいは放電動作が行われる。すると、ビット線ＢＬ，Ｂ
ＬＳＡの電位を大幅に変えるための充電動作あるいは放
電動作は、２サイクルにつき１回でよい。各サイクルの
プリチャージ動作時及び読み出しデータ出力時にそれぞ
れ充放電動作が必要である前記従来例に比して、消費電
力を低減することができる。
線ＢＬＳＡに出力される読み出しデータが異なる場合に
は、現サイクルにおけるセンスアンプ１３での増幅動作
時に、主にビット線ＢＬ，ＢＬＳＡに対する充電動作あ
るいは放電動作が行われる。すると、ビット線ＢＬ，Ｂ
ＬＳＡの電位を大幅に変えるための充電動作あるいは放
電動作は、２サイクルにつき１回でよい。各サイクルの
プリチャージ動作時及び読み出しデータ出力時にそれぞ
れ充放電動作が必要である前記従来例に比して、消費電
力を低減することができる。
【０１０８】（７）ビット線・バーＢＬＳＡは、従来例
に比してその長さが十分に短いため、プリチャージ動作
を高速に行うことができる。 （第二の実施の形態）図７は、第二の実施の形態のデー
タ読み出し回路を示す。この実施の形態は、ビット線・
バーＢＬＳＡを短絡用トランジスタ１２を介してビット
線ＢＬに接続した点においてのみ、前記第一の実施の形
態と相違する。
に比してその長さが十分に短いため、プリチャージ動作
を高速に行うことができる。 （第二の実施の形態）図７は、第二の実施の形態のデー
タ読み出し回路を示す。この実施の形態は、ビット線・
バーＢＬＳＡを短絡用トランジスタ１２を介してビット
線ＢＬに接続した点においてのみ、前記第一の実施の形
態と相違する。
【０１０９】このようなデータ読み出し回路では、前記
実施の形態と同様な作用効果を得ることができる。 （第三の実施の形態）図８は、第三の実施の形態のデー
タ読み出し回路を示す。この実施の形態は、前記第一の
実施の形態から、データバス・バーＤＢ及びそのデータ
バス・バーＤＢとビット線・バーＢＬＳＡとの間に介在
される転送ゲート１６を省略して、ビット線・バーＢＬ
ＳＡをセンスアンプ１３の出力端子と短絡用トランジス
タ１２との間のみとして、その長さを短縮したものであ
る。
実施の形態と同様な作用効果を得ることができる。 （第三の実施の形態）図８は、第三の実施の形態のデー
タ読み出し回路を示す。この実施の形態は、前記第一の
実施の形態から、データバス・バーＤＢ及びそのデータ
バス・バーＤＢとビット線・バーＢＬＳＡとの間に介在
される転送ゲート１６を省略して、ビット線・バーＢＬ
ＳＡをセンスアンプ１３の出力端子と短絡用トランジス
タ１２との間のみとして、その長さを短縮したものであ
る。
【０１１０】このような構成のデータ読み出し回路で
は、第一の実施の形態の作用効果に加えて、１本のデー
タバスＤＢで読み出しデータを出力することができると
ともに、ビット線・バーＢＬＳＡの負荷容量をさらに低
減することができる。
は、第一の実施の形態の作用効果に加えて、１本のデー
タバスＤＢで読み出しデータを出力することができると
ともに、ビット線・バーＢＬＳＡの負荷容量をさらに低
減することができる。
【０１１１】（第四の実施の形態）図９は、第四の実施
の形態のデータ読み出し回路を示す。この実施の形態
は、前記第二の実施の形態から、データバス・バーＤＢ
及びそのデータバス・バーＤＢとビット線・バーＢＬＳ
Ａとの間に介在される転送ゲート１６を省略して、ビッ
ト線・バーＢＬＳＡをセンスアンプ１３の出力端子と短
絡用トランジスタ１２との間のみとして、その長さを短
縮したものである。
の形態のデータ読み出し回路を示す。この実施の形態
は、前記第二の実施の形態から、データバス・バーＤＢ
及びそのデータバス・バーＤＢとビット線・バーＢＬＳ
Ａとの間に介在される転送ゲート１６を省略して、ビッ
ト線・バーＢＬＳＡをセンスアンプ１３の出力端子と短
絡用トランジスタ１２との間のみとして、その長さを短
縮したものである。
【０１１２】このような構成のデータ読み出し回路で
は、第二の実施の形態の作用効果に加えて、１本のデー
タバスＤＢで読み出しデータを出力することができると
ともに、ビット線・バーＢＬＳＡの負荷容量をさらに低
減することができる。
は、第二の実施の形態の作用効果に加えて、１本のデー
タバスＤＢで読み出しデータを出力することができると
ともに、ビット線・バーＢＬＳＡの負荷容量をさらに低
減することができる。
【０１１３】（第五の実施の形態）図１０は、第五の実
施の形態のデータ読み出し回路を示す。この実施の形態
は、前記第一の実施の形態のビット線ＢＬＳＡに転送ゲ
ート１１ａを介してビット線ＢＬ１を接続し、ビット線
・バーＢＬＳＡに転送ゲート１１ｂを介してビット線Ｂ
Ｌ２を接続したものである。
施の形態のデータ読み出し回路を示す。この実施の形態
は、前記第一の実施の形態のビット線ＢＬＳＡに転送ゲ
ート１１ａを介してビット線ＢＬ１を接続し、ビット線
・バーＢＬＳＡに転送ゲート１１ｂを介してビット線Ｂ
Ｌ２を接続したものである。
【０１１４】このような読み出し回路では、ビット線Ｂ
Ｌ１をビット線ＢＬＳＡに接続する読み出しサイクルで
は、転送ゲート１１ｂを不導通状態に維持し、ビット線
ＢＬ２をビット線・バーＢＬＳＡに接続する読み出しサ
イクルでは、転送ゲート１１ａを不導通状態に維持する
ことにより、前記第一の実施の形態と同様に動作する。
Ｌ１をビット線ＢＬＳＡに接続する読み出しサイクルで
は、転送ゲート１１ｂを不導通状態に維持し、ビット線
ＢＬ２をビット線・バーＢＬＳＡに接続する読み出しサ
イクルでは、転送ゲート１１ａを不導通状態に維持する
ことにより、前記第一の実施の形態と同様に動作する。
【０１１５】この実施の形態では、前記第一の実施の形
態の作用効果に加えて、２本のビット線につき１つのセ
ンスアンプ１３を設ける構成とすることができるので、
センスアンプの数を削減して回路面積を縮小することが
できる。
態の作用効果に加えて、２本のビット線につき１つのセ
ンスアンプ１３を設ける構成とすることができるので、
センスアンプの数を削減して回路面積を縮小することが
できる。
【０１１６】（第六の実施の形態）図１１は、前記セン
スアンプ１３に活性化電源ＶSAH ，ＶSAL を供給する電
源制御回路の別の実施の形態を示す。
スアンプ１３に活性化電源ＶSAH ，ＶSAL を供給する電
源制御回路の別の実施の形態を示す。
【０１１７】電源制御回路１４ａは、センスアンプ活性
化信号φＳＡが３段のインバータ回路１７ａを介してイ
ンバータ回路１７ｂに入力される。前記インバータ回路
１７ｂを構成するＰチャネルＭＯＳトランジスタのソー
スは、ＰチャネルＭＯＳトランジスタＴr15 を介して電
源Ｖccに接続される。そして、前記インバータ回路１７
ｂから活性化電源ＶSAH が出力される。
化信号φＳＡが３段のインバータ回路１７ａを介してイ
ンバータ回路１７ｂに入力される。前記インバータ回路
１７ｂを構成するＰチャネルＭＯＳトランジスタのソー
スは、ＰチャネルＭＯＳトランジスタＴr15 を介して電
源Ｖccに接続される。そして、前記インバータ回路１７
ｂから活性化電源ＶSAH が出力される。
【０１１８】また、前記インバータ回路１７ａの出力信
号は、インバータ回路１７ｆで反転されてインバータ回
路１７ｄに入力される。前記インバータ回路１７ｄを構
成するＮチャネルＭＯＳトランジスタのソースは、Ｎチ
ャネルＭＯＳトランジスタＴr16 を介して電源Ｖssに接
続される。そして、前記インバータ回路１７ｄから活性
化電源ＶSAL が出力される。
号は、インバータ回路１７ｆで反転されてインバータ回
路１７ｄに入力される。前記インバータ回路１７ｄを構
成するＮチャネルＭＯＳトランジスタのソースは、Ｎチ
ャネルＭＯＳトランジスタＴr16 を介して電源Ｖssに接
続される。そして、前記インバータ回路１７ｄから活性
化電源ＶSAL が出力される。
【０１１９】前記センスアンプ活性化信号φＳＡは、Ｎ
ＯＲ回路１８に入力されるとともに、３段のインバータ
回路１７ｃを介してＮＯＲ回路１８に入力され、ＮＯＲ
回路１８からリセット信号φＳＡＲが出力される。
ＯＲ回路１８に入力されるとともに、３段のインバータ
回路１７ｃを介してＮＯＲ回路１８に入力され、ＮＯＲ
回路１８からリセット信号φＳＡＲが出力される。
【０１２０】従って、リセット信号φＳＡＲは、図１２
に示すように、活性化信号φＳＡの立ち下がりに基づい
て、インバータ回路１７ｃの動作遅延時間に相当する時
間幅でＨレベルとなり、それ以外の場合はＬレベルに維
持される。
に示すように、活性化信号φＳＡの立ち下がりに基づい
て、インバータ回路１７ｃの動作遅延時間に相当する時
間幅でＨレベルとなり、それ以外の場合はＬレベルに維
持される。
【０１２１】前記リセット信号φＳＡＲは、前記トラン
ジスタＴr15 のゲートに入力されるとともに、インバー
タ回路１７ｅを介して前記トランジスタＴr16 のゲート
に入力される。
ジスタＴr15 のゲートに入力されるとともに、インバー
タ回路１７ｅを介して前記トランジスタＴr16 のゲート
に入力される。
【０１２２】従って、リセット信号φＳＡＲがＨレベル
となると、トランジスタＴr15 ，Ｔr16 がオフされて、
インバータ回路１７ｂ，１７ｄが不活性化され、リセッ
ト信号φＳＡＲがＬレベルとなると、トランジスタＴr1
5 ，Ｔr16 がオンされて、インバータ回路１７ｂ，１７
ｄが活性化される。
となると、トランジスタＴr15 ，Ｔr16 がオフされて、
インバータ回路１７ｂ，１７ｄが不活性化され、リセッ
ト信号φＳＡＲがＬレベルとなると、トランジスタＴr1
5 ，Ｔr16 がオンされて、インバータ回路１７ｂ，１７
ｄが活性化される。
【０１２３】前記インバータ回路１７ｂ，１７ｄの出力
端子間には、ＮチャネルＭＯＳトランジスタＴr17 が接
続され、同トランジスタＴr17 のゲートには前記リセッ
ト信号φＳＡＲが入力される。
端子間には、ＮチャネルＭＯＳトランジスタＴr17 が接
続され、同トランジスタＴr17 のゲートには前記リセッ
ト信号φＳＡＲが入力される。
【０１２４】従って、リセット信号φＳＡＲがＨレベル
となると、トランジスタＴr17 がオンされて、インバー
タ回路１７ｂ，１７ｄの出力端子が短絡状態となる。こ
のような電源制御回路１４ａでは、セル情報の読み出し
動作時に、センスアンプ活性化信号φＳＡがＨレベルと
なれば、リセット信号φＳＡＲがＬレベルとなり、トラ
ンジスタＴr15 ，Ｔr16 がオンされて、インバータ回路
１７ｂ，１７ｄが活性化される。
となると、トランジスタＴr17 がオンされて、インバー
タ回路１７ｂ，１７ｄの出力端子が短絡状態となる。こ
のような電源制御回路１４ａでは、セル情報の読み出し
動作時に、センスアンプ活性化信号φＳＡがＨレベルと
なれば、リセット信号φＳＡＲがＬレベルとなり、トラ
ンジスタＴr15 ，Ｔr16 がオンされて、インバータ回路
１７ｂ，１７ｄが活性化される。
【０１２５】そして、インバータ回路１７ｂから電源Ｖ
ccレベルの活性化電源ＶSAH が出力され、インバータ回
路１７ｄから電源Ｖssレベルの活性化電源ＶSAL が出力
されて、センスアンプ１３が活性化される。
ccレベルの活性化電源ＶSAH が出力され、インバータ回
路１７ｄから電源Ｖssレベルの活性化電源ＶSAL が出力
されて、センスアンプ１３が活性化される。
【０１２６】１サイクルの読み出し動作が終了して、セ
ンスアンプ活性化信号φＳＡがＨレベルからＬレベルに
立ち下がって、センスアンプ１３が不活性化されると
き、センスアンプ活性化信号φＳＡの立ち下がりに基づ
いて、まずリセット信号φＳＡＲが所定時間Ｈレベルと
なる。
ンスアンプ活性化信号φＳＡがＨレベルからＬレベルに
立ち下がって、センスアンプ１３が不活性化されると
き、センスアンプ活性化信号φＳＡの立ち下がりに基づ
いて、まずリセット信号φＳＡＲが所定時間Ｈレベルと
なる。
【０１２７】リセット信号φＳＡＲがＨレベルとなる
と、トランジスタＴr15 ，Ｔr16 がオフされて、インバ
ータ回路１７ｂ，１７ｄが不活性化されるとともに、ト
ランジスタＴr17 がオンされて、インバータ回路１７
ｂ，１７ｄの出力端子が短絡される。
と、トランジスタＴr15 ，Ｔr16 がオフされて、インバ
ータ回路１７ｂ，１７ｄが不活性化されるとともに、ト
ランジスタＴr17 がオンされて、インバータ回路１７
ｂ，１７ｄの出力端子が短絡される。
【０１２８】すると、インバータ回路１７ｂ，１７ｄの
出力端子とセンスアンプ１３との間の配線に蓄えられて
いる電荷が均等に配分されて、活性化電源ＶSAH ，ＶSA
L がＶcc／２レベルとなり、センスアンプ１３が不活性
化されて、その出力信号はハイインピーダンスとなる。
出力端子とセンスアンプ１３との間の配線に蓄えられて
いる電荷が均等に配分されて、活性化電源ＶSAH ，ＶSA
L がＶcc／２レベルとなり、センスアンプ１３が不活性
化されて、その出力信号はハイインピーダンスとなる。
【０１２９】次いで、リセット信号φＳＡＲがＬレベル
となると、トランジスタＴr17 がオフされ、ほぼ同時に
インバータ回路１７ｂの入力信号がＨレベルとなり、イ
ンバータ回路１７ｄの入力信号がＬレベルとなる。
となると、トランジスタＴr17 がオフされ、ほぼ同時に
インバータ回路１７ｂの入力信号がＨレベルとなり、イ
ンバータ回路１７ｄの入力信号がＬレベルとなる。
【０１３０】すると、活性化電源ＶSAH は電源Ｖssレベ
ルとなり、活性化電源ＶSAL は電源Ｖccレベルとなり、
センスアンプ１３の出力信号はハイインピーダンスに維
持される。
ルとなり、活性化電源ＶSAL は電源Ｖccレベルとなり、
センスアンプ１３の出力信号はハイインピーダンスに維
持される。
【０１３１】このように構成された電源制御回路１４ａ
では、センスアンプ活性化信号φＳＡに基づいて活性化
されているセンスアンプ１３を不活性化するとき、活性
化電源ＶSAH ，ＶSAL として電源Ｖccレベル及び電源Ｖ
ssレベルの電圧が供給されていた各配線に蓄えられてい
る電荷を利用して、各配線をまずＶcc／２レベルとす
る。
では、センスアンプ活性化信号φＳＡに基づいて活性化
されているセンスアンプ１３を不活性化するとき、活性
化電源ＶSAH ，ＶSAL として電源Ｖccレベル及び電源Ｖ
ssレベルの電圧が供給されていた各配線に蓄えられてい
る電荷を利用して、各配線をまずＶcc／２レベルとす
る。
【０１３２】従って、活性化電源ＶSAH として電源Ｖss
を供給し、活性化電源ＶSAL として電源Ｖccを供給し
て、センスアンプ１３を完全に不活性化するためには、
電源供給配線をＶcc／２レベルからＶccレベルに引き上
げるための充電動作と、Ｖcc／２レベルからＶssレベル
に引き下げるための放電動作を行えばよいので、充電電
荷量及び放電電荷量を低減して、消費電流を低減するこ
とができる。
を供給し、活性化電源ＶSAL として電源Ｖccを供給し
て、センスアンプ１３を完全に不活性化するためには、
電源供給配線をＶcc／２レベルからＶccレベルに引き上
げるための充電動作と、Ｖcc／２レベルからＶssレベル
に引き下げるための放電動作を行えばよいので、充電電
荷量及び放電電荷量を低減して、消費電流を低減するこ
とができる。
【０１３３】（第七の実施の形態）図１３は、前記セン
スアンプ１３に活性化電源ＶSAH ，ＶSAL を供給する電
源制御回路の別の実施の形態を示す。
スアンプ１３に活性化電源ＶSAH ，ＶSAL を供給する電
源制御回路の別の実施の形態を示す。
【０１３４】電源制御回路１４ｂは、ＰチャネルＭＯＳ
トランジスタＴr18 と、ＮチャネルＭＯＳトランジスタ
Ｔr19 とから構成される。前記トランジスタＴr18 のソ
ースには電源Ｖccレベルの活性化電源ＶSAH が常時供給
され、ドレインはセンスアンプ１３を構成するＰチャネ
ルＭＯＳトランジスタのソースに接続される。
トランジスタＴr18 と、ＮチャネルＭＯＳトランジスタ
Ｔr19 とから構成される。前記トランジスタＴr18 のソ
ースには電源Ｖccレベルの活性化電源ＶSAH が常時供給
され、ドレインはセンスアンプ１３を構成するＰチャネ
ルＭＯＳトランジスタのソースに接続される。
【０１３５】前記トランジスタＴr19 のソースには電源
Ｖssレベルの活性化電源ＶSAL が常時供給され、ドレイ
ンはセンスアンプ１３を構成するＮチャネルＭＯＳトラ
ンジスタのソースに接続される。
Ｖssレベルの活性化電源ＶSAL が常時供給され、ドレイ
ンはセンスアンプ１３を構成するＮチャネルＭＯＳトラ
ンジスタのソースに接続される。
【０１３６】前記トランジスタＴr19 のゲートには、活
性化信号φＳＡが入力され、前記トランジスタＴr18 の
ゲートには、活性化信号φＳＡの反転信号であるφＳＡ
バーが入力される。
性化信号φＳＡが入力され、前記トランジスタＴr18 の
ゲートには、活性化信号φＳＡの反転信号であるφＳＡ
バーが入力される。
【０１３７】このように構成された電源制御回路１４ｂ
では、図１４に示すように、センスアンプ活性化信号φ
ＳＡがＨレベルとなると、トランジスタＴr18 ，Ｔr19
がオンされて、活性化電源ＶSAH ，ＶSAL がセンスアン
プ１３に供給され、同センスアンプ１３が活性化され
る。
では、図１４に示すように、センスアンプ活性化信号φ
ＳＡがＨレベルとなると、トランジスタＴr18 ，Ｔr19
がオンされて、活性化電源ＶSAH ，ＶSAL がセンスアン
プ１３に供給され、同センスアンプ１３が活性化され
る。
【０１３８】また、センスアンプ活性化信号φＳＡがＬ
レベルとなると、トランジスタＴr18 ，Ｔr19 がオフさ
れて、活性化電源ＶSAH ，ＶSAL の供給が停止され、セ
ンスアンプ１３が不活性化される。
レベルとなると、トランジスタＴr18 ，Ｔr19 がオフさ
れて、活性化電源ＶSAH ，ＶSAL の供給が停止され、セ
ンスアンプ１３が不活性化される。
【０１３９】このように、センスアンプ１３の活性化及
び不活性化の切り替えは、トランジスタＴr18 ，Ｔr19
を導通及び不導通を制御すればよいので、充電電流及び
放電電流をほとんど必要としない。従って、電源制御回
路１４ｂの消費電流を低減することができる。
び不活性化の切り替えは、トランジスタＴr18 ，Ｔr19
を導通及び不導通を制御すればよいので、充電電流及び
放電電流をほとんど必要としない。従って、電源制御回
路１４ｂの消費電流を低減することができる。
【０１４０】（第八の実施の形態）図１５は、第八の実
施の形態を示す。この実施の形態は、前記第一の実施の
形態の構成に加えて、ビット線ＢＬＳＡに読み出された
セル情報を増強して、読み出し速度を向上させる増強回
路を備えたものである。
施の形態を示す。この実施の形態は、前記第一の実施の
形態の構成に加えて、ビット線ＢＬＳＡに読み出された
セル情報を増強して、読み出し速度を向上させる増強回
路を備えたものである。
【０１４１】この増強回路は、ＮチャネルＭＯＳトラン
ジスタで構成される容量１９ａと、ＰチャネルＭＯＳト
ランジスタで構成される容量１９ｂと、各容量１９ａ，
１９ｂを制御するインバータ回路２０ａ，２０ｂとから
構成される。
ジスタで構成される容量１９ａと、ＰチャネルＭＯＳト
ランジスタで構成される容量１９ｂと、各容量１９ａ，
１９ｂを制御するインバータ回路２０ａ，２０ｂとから
構成される。
【０１４２】前記インバータ回路２０ａには、制御信号
φPCL が入力され、同インバータ回路２０ａの出力信号
・バーＶPCL は、インバータ回路２０ｂに入力されると
ともに、前記容量１９ｂのソースに出力される。
φPCL が入力され、同インバータ回路２０ａの出力信号
・バーＶPCL は、インバータ回路２０ｂに入力されると
ともに、前記容量１９ｂのソースに出力される。
【０１４３】前記インバータ回路２０ｂの出力信号ＶPC
L は、前記容量１９ａのドレインに接続される。前記容
量１９ａ，１９ｂのゲートは、ビット線ＢＬＳＡに接続
される。
L は、前記容量１９ａのドレインに接続される。前記容
量１９ａ，１９ｂのゲートは、ビット線ＢＬＳＡに接続
される。
【０１４４】前記制御信号φPCL は、前記センスアンプ
活性化信号φＳＡの立ち上がりに同期してＨレベルに立
ち上がる信号として、前記内部信号生成部で生成され
る。前記容量１９ａ，１９ｂは、図１６に示すように、
ＮチャネルＭＯＳトランジスタのソース及びＰチャネル
ＭＯＳトランジスタのドレインを、他の配線あるいは素
子等に接続することなく開放することにより構成され
る。
活性化信号φＳＡの立ち上がりに同期してＨレベルに立
ち上がる信号として、前記内部信号生成部で生成され
る。前記容量１９ａ，１９ｂは、図１６に示すように、
ＮチャネルＭＯＳトランジスタのソース及びＰチャネル
ＭＯＳトランジスタのドレインを、他の配線あるいは素
子等に接続することなく開放することにより構成され
る。
【０１４５】このように構成された増強回路の動作を、
図１７及び図１８に従って説明する。図１７に示すよう
に、前サイクルでビット線ＢＬＳＡにＨレベルのデータ
が読み出され、現サイクルでもビット線ＢＬＳＡにＨレ
ベルのセル情報が読み出される場合、ビット線ＢＬＳＡ
は電源Ｖccより僅かに低下したレベルにプリチャージさ
れ、そのプリチャージレベルに対しＨレベルのセル情報
が読み出される。
図１７及び図１８に従って説明する。図１７に示すよう
に、前サイクルでビット線ＢＬＳＡにＨレベルのデータ
が読み出され、現サイクルでもビット線ＢＬＳＡにＨレ
ベルのセル情報が読み出される場合、ビット線ＢＬＳＡ
は電源Ｖccより僅かに低下したレベルにプリチャージさ
れ、そのプリチャージレベルに対しＨレベルのセル情報
が読み出される。
【０１４６】このとき、記憶セルＣに格納されているセ
ル情報とビット線ＢＬＳＡのプリチャージレベルとの電
位差が小さいため、セル情報が読み出されたビット線Ｂ
ＬＳＡとビット線・バーＢＬＳＡとの電位差βが小さく
なる。
ル情報とビット線ＢＬＳＡのプリチャージレベルとの電
位差が小さいため、セル情報が読み出されたビット線Ｂ
ＬＳＡとビット線・バーＢＬＳＡとの電位差βが小さく
なる。
【０１４７】この状態で、制御信号φPCL に基づいてイ
ンバータ回路２０ａの出力信号・バーＶPCL がＬレベル
に立ち下がり、インバータ回路２０ｂの出力信号ＶPCL
がＨレベルに立ち上がると、容量１９ｂはオフされ、容
量１９ａはオンされて、ドレイン・ゲート間の容量結合
により、容量１９ａのゲート電位すなわちビット線ＢＬ
ＳＡの電位が引き上げられる。この結果、ビット線ＢＬ
ＳＡとビット線・バーＢＬＳＡとの電位差βが拡大され
る。
ンバータ回路２０ａの出力信号・バーＶPCL がＬレベル
に立ち下がり、インバータ回路２０ｂの出力信号ＶPCL
がＨレベルに立ち上がると、容量１９ｂはオフされ、容
量１９ａはオンされて、ドレイン・ゲート間の容量結合
により、容量１９ａのゲート電位すなわちビット線ＢＬ
ＳＡの電位が引き上げられる。この結果、ビット線ＢＬ
ＳＡとビット線・バーＢＬＳＡとの電位差βが拡大され
る。
【０１４８】すると、センスアンプ１３の活性化に基づ
いてビット線ＢＬＳＡ，バーＢＬＳＡの電位差が高速に
拡大され、読み出しデータとして出力される。また、図
４に示すように、前サイクルでビット線ＢＬＳＡにＨレ
ベルのデータが読み出され、現サイクルでビット線ＢＬ
ＳＡにＬレベルのセル情報が読み出される場合にも、制
御信号φPCL に基づいてビット線ＢＬＳＡの電位が引き
上げられる。
いてビット線ＢＬＳＡ，バーＢＬＳＡの電位差が高速に
拡大され、読み出しデータとして出力される。また、図
４に示すように、前サイクルでビット線ＢＬＳＡにＨレ
ベルのデータが読み出され、現サイクルでビット線ＢＬ
ＳＡにＬレベルのセル情報が読み出される場合にも、制
御信号φPCL に基づいてビット線ＢＬＳＡの電位が引き
上げられる。
【０１４９】しかし、この場合には記憶セルＣに格納さ
れているセル情報とビット線ＢＬＳＡのプリチャージレ
ベルとの電位差が大きいため、セル情報が読み出された
ビット線ＢＬＳＡとビット線・バーＢＬＳＡとの電位差
γが比較的大きくなり、この状態からビット線ＢＬＳＡ
の電位が若干引き上げられても、ビット線ＢＬＳＡ，バ
ーＢＬＳＡの電位差は十分に確保され、センスアンプ１
３は高速に動作する。
れているセル情報とビット線ＢＬＳＡのプリチャージレ
ベルとの電位差が大きいため、セル情報が読み出された
ビット線ＢＬＳＡとビット線・バーＢＬＳＡとの電位差
γが比較的大きくなり、この状態からビット線ＢＬＳＡ
の電位が若干引き上げられても、ビット線ＢＬＳＡ，バ
ーＢＬＳＡの電位差は十分に確保され、センスアンプ１
３は高速に動作する。
【０１５０】図１８に示すように、前サイクルでビット
線ＢＬＳＡにＬレベルのデータが読み出され、現サイク
ルでもビット線ＢＬＳＡにＬレベルのセル情報が読み出
される場合、ビット線ＢＬＳＡは電源Ｖssより僅かに上
昇したレベルにプリチャージされ、そのプリチャージレ
ベルに対しＬレベルのセル情報が読み出される。
線ＢＬＳＡにＬレベルのデータが読み出され、現サイク
ルでもビット線ＢＬＳＡにＬレベルのセル情報が読み出
される場合、ビット線ＢＬＳＡは電源Ｖssより僅かに上
昇したレベルにプリチャージされ、そのプリチャージレ
ベルに対しＬレベルのセル情報が読み出される。
【０１５１】このとき、記憶セルＣに格納されているセ
ル情報とビット線ＢＬＳＡのプリチャージレベルとの電
位差が小さいため、セル情報が読み出されたビット線Ｂ
ＬＳＡとビット線・バーＢＬＳＡとの電位差βが小さく
なる。
ル情報とビット線ＢＬＳＡのプリチャージレベルとの電
位差が小さいため、セル情報が読み出されたビット線Ｂ
ＬＳＡとビット線・バーＢＬＳＡとの電位差βが小さく
なる。
【０１５２】この状態で、制御信号φPCL に基づいてイ
ンバータ回路２０ａの出力信号・バーＶPCL がＬレベル
に立ち下がり、インバータ回路２０ｂの出力信号ＶPCL
がＨレベルに立ち上がると、容量１９ｂはオンされ、容
量１９ａはオフされて、ドレイン・ゲート間の容量結合
により、容量１９ｂのゲート電位すなわちビット線ＢＬ
ＳＡの電位が引き下げられる。この結果、ビット線ＢＬ
ＳＡとビット線・バーＢＬＳＡとの電位差βが拡大され
る。
ンバータ回路２０ａの出力信号・バーＶPCL がＬレベル
に立ち下がり、インバータ回路２０ｂの出力信号ＶPCL
がＨレベルに立ち上がると、容量１９ｂはオンされ、容
量１９ａはオフされて、ドレイン・ゲート間の容量結合
により、容量１９ｂのゲート電位すなわちビット線ＢＬ
ＳＡの電位が引き下げられる。この結果、ビット線ＢＬ
ＳＡとビット線・バーＢＬＳＡとの電位差βが拡大され
る。
【０１５３】すると、センスアンプ１３の活性化に基づ
いてビット線ＢＬＳＡ，バーＢＬＳＡの電位差が高速に
拡大され、読み出しデータとして出力される。また、図
５に示すように、前サイクルでビット線ＢＬＳＡにＬレ
ベルのデータが読み出され、現サイクルでビット線ＢＬ
ＳＡにＨレベルのセル情報が読み出される場合にも、制
御信号φPCL に基づいてビット線ＢＬＳＡの電位が引き
下げられる。
いてビット線ＢＬＳＡ，バーＢＬＳＡの電位差が高速に
拡大され、読み出しデータとして出力される。また、図
５に示すように、前サイクルでビット線ＢＬＳＡにＬレ
ベルのデータが読み出され、現サイクルでビット線ＢＬ
ＳＡにＨレベルのセル情報が読み出される場合にも、制
御信号φPCL に基づいてビット線ＢＬＳＡの電位が引き
下げられる。
【０１５４】しかし、この場合には記憶セルＣに格納さ
れているセル情報とビット線ＢＬＳＡのプリチャージレ
ベルとの電位差が大きいため、セル情報が読み出された
ビット線ＢＬＳＡとビット線・バーＢＬＳＡとの電位差
γが比較的大きくなり、この状態からビット線ＢＬＳＡ
の電位が若干引き下げられても、ビット線ＢＬＳＡ，バ
ーＢＬＳＡの電位差は十分に確保され、センスアンプ１
３は高速に動作する。
れているセル情報とビット線ＢＬＳＡのプリチャージレ
ベルとの電位差が大きいため、セル情報が読み出された
ビット線ＢＬＳＡとビット線・バーＢＬＳＡとの電位差
γが比較的大きくなり、この状態からビット線ＢＬＳＡ
の電位が若干引き下げられても、ビット線ＢＬＳＡ，バ
ーＢＬＳＡの電位差は十分に確保され、センスアンプ１
３は高速に動作する。
【０１５５】上記のような読み出し回路では、ビット線
ＢＬＳＡのプリチャージレベルと記憶セルＣに格納され
ているセル情報との電位差が小さくなって、セル情報が
読み出されたビット線ＢＬＳＡ，バーＢＬＳＡの電位差
が小さくなる場合には、増強回路の動作によりビット線
ＢＬＳＡ，バーＢＬＳＡの電位差が拡大される。
ＢＬＳＡのプリチャージレベルと記憶セルＣに格納され
ているセル情報との電位差が小さくなって、セル情報が
読み出されたビット線ＢＬＳＡ，バーＢＬＳＡの電位差
が小さくなる場合には、増強回路の動作によりビット線
ＢＬＳＡ，バーＢＬＳＡの電位差が拡大される。
【０１５６】従って、センスアンプ１３の動作速度を高
速化して、セル情報の読み出し速度を高速化することが
できる。 （第九の実施の形態）上記各実施の形態の読み出し回路
を備えたＤＲＡＭでは、セル情報の読み出し動作時ある
いはセルフリフレッシュ動作時に、ビット線ＢＬＳＡに
読み出されるセル情報が、連続する読み出しサイクルで
同一となるとき、センスアンプ１３からビット線ＢＬＳ
Ａに出力される読み出しデータと、ビット線ＢＬＳＡの
プリチャージレベルとの電位差が小さくなって、消費電
力の低減効果が大きい。
速化して、セル情報の読み出し速度を高速化することが
できる。 （第九の実施の形態）上記各実施の形態の読み出し回路
を備えたＤＲＡＭでは、セル情報の読み出し動作時ある
いはセルフリフレッシュ動作時に、ビット線ＢＬＳＡに
読み出されるセル情報が、連続する読み出しサイクルで
同一となるとき、センスアンプ１３からビット線ＢＬＳ
Ａに出力される読み出しデータと、ビット線ＢＬＳＡの
プリチャージレベルとの電位差が小さくなって、消費電
力の低減効果が大きい。
【０１５７】この実施の形態は、電源投入時にセルアレ
イ内の各記憶セルに同一データを自動的に書き込むこと
により、セルアレイ内の未使用領域の記憶セルのセルフ
リフレッシュ動作による消費電力を低減する自動書き込
み回路を備えたものである。
イ内の各記憶セルに同一データを自動的に書き込むこと
により、セルアレイ内の未使用領域の記憶セルのセルフ
リフレッシュ動作による消費電力を低減する自動書き込
み回路を備えたものである。
【０１５８】図１９に示すスタータ回路２１は、電源Ｖ
ccの投入に基づいてスタータ信号φＳＴをリフレッシュ
信号発生回路２２に出力する。前記スタータ信号φST
は、図２０に示すように、電源Ｖccが所定レベルに達し
たとき、Ｌレベルに立ち下がる信号である。
ccの投入に基づいてスタータ信号φＳＴをリフレッシュ
信号発生回路２２に出力する。前記スタータ信号φST
は、図２０に示すように、電源Ｖccが所定レベルに達し
たとき、Ｌレベルに立ち下がる信号である。
【０１５９】前記リフレッシュ信号発生回路２２は、前
記スタータ信号φＳＴに基づいてセルフリフレッシュ信
号φSTREF をセルフリフレッシュ回路２３及びセルフラ
イト回路２４に出力する。
記スタータ信号φＳＴに基づいてセルフリフレッシュ信
号φSTREF をセルフリフレッシュ回路２３及びセルフラ
イト回路２４に出力する。
【０１６０】前記セルフリフレッシュ回路２３は、前記
セルフリフレッシュ信号φSTREF に基づいて活性化さ
れ、ロウアドレスカウンタ２５にカウント信号φSTRAを
出力するとともに、センスアンプ活性化回路２６に活性
化信号φSTSAを出力する。
セルフリフレッシュ信号φSTREF に基づいて活性化さ
れ、ロウアドレスカウンタ２５にカウント信号φSTRAを
出力するとともに、センスアンプ活性化回路２６に活性
化信号φSTSAを出力する。
【０１６１】前記カウント信号φSTRA及び活性化信号φ
STSAは、図２０に示すように、一定周期でＨレベルとな
るパルス信号である。前記ロウアドレスカウンタ２５
は、前記カウント信号φSTRAをカウントし、そのカウン
ト値に基づくロウアドレス信号RADDをロウデコーダ２７
に出力する。また、前記センスアンプ活性化回路２６
は、活性化信号φSTSAに基づいてセンスアンプ群２８に
活性化電源を供給する。
STSAは、図２０に示すように、一定周期でＨレベルとな
るパルス信号である。前記ロウアドレスカウンタ２５
は、前記カウント信号φSTRAをカウントし、そのカウン
ト値に基づくロウアドレス信号RADDをロウデコーダ２７
に出力する。また、前記センスアンプ活性化回路２６
は、活性化信号φSTSAに基づいてセンスアンプ群２８に
活性化電源を供給する。
【０１６２】前記セルフライト回路２４は、前記セルフ
リフレッシュ信号φSTREF に基づいて活性化され、ライ
トアンプ活性化信号φSTW 及び書き込みデータφSTD を
ライトアンプ２９に出力する。
リフレッシュ信号φSTREF に基づいて活性化され、ライ
トアンプ活性化信号φSTW 及び書き込みデータφSTD を
ライトアンプ２９に出力する。
【０１６３】前記ライトアンプ活性化信号φSTW は、前
記活性化信号φSTSAに同期するパルス信号であり、書き
込みデータφSTD はＨレベル若しくはＬレベルのいずれ
かの一定値である。
記活性化信号φSTSAに同期するパルス信号であり、書き
込みデータφSTD はＨレベル若しくはＬレベルのいずれ
かの一定値である。
【０１６４】また、前記セルフライト回路２４はライト
アンプ活性化信号φSTW に同期するコラム選択信号φST
Y をコラムデコーダ３０に出力する。そして、セルアレ
イ３１内の記憶セルがロウデコーダ２７及びコラムデコ
ーダ３０で選択される。
アンプ活性化信号φSTW に同期するコラム選択信号φST
Y をコラムデコーダ３０に出力する。そして、セルアレ
イ３１内の記憶セルがロウデコーダ２７及びコラムデコ
ーダ３０で選択される。
【０１６５】前記セルフリフレッシュ回路２３は、セル
フリフレッシュ信号φSTREF の入力から所定時間後に前
記リフレッシュ信号発生回路２２に終了信号φREFFを出
力する。リフレッシュ信号発生回路２２は、図２０に示
すように、終了信号φREFFに基づいてセルフリフレッシ
ュ信号φSTREF をＬレベルに立ち下げ、自動書き込み動
作を終了する。
フリフレッシュ信号φSTREF の入力から所定時間後に前
記リフレッシュ信号発生回路２２に終了信号φREFFを出
力する。リフレッシュ信号発生回路２２は、図２０に示
すように、終了信号φREFFに基づいてセルフリフレッシ
ュ信号φSTREF をＬレベルに立ち下げ、自動書き込み動
作を終了する。
【０１６６】このように構成された自動書き込み回路を
備えたＤＲＡＭでは、電源の投入に基づいて、ロウアド
レスカウンタ２５からロウアドレス信号RADDが順次出力
され、そのロウアドレス信号RADDに基づいてセルアレイ
３１内のワード線が順次選択される。
備えたＤＲＡＭでは、電源の投入に基づいて、ロウアド
レスカウンタ２５からロウアドレス信号RADDが順次出力
され、そのロウアドレス信号RADDに基づいてセルアレイ
３１内のワード線が順次選択される。
【０１６７】また、ワード線の選択に同期して、コラム
ゲートが選択されるとともに、センスアンプ群２８及び
ライトアンプ２９が活性化される。そして、選択された
ワード線に接続された記憶セルに同一データが順次書き
込まれる。
ゲートが選択されるとともに、センスアンプ群２８及び
ライトアンプ２９が活性化される。そして、選択された
ワード線に接続された記憶セルに同一データが順次書き
込まれる。
【０１６８】このような動作により、電源投入後にセル
アレイ３１内の記憶セルにあらかじめ同一のセル情報が
書き込まれると、その後のセルフリフレッシュ動作時に
は、セルアレイ内の未使用領域では、連続する読み出し
サイクルで各ビット線ＢＬＳＡに読み出されるセル情報
が同一となるため、センスアンプからビット線ＢＬＳＡ
に出力される読み出しデータと、ビット線ＢＬＳＡのプ
リチャージレベルとの電位差が小さくなって、消費電力
を大きく低減することができる。
アレイ３１内の記憶セルにあらかじめ同一のセル情報が
書き込まれると、その後のセルフリフレッシュ動作時に
は、セルアレイ内の未使用領域では、連続する読み出し
サイクルで各ビット線ＢＬＳＡに読み出されるセル情報
が同一となるため、センスアンプからビット線ＢＬＳＡ
に出力される読み出しデータと、ビット線ＢＬＳＡのプ
リチャージレベルとの電位差が小さくなって、消費電力
を大きく低減することができる。
【０１６９】また、ＤＲＡＭの書き込み動作及び読み出
し動作を制御する外部コントローラから出力される制御
信号に基づいて、セルアレイ内であらかじめ同一セル情
報を書き込む領域を設定するようにしてもよい。
し動作を制御する外部コントローラから出力される制御
信号に基づいて、セルアレイ内であらかじめ同一セル情
報を書き込む領域を設定するようにしてもよい。
【０１７０】また、セルフリフレッシュ動作に限らず、
通常のリフレッシュ動作、外部から入力されるアドレス
信号に基づくリフレッシュ動作に先立って、同一ビット
線に接続された記憶セルにおいて、連続してリフレッシ
ュ動作が行われる記憶セルに対し同一のセル情報を書き
込むようにしてもよい。
通常のリフレッシュ動作、外部から入力されるアドレス
信号に基づくリフレッシュ動作に先立って、同一ビット
線に接続された記憶セルにおいて、連続してリフレッシ
ュ動作が行われる記憶セルに対し同一のセル情報を書き
込むようにしてもよい。
【０１７１】また、前記各実施の形態では、ビット線の
プリチャージ動作は、ワード線の選択終了後に直ちにＨ
レベルに立ち上がるプリチャージ信号に基づいて行う構
成としたが、次サイクルの読み出し動作の開始に基づい
てプリチャージ信号をＨレベルに立ち上げて、プリチャ
ージ動作を行うようにしてもよい。このような構成によ
り、現サイクルから次サイクルまでの時間が長い場合
に、プリチャージ動作を必要に応じて行うことができる
ので、無用なプリチャージ動作の実行を防止して、消費
電力を低減することができる。
プリチャージ動作は、ワード線の選択終了後に直ちにＨ
レベルに立ち上がるプリチャージ信号に基づいて行う構
成としたが、次サイクルの読み出し動作の開始に基づい
てプリチャージ信号をＨレベルに立ち上げて、プリチャ
ージ動作を行うようにしてもよい。このような構成によ
り、現サイクルから次サイクルまでの時間が長い場合
に、プリチャージ動作を必要に応じて行うことができる
ので、無用なプリチャージ動作の実行を防止して、消費
電力を低減することができる。
【０１７２】また、上記のようにセンスアンプ群２８を
同時に活性化して自動書き込み動作を行うとき、電源ノ
イズが発生して、誤動作が生じ易くなる場合には、セル
アレイ３１を複数のブロックに分割し、各ブロックのセ
ンスアンプ群を所定の時間差を隔てて活性化したり、セ
ンスアンプ活性化信号φSTSAの立ち上がり時には、活性
化電源の電流供給能力を制限することにより、電源ノイ
ズの低減を図るようにしてもよい。
同時に活性化して自動書き込み動作を行うとき、電源ノ
イズが発生して、誤動作が生じ易くなる場合には、セル
アレイ３１を複数のブロックに分割し、各ブロックのセ
ンスアンプ群を所定の時間差を隔てて活性化したり、セ
ンスアンプ活性化信号φSTSAの立ち上がり時には、活性
化電源の電流供給能力を制限することにより、電源ノイ
ズの低減を図るようにしてもよい。
【０１７３】（第十の実施の形態）一般的なＤＲＡＭで
は、前サイクルに入力されたアドレスに基づいて読み出
されたセル情報がセンスアンプで保持されているにもか
かわらず、現サイクルで同一のアドレスが入力される
と、前サイクルと同様の読み出し動作を再度行って、同
一のセル情報を読み出すように構成されているので、同
一の読み出しデータを出力するにもかかわらず、アドレ
スが入力されてからセル情報の読み出しまでに時間がか
かる。
は、前サイクルに入力されたアドレスに基づいて読み出
されたセル情報がセンスアンプで保持されているにもか
かわらず、現サイクルで同一のアドレスが入力される
と、前サイクルと同様の読み出し動作を再度行って、同
一のセル情報を読み出すように構成されているので、同
一の読み出しデータを出力するにもかかわらず、アドレ
スが入力されてからセル情報の読み出しまでに時間がか
かる。
【０１７４】上記各実施の形態の読み出し回路を備えた
ＤＲＡＭは、本実施の形態において、前サイクルに入力
されたアドレスをレジスタに記憶しておき、次いで、現
サイクルで同一のアドレスが入力されたとき、センスア
ンプで保持された前サイクルのセル情報を、そのまま現
サイクルのセル情報として読み出す回路を備えている。
ＤＲＡＭは、本実施の形態において、前サイクルに入力
されたアドレスをレジスタに記憶しておき、次いで、現
サイクルで同一のアドレスが入力されたとき、センスア
ンプで保持された前サイクルのセル情報を、そのまま現
サイクルのセル情報として読み出す回路を備えている。
【０１７５】図２１は、本実施の形態の回路図を示す。
外部から入力されるアドレス信号ＡＤはアドレスラッチ
回路４１に入力され、そのアドレス信号ＡＤはデコーダ
４１に入力される。
外部から入力されるアドレス信号ＡＤはアドレスラッチ
回路４１に入力され、そのアドレス信号ＡＤはデコーダ
４１に入力される。
【０１７６】前記デコーダ４１は、前記アドレス信号Ａ
Ｄに基づいてワード線選択信号を生成してワード線活性
化回路４２に出力し、ワード線活性化回路４２はワード
線選択信号に基づいてセルアレイ内の所定のワード線Ｗ
Ｌを選択する。また、前記アドレス信号ＡＤの入力に基
づいて、センスアンプ活性化回路４３は前サイクルの読
み出しデータを保持していたセンスアンプをリセット
し、ワード線ＷＬが選択されてから所定時間後にセンス
アンプを活性化する。
Ｄに基づいてワード線選択信号を生成してワード線活性
化回路４２に出力し、ワード線活性化回路４２はワード
線選択信号に基づいてセルアレイ内の所定のワード線Ｗ
Ｌを選択する。また、前記アドレス信号ＡＤの入力に基
づいて、センスアンプ活性化回路４３は前サイクルの読
み出しデータを保持していたセンスアンプをリセット
し、ワード線ＷＬが選択されてから所定時間後にセンス
アンプを活性化する。
【０１７７】センスアンプが活性化されると、そのセン
スアンプにおいて現サイクルのアドレス信号ＡＤに基づ
いた読み出しデータが保持される。センスアンプが活性
化されてから所定時間が経過すると、コラム制御回路４
４はコラム選択信号を出力して所定のビット線を選択
し、センスアンプにて保持された読み出しデータがデー
タバス上に出力される。
スアンプにおいて現サイクルのアドレス信号ＡＤに基づ
いた読み出しデータが保持される。センスアンプが活性
化されてから所定時間が経過すると、コラム制御回路４
４はコラム選択信号を出力して所定のビット線を選択
し、センスアンプにて保持された読み出しデータがデー
タバス上に出力される。
【０１７８】一方、前記アドレスラッチ回路４１に入力
されたアドレス信号ＡＤは、レジスタ４５にて次サイク
ルまで一時的に記憶される。そして、レジスタ４５は、
現サイクルのアドレス信号ＡＤが入力されると、記憶さ
れている前サイクルのアドレス信号ＡＤをＥＯＲ回路４
６に出力する。
されたアドレス信号ＡＤは、レジスタ４５にて次サイク
ルまで一時的に記憶される。そして、レジスタ４５は、
現サイクルのアドレス信号ＡＤが入力されると、記憶さ
れている前サイクルのアドレス信号ＡＤをＥＯＲ回路４
６に出力する。
【０１７９】前記ＥＯＲ回路４６は、アドレスラッチ回
路４１からの現サイクルのアドレス信号ＡＤと、レジス
タ４５からの前サイクルのアドレス信号ＡＤとが一致し
ているか否かを検出する。そして、ＥＯＲ回路４６は、
両アドレスの一致を検出すると一致検出信号φＡを外部
に出力するとともに、前記ワード線活性化回路４２、セ
ンスアンプ活性化回路４３、及びコラム制御回路４４に
出力する。
路４１からの現サイクルのアドレス信号ＡＤと、レジス
タ４５からの前サイクルのアドレス信号ＡＤとが一致し
ているか否かを検出する。そして、ＥＯＲ回路４６は、
両アドレスの一致を検出すると一致検出信号φＡを外部
に出力するとともに、前記ワード線活性化回路４２、セ
ンスアンプ活性化回路４３、及びコラム制御回路４４に
出力する。
【０１８０】そして、現サイクルのアドレス信号ＡＤ
と、前サイクルのアドレス信号ＡＤとが一致、即ち一致
検出信号φＡが各回路４２〜４４に入力されると、ワー
ド線活性化回路４２は非活性化される。また、センスア
ンプ活性化回路４３は前サイクルの読み出しデータを保
持していたセンスアンプのリセット動作を行わず、コラ
ム制御回路４４はコラム選択信号の出力タイミングを早
めてビット線の選択を行い、センスアンプにて保持され
た前サイクルの読み出しデータを現サイクルの読み出し
データとしてデータバス上に出力する。この実施の形態
では、現サイクルのアドレス信号ＡＤと、前サイクルの
アドレス信号ＡＤとが一致したとき、センスアンプ活性
化回路４３はセンスアンプのリセット動作を行わないた
め、前サイクルの読み出しデータがそのまま現サイクル
の読み出しデータとしてデータバス上に出力される。従
って、このように前サイクル及び現サイクルのアドレス
信号ＡＤが一致する場合、該信号ＡＤが入力されてから
セル情報の読み出すまでの時間を短縮することができ
る。
と、前サイクルのアドレス信号ＡＤとが一致、即ち一致
検出信号φＡが各回路４２〜４４に入力されると、ワー
ド線活性化回路４２は非活性化される。また、センスア
ンプ活性化回路４３は前サイクルの読み出しデータを保
持していたセンスアンプのリセット動作を行わず、コラ
ム制御回路４４はコラム選択信号の出力タイミングを早
めてビット線の選択を行い、センスアンプにて保持され
た前サイクルの読み出しデータを現サイクルの読み出し
データとしてデータバス上に出力する。この実施の形態
では、現サイクルのアドレス信号ＡＤと、前サイクルの
アドレス信号ＡＤとが一致したとき、センスアンプ活性
化回路４３はセンスアンプのリセット動作を行わないた
め、前サイクルの読み出しデータがそのまま現サイクル
の読み出しデータとしてデータバス上に出力される。従
って、このように前サイクル及び現サイクルのアドレス
信号ＡＤが一致する場合、該信号ＡＤが入力されてから
セル情報の読み出すまでの時間を短縮することができ
る。
【０１８１】（第十一の実施の形態）上記各実施の形態
の読み出し回路を備えたＤＲＡＭにおいて、本実施の形
態では、図２２に示すように前記センスアンプ１３に二
本のビット線ＢＬ１，ＢＬ２がそれぞれ転送ゲート１１
ａ，１１ｂを介して接続される。多数の記憶セルＣは、
これらビット線ＢＬ１，ＢＬ２のいずれか一本のビット
線にそれぞれ接続されるとともに、四本のワード線ＷＬ
１〜ＷＬ４の中のいずれか一本にそれぞれ接続される。
の読み出し回路を備えたＤＲＡＭにおいて、本実施の形
態では、図２２に示すように前記センスアンプ１３に二
本のビット線ＢＬ１，ＢＬ２がそれぞれ転送ゲート１１
ａ，１１ｂを介して接続される。多数の記憶セルＣは、
これらビット線ＢＬ１，ＢＬ２のいずれか一本のビット
線にそれぞれ接続されるとともに、四本のワード線ＷＬ
１〜ＷＬ４の中のいずれか一本にそれぞれ接続される。
【０１８２】図２３（ａ）に示すように、前記各ワード
線ＷＬ１〜ＷＬ４は図２１と同様にワード線活性化回路
４２に接続される。ワード線活性化回路４２は、アドレ
スラッチ回路４０からのアドレス信号ＡＤに基づいてデ
コーダ４１にて生成されたワード線選択信号により、前
記各ワード線ＷＬ１〜ＷＬ４の中のいずれか一本を選択
する。
線ＷＬ１〜ＷＬ４は図２１と同様にワード線活性化回路
４２に接続される。ワード線活性化回路４２は、アドレ
スラッチ回路４０からのアドレス信号ＡＤに基づいてデ
コーダ４１にて生成されたワード線選択信号により、前
記各ワード線ＷＬ１〜ＷＬ４の中のいずれか一本を選択
する。
【０１８３】また、前記デコーダ４１には、リフレッシ
ュカウンタ４７からのアドレス信号ＡＤＤが入力され
る。即ち、リフレッシュ動作（再書き込み動作）時にお
いて、デコーダ４１は、リフレッシュカウンタ４７から
のアドレス信号ＡＤＤに基づいたワード線選択信号を生
成する。ワード線活性化回路４２は、そのワード線選択
信号に基づいて各ワード線ＷＬ１〜ＷＬ４の中のいずれ
か一本を選択する。そして、所定の記憶セルＣが接続さ
れたビット線ＢＬ１，ＢＬ２のいずれか一本のビット線
がビット線選択信号φＢＴ１，φＢＴ２に基づいてセン
スアンプ１３と接続状態とされ、そのセンスアンプ１３
にて選択された記憶セルＣのリフレッシュ（再書き込
み）が行われる。
ュカウンタ４７からのアドレス信号ＡＤＤが入力され
る。即ち、リフレッシュ動作（再書き込み動作）時にお
いて、デコーダ４１は、リフレッシュカウンタ４７から
のアドレス信号ＡＤＤに基づいたワード線選択信号を生
成する。ワード線活性化回路４２は、そのワード線選択
信号に基づいて各ワード線ＷＬ１〜ＷＬ４の中のいずれ
か一本を選択する。そして、所定の記憶セルＣが接続さ
れたビット線ＢＬ１，ＢＬ２のいずれか一本のビット線
がビット線選択信号φＢＴ１，φＢＴ２に基づいてセン
スアンプ１３と接続状態とされ、そのセンスアンプ１３
にて選択された記憶セルＣのリフレッシュ（再書き込
み）が行われる。
【０１８４】ここで、ビット線ＢＬ１，ＢＬ２のいずれ
か一本のビット線が選択されているとき、他方のビット
線はフローティング状態になる。このフローティング状
態が長くなると、記憶セルＣで記憶されているデータが
リークし、異なるデータに変化するおそれがある。
か一本のビット線が選択されているとき、他方のビット
線はフローティング状態になる。このフローティング状
態が長くなると、記憶セルＣで記憶されているデータが
リークし、異なるデータに変化するおそれがある。
【０１８５】そのため、本実施の形態のＤＲＡＭは、個
々のビット線ＢＬ１，ＢＬ２のフローティング時間を短
くするために、リフレッシュ動作時において、各ビット
線ＢＬ１，ＢＬ２を交互に選択するように構成されてい
る。
々のビット線ＢＬ１，ＢＬ２のフローティング時間を短
くするために、リフレッシュ動作時において、各ビット
線ＢＬ１，ＢＬ２を交互に選択するように構成されてい
る。
【０１８６】即ち、前記リフレッシュカウンタ４７は、
各ビット線ＢＬ１，ＢＬ２が交互に選択されるように、
例えばワード線がＷＬ１→ＷＬ２→ＷＬ３→ＷＬ４の順
に選択されるようなアドレス信号ＡＤＤを生成するよう
に構成されている。
各ビット線ＢＬ１，ＢＬ２が交互に選択されるように、
例えばワード線がＷＬ１→ＷＬ２→ＷＬ３→ＷＬ４の順
に選択されるようなアドレス信号ＡＤＤを生成するよう
に構成されている。
【０１８７】また、図２３（ｂ）に示すように、リフレ
ッシュカウンタ４７にて生成されたアドレス信号ＡＤＤ
が、スクランブラ回路４８を介してデコーダ４１に入力
されるように構成する。このスクランブラ回路４８は、
上記と同様に、各ビット線ＢＬ１，ＢＬ２が交互に選択
されるように、例えばワード線がＷＬ１→ＷＬ２→ＷＬ
３→ＷＬ４の順に選択されるようなアドレス信号ＡＤＤ
に順序を変換し、そのアドレス信号ＡＤＤをデコーダ４
１に出力する。
ッシュカウンタ４７にて生成されたアドレス信号ＡＤＤ
が、スクランブラ回路４８を介してデコーダ４１に入力
されるように構成する。このスクランブラ回路４８は、
上記と同様に、各ビット線ＢＬ１，ＢＬ２が交互に選択
されるように、例えばワード線がＷＬ１→ＷＬ２→ＷＬ
３→ＷＬ４の順に選択されるようなアドレス信号ＡＤＤ
に順序を変換し、そのアドレス信号ＡＤＤをデコーダ４
１に出力する。
【０１８８】この実施の形態では、各ビット線ＢＬ１，
ＢＬ２が交互に選択されるため、個々のビット線ＢＬ
１，ＢＬ２のフローティング時間を短くすることができ
る。そのため、記憶セルＣで記憶されているデータのリ
ークを低減することができるので、記憶セルＣのデータ
を確実に保持することができる。
ＢＬ２が交互に選択されるため、個々のビット線ＢＬ
１，ＢＬ２のフローティング時間を短くすることができ
る。そのため、記憶セルＣで記憶されているデータのリ
ークを低減することができるので、記憶セルＣのデータ
を確実に保持することができる。
【０１８９】（第十二の実施の形態）上記各実施の形態
の読み出し回路を備えたＤＲＡＭにおいて、本実施の形
態では、図２４に示すように前記センスアンプ１３に二
本のビット線ＢＬ１，ＢＬ２がそれぞれ転送ゲート１１
ａ，１１ｂを介して接続される。各ビット線ＢＬ１，Ｂ
Ｌ２には、フローティング状態のときに各ビット線ＢＬ
１，ＢＬ２のレベルを前記センスアンプ１３に供給され
ている電源Ｖcc，Ｖss間にクランプするクランプ回路４
９ａ，４９ｂがそれぞれ設けられている。
の読み出し回路を備えたＤＲＡＭにおいて、本実施の形
態では、図２４に示すように前記センスアンプ１３に二
本のビット線ＢＬ１，ＢＬ２がそれぞれ転送ゲート１１
ａ，１１ｂを介して接続される。各ビット線ＢＬ１，Ｂ
Ｌ２には、フローティング状態のときに各ビット線ＢＬ
１，ＢＬ２のレベルを前記センスアンプ１３に供給され
ている電源Ｖcc，Ｖss間にクランプするクランプ回路４
９ａ，４９ｂがそれぞれ設けられている。
【０１９０】詳述すると、前記各クランプ回路４９ａ，
４９ｂは、二つのダイオードＤ１，Ｄ２から構成されて
いる。そして、ダイオードＤ１のアノードが各ビット線
ＢＬ１，ＢＬ２に接続され、そのカソードが電源Ｖccよ
りダイオードＤ１のしきい値Ｖthだけ低いレベルの電源
ＶPNに接続される。また、ダイオードＤ２のカソードが
各ビット線ＢＬ１，ＢＬ２に接続され、そのアノードが
電源ＶssよりダイオードＤ２のしきい値Ｖthだけ高いレ
ベルの電源ＶNPに接続される。従って、各ビット線ＢＬ
１，ＢＬ２がフローティング状態のとき、各ダイオード
Ｄ１，Ｄ２を介してそれぞれ電源ＶPN，ＶNPが供給され
るので、各ビット線ＢＬ１，ＢＬ２のレベルが電源Ｖc
c，Ｖss間にクランプされる。
４９ｂは、二つのダイオードＤ１，Ｄ２から構成されて
いる。そして、ダイオードＤ１のアノードが各ビット線
ＢＬ１，ＢＬ２に接続され、そのカソードが電源Ｖccよ
りダイオードＤ１のしきい値Ｖthだけ低いレベルの電源
ＶPNに接続される。また、ダイオードＤ２のカソードが
各ビット線ＢＬ１，ＢＬ２に接続され、そのアノードが
電源ＶssよりダイオードＤ２のしきい値Ｖthだけ高いレ
ベルの電源ＶNPに接続される。従って、各ビット線ＢＬ
１，ＢＬ２がフローティング状態のとき、各ダイオード
Ｄ１，Ｄ２を介してそれぞれ電源ＶPN，ＶNPが供給され
るので、各ビット線ＢＬ１，ＢＬ２のレベルが電源Ｖc
c，Ｖss間にクランプされる。
【０１９１】この実施の形態では、各ビット線ＢＬ１，
ＢＬ２がフローティング状態のとき、そのレベルが電源
Ｖcc，Ｖss間にクランプされるので、記憶セルＣに記憶
されているデータのリークを防止することができる。
ＢＬ２がフローティング状態のとき、そのレベルが電源
Ｖcc，Ｖss間にクランプされるので、記憶セルＣに記憶
されているデータのリークを防止することができる。
【０１９２】（第十三の実施の形態）図２５は、前記セ
ンスアンプ１３に活性化電源ＶSAH ，ＶSAL を供給する
電源制御回路の別の実施の形態を示す。ここで、図２で
示した前記電源制御回路１４は二つのインバータ回路１
５ａ，１５ｂで構成されており、センスアンプ活性化信
号φＳＡの遷移時に、各インバータ回路１５ａ，１５ｂ
で貫通電流が発生する。
ンスアンプ１３に活性化電源ＶSAH ，ＶSAL を供給する
電源制御回路の別の実施の形態を示す。ここで、図２で
示した前記電源制御回路１４は二つのインバータ回路１
５ａ，１５ｂで構成されており、センスアンプ活性化信
号φＳＡの遷移時に、各インバータ回路１５ａ，１５ｂ
で貫通電流が発生する。
【０１９３】この実施の形態の電源制御回路１４ｃで
は、前記インバータ回路１５ａを構成するＰチャネル及
びＮチャネルＭＯＳトランジスタＴr21 ，Ｔr22 のゲー
トにそれぞれセンスアンプ活性化信号φＳＡ１，φＳＡ
２が入力される。また、前記インバータ回路１５ｂを構
成するＰチャネル及びＮチャネルＭＯＳトランジスタＴ
r23 ，Ｔr24 のゲートにそれぞれセンスアンプ活性化信
号φＳＡ３，φＳＡ４が入力される。
は、前記インバータ回路１５ａを構成するＰチャネル及
びＮチャネルＭＯＳトランジスタＴr21 ，Ｔr22 のゲー
トにそれぞれセンスアンプ活性化信号φＳＡ１，φＳＡ
２が入力される。また、前記インバータ回路１５ｂを構
成するＰチャネル及びＮチャネルＭＯＳトランジスタＴ
r23 ，Ｔr24 のゲートにそれぞれセンスアンプ活性化信
号φＳＡ３，φＳＡ４が入力される。
【０１９４】前記センスアンプ活性化信号φＳＡ１〜φ
ＳＡ４は、図２６に示すように遷移する。即ち、センス
アンプ１３を非活性化すべく活性化電源ＶSAH をＬレベ
ル、活性化電源ＶSAL をＨレベルとするとき、先にセン
スアンプ活性化信号φＳＡ１を立ち上げ、センスアンプ
活性化信号φＳＡ４を立ち下げる。すると、トランジス
タＴr21 ，Ｔr24 がオフされる。次いで、トランジスタ
Ｔr21 ，Ｔr24 がオフされると同時に、センスアンプ活
性化信号φＳＡ２を立ち上げ、センスアンプ活性化信号
φＳＡ３を立ち下げる。すると、トランジスタＴr22 ，
Ｔr23 がオンされる。
ＳＡ４は、図２６に示すように遷移する。即ち、センス
アンプ１３を非活性化すべく活性化電源ＶSAH をＬレベ
ル、活性化電源ＶSAL をＨレベルとするとき、先にセン
スアンプ活性化信号φＳＡ１を立ち上げ、センスアンプ
活性化信号φＳＡ４を立ち下げる。すると、トランジス
タＴr21 ，Ｔr24 がオフされる。次いで、トランジスタ
Ｔr21 ，Ｔr24 がオフされると同時に、センスアンプ活
性化信号φＳＡ２を立ち上げ、センスアンプ活性化信号
φＳＡ３を立ち下げる。すると、トランジスタＴr22 ，
Ｔr23 がオンされる。
【０１９５】一方、センスアンプ１３を活性化すべく活
性化電源ＶSAH をＨレベル、活性化電源ＶSAL をＬレベ
ルとするとき、先にセンスアンプ活性化信号φＳＡ２を
立ち下げ、センスアンプ活性化信号φＳＡ３を立ち上げ
る。すると、トランジスタＴr22 ，Ｔr23 がオフされ
る。次いで、トランジスタＴr22 ，Ｔr23 がオフされる
と同時に、センスアンプ活性化信号φＳＡ１を立ち下
げ、センスアンプ活性化信号φＳＡ４を立ち上げる。す
ると、トランジスタＴr21 ，Ｔr24 がオンされる。
性化電源ＶSAH をＨレベル、活性化電源ＶSAL をＬレベ
ルとするとき、先にセンスアンプ活性化信号φＳＡ２を
立ち下げ、センスアンプ活性化信号φＳＡ３を立ち上げ
る。すると、トランジスタＴr22 ，Ｔr23 がオフされ
る。次いで、トランジスタＴr22 ，Ｔr23 がオフされる
と同時に、センスアンプ活性化信号φＳＡ１を立ち下
げ、センスアンプ活性化信号φＳＡ４を立ち上げる。す
ると、トランジスタＴr21 ，Ｔr24 がオンされる。
【０１９６】従って、この実施の形態の電源制御回路１
４ｃでは、センスアンプ１３の活性又は非活性化すべく
センスアンプ活性化信号φＳＡ１〜φＳＡ４が遷移して
も、インバータ回路１５ａ，１５ｂで貫通電流が発生す
ることはない。そのため、電源制御回路１４ｃの消費電
力を低減することができる。
４ｃでは、センスアンプ１３の活性又は非活性化すべく
センスアンプ活性化信号φＳＡ１〜φＳＡ４が遷移して
も、インバータ回路１５ａ，１５ｂで貫通電流が発生す
ることはない。そのため、電源制御回路１４ｃの消費電
力を低減することができる。
【０１９７】（第十四の実施の形態）図２９は、上記し
たデータ読み出し回路が、従来のタイミングで動作した
場合の波形図を示す。なお、以下の説明には、図２に示
す第一の実施の形態の回路図を参照しながら説明する。
たデータ読み出し回路が、従来のタイミングで動作した
場合の波形図を示す。なお、以下の説明には、図２に示
す第一の実施の形態の回路図を参照しながら説明する。
【０１９８】前サイクルの読み出し命令ＡＣＴ１に応じ
て、例えばワード線ＷＬ１が選択され、Ｈレベルの読み
出しデータがビット線ＢＬＳＡに出力されている。この
とき、センスアンプ１３の活性化電源ＶSAH が電源Ｖcc
であり、活性化電源ＶSAL が電源Ｖssであって、センス
アンプ１３は活性状態にある。そして、ビット線ＢＬＳ
Ａに出力された読み出しデータが、ビット線ＢＬを介し
て選択されている記憶セルＣに再書き込みされ、その
後、ビット線ＢＬＳＡ，バーＢＬＳＡに出力された読み
出しデータが、データバスＤＢ，バーＤＢに出力され
る。
て、例えばワード線ＷＬ１が選択され、Ｈレベルの読み
出しデータがビット線ＢＬＳＡに出力されている。この
とき、センスアンプ１３の活性化電源ＶSAH が電源Ｖcc
であり、活性化電源ＶSAL が電源Ｖssであって、センス
アンプ１３は活性状態にある。そして、ビット線ＢＬＳ
Ａに出力された読み出しデータが、ビット線ＢＬを介し
て選択されている記憶セルＣに再書き込みされ、その
後、ビット線ＢＬＳＡ，バーＢＬＳＡに出力された読み
出しデータが、データバスＤＢ，バーＤＢに出力され
る。
【０１９９】次いで、プリチャージ命令ＰＲＥに応じ
て、ワード線ＷＬ１がＬレベルに立ち下がる。また、セ
ンスアンプ１３の活性化電源ＶSAH が電源Ｖssとなると
ともに、活性化電源ＶSAL が電源Ｖccとなり、センスア
ンプ１３が不活性化される。さらに、プリチャージ信号
φＢＲに基づいて前記短絡用トランジスタ１２が導通さ
れ、ビット線ＢＬＳＡ，バーＢＬＳＡが短絡される。す
ると、ビット線ＢＬ，ＢＬＳＡとビット線・バーＢＬＳ
Ａの電位が均等化される。
て、ワード線ＷＬ１がＬレベルに立ち下がる。また、セ
ンスアンプ１３の活性化電源ＶSAH が電源Ｖssとなると
ともに、活性化電源ＶSAL が電源Ｖccとなり、センスア
ンプ１３が不活性化される。さらに、プリチャージ信号
φＢＲに基づいて前記短絡用トランジスタ１２が導通さ
れ、ビット線ＢＬＳＡ，バーＢＬＳＡが短絡される。す
ると、ビット線ＢＬ，ＢＬＳＡとビット線・バーＢＬＳ
Ａの電位が均等化される。
【０２００】次いで、現サイクルの読み出し命令ＡＣＴ
２に応じて、例えばワード線ＷＬ２が選択されてＨレベ
ルに立ち上がる。すると、ワード線ＷＬ２で選択された
記憶セルＣからビット線ＢＬを介してビット線ＢＬＳＡ
にセル情報が読み出され、この場合、ビット線ＢＬＳＡ
にＨレベルのセル情報が読み出される。
２に応じて、例えばワード線ＷＬ２が選択されてＨレベ
ルに立ち上がる。すると、ワード線ＷＬ２で選択された
記憶セルＣからビット線ＢＬを介してビット線ＢＬＳＡ
にセル情報が読み出され、この場合、ビット線ＢＬＳＡ
にＨレベルのセル情報が読み出される。
【０２０１】次いで、前記転送ゲート１１が不導通とな
り、センスアンプ１３の活性化電源ＶSAH が電源Ｖccと
なるとともに、活性化電源ＶSAL が電源Ｖssとなる。す
ると、センスアンプ１３が活性化されてビット線ＢＬＳ
Ａ，バーＢＬＳＡの電位差が増幅され、ビット線ＢＬＳ
Ａは電源Ｖccレベル、ビット線・バーＢＬＳＡは電源Ｖ
ssレベルとなる。そして、ビット線ＢＬＳＡに出力され
た読み出しデータが、ビット線ＢＬを介して選択されて
いる記憶セルＣに再書き込みされ、その後、ビット線Ｂ
ＬＳＡ，バーＢＬＳＡに出力された読み出しデータが、
データバスＤＢ，バーＤＢに出力されて、この読み出し
サイクルが終了する。
り、センスアンプ１３の活性化電源ＶSAH が電源Ｖccと
なるとともに、活性化電源ＶSAL が電源Ｖssとなる。す
ると、センスアンプ１３が活性化されてビット線ＢＬＳ
Ａ，バーＢＬＳＡの電位差が増幅され、ビット線ＢＬＳ
Ａは電源Ｖccレベル、ビット線・バーＢＬＳＡは電源Ｖ
ssレベルとなる。そして、ビット線ＢＬＳＡに出力され
た読み出しデータが、ビット線ＢＬを介して選択されて
いる記憶セルＣに再書き込みされ、その後、ビット線Ｂ
ＬＳＡ，バーＢＬＳＡに出力された読み出しデータが、
データバスＤＢ，バーＤＢに出力されて、この読み出し
サイクルが終了する。
【０２０２】このように従来のタイミングで動作した場
合、上記したようにビット線ＢＬ，ＢＬＳＡ，バーＢＬ
ＳＡの全容量が従来のビット線と比して約半分であるた
め、ビット線ＢＬ，ＢＬＳＡとビット線・バーＢＬＳＡ
の電位の均等化が短時間で行うことが可能でありなが
ら、その均等化を行うために用意される時間が必要以上
に長い。つまり、プリチャージ命令ＰＲＥに応じて、ビ
ット線ＢＬ，ＢＬＳＡとビット線・バーＢＬＳＡの電位
の均等化させることが問題となっている。
合、上記したようにビット線ＢＬ，ＢＬＳＡ，バーＢＬ
ＳＡの全容量が従来のビット線と比して約半分であるた
め、ビット線ＢＬ，ＢＬＳＡとビット線・バーＢＬＳＡ
の電位の均等化が短時間で行うことが可能でありなが
ら、その均等化を行うために用意される時間が必要以上
に長い。つまり、プリチャージ命令ＰＲＥに応じて、ビ
ット線ＢＬ，ＢＬＳＡとビット線・バーＢＬＳＡの電位
の均等化させることが問題となっている。
【０２０３】図２７は、上記問題を解消するタイミング
で動作した場合の波形図を示す。即ち、プリチャージ命
令ＰＲＥが省略され、現サイクルの読み出し命令ＡＣＴ
２に応じて、前サイクルにおけるワード線ＷＬ１の立ち
下げ、センスアンプ１３の不活性化、ビット線ＢＬ，Ｂ
ＬＳＡとビット線・バーＢＬＳＡの電位の均等化がそれ
ぞれ行われる。
で動作した場合の波形図を示す。即ち、プリチャージ命
令ＰＲＥが省略され、現サイクルの読み出し命令ＡＣＴ
２に応じて、前サイクルにおけるワード線ＷＬ１の立ち
下げ、センスアンプ１３の不活性化、ビット線ＢＬ，Ｂ
ＬＳＡとビット線・バーＢＬＳＡの電位の均等化がそれ
ぞれ行われる。
【０２０４】このようにすれば、ビット線ＢＬ，ＢＬＳ
Ａとビット線・バーＢＬＳＡの電位を均等化する時間が
短くなるが、その時間内でビット線ＢＬ，ＢＬＳＡとビ
ット線・バーＢＬＳＡの電位の均等化が十分に行うこと
ができる。
Ａとビット線・バーＢＬＳＡの電位を均等化する時間が
短くなるが、その時間内でビット線ＢＬ，ＢＬＳＡとビ
ット線・バーＢＬＳＡの電位の均等化が十分に行うこと
ができる。
【０２０５】そして、均等化にかかる時間が短縮された
分、ワード線ＷＬ１の立ち下げや、センスアンプ１３の
不活性化を遅らせれば、前サイクルにおける記憶セルＣ
への再書き込みを十分に行うことができる。また、その
分だけ現サイクルの読み出し動作を早めれば、データ読
み出し速度を高速化することができる。
分、ワード線ＷＬ１の立ち下げや、センスアンプ１３の
不活性化を遅らせれば、前サイクルにおける記憶セルＣ
への再書き込みを十分に行うことができる。また、その
分だけ現サイクルの読み出し動作を早めれば、データ読
み出し速度を高速化することができる。
【０２０６】また、図２８に示すように、前サイクルの
読み出し命令ＡＣＴ１に応じて選択されたワード線ＷＬ
１を、同読み出し命令ＡＣＴ１から所定時間、即ち記憶
セルＣへの再書き込みを十分行う時間が経過した後に立
ち下げるようにしても、上記と同様の作用効果がある。
また、選択されたワード線ＷＬ１を、前記プリチャージ
命令ＰＲＥに応じて立ち下げるようにしてもよい。
読み出し命令ＡＣＴ１に応じて選択されたワード線ＷＬ
１を、同読み出し命令ＡＣＴ１から所定時間、即ち記憶
セルＣへの再書き込みを十分行う時間が経過した後に立
ち下げるようにしても、上記と同様の作用効果がある。
また、選択されたワード線ＷＬ１を、前記プリチャージ
命令ＰＲＥに応じて立ち下げるようにしてもよい。
【０２０７】（第十五の実施の形態）図３０は、データ
記憶装置５０を示す。データ記憶装置５０は、上記各実
施の形態の読み出し回路を備えたＤＲＡＭ５１と、その
ＤＲＡＭ５１のセルデータをリセットするセルデータリ
セット回路５２とを備えている。
記憶装置５０を示す。データ記憶装置５０は、上記各実
施の形態の読み出し回路を備えたＤＲＡＭ５１と、その
ＤＲＡＭ５１のセルデータをリセットするセルデータリ
セット回路５２とを備えている。
【０２０８】前記セルデータリセット回路５２は、ＤＲ
ＡＭ５１を使用していたプログラムが終了した時に、そ
のプログラムが使用していた領域の各記憶セルに同一デ
ータを自動的に書き込んでセルアレイ内のデータをリセ
ットする。また、セルデータリセット回路５２は、電源
投入時にセルアレイ内の各記憶セルに同一データを自動
的に書き込んでセルアレイ内のデータをリセットする。
ＡＭ５１を使用していたプログラムが終了した時に、そ
のプログラムが使用していた領域の各記憶セルに同一デ
ータを自動的に書き込んでセルアレイ内のデータをリセ
ットする。また、セルデータリセット回路５２は、電源
投入時にセルアレイ内の各記憶セルに同一データを自動
的に書き込んでセルアレイ内のデータをリセットする。
【０２０９】このようにすれば、ＤＲＡＭ５１を使用し
ていたプログラムの終了後や、電源投入後にセルアレイ
内の記憶セルにあらかじめ同一のセル情報が書き込まれ
ると、その後のリフレッシュ動作時において、ＤＲＡＭ
５１では連続する読み出しサイクルで各ビット線に読み
出されるセル情報が同一となる。そのため、センスアン
プからビット線に出力される読み出しデータと、ビット
線のプリチャージレベルとの電位差が小さくなって、消
費電力を大きく低減することができる。
ていたプログラムの終了後や、電源投入後にセルアレイ
内の記憶セルにあらかじめ同一のセル情報が書き込まれ
ると、その後のリフレッシュ動作時において、ＤＲＡＭ
５１では連続する読み出しサイクルで各ビット線に読み
出されるセル情報が同一となる。そのため、センスアン
プからビット線に出力される読み出しデータと、ビット
線のプリチャージレベルとの電位差が小さくなって、消
費電力を大きく低減することができる。
【０２１０】
【発明の効果】以上詳述したように、この発明はデータ
読み出し速度の高速化及び消費電力の低減を図り得る半
導体記憶装置のデータ読み出し回路を提供することがで
きる。
読み出し速度の高速化及び消費電力の低減を図り得る半
導体記憶装置のデータ読み出し回路を提供することがで
きる。
【図１】 本発明の原理説明図である。
【図２】 第一の実施の形態を示す回路図である。
【図３】 第一の実施の形態の動作を示す波形図であ
る。
る。
【図４】 第一の実施の形態の動作を示す波形図であ
る。
る。
【図５】 第一の実施の形態の動作を示す波形図であ
る。
る。
【図６】 第一の実施の形態の動作を示す波形図であ
る。
る。
【図７】 第二の実施の形態を示す回路図である。
【図８】 第三の実施の形態を示す回路図である。
【図９】 第四の実施の形態を示す回路図である。
【図１０】第五の実施の形態を示す回路図である。
【図１１】第六の実施の形態を示す回路図である。
【図１２】第六の実施の形態の動作を示す波形図であ
る。
る。
【図１３】第七の実施の形態を示す回路図である。
【図１４】第七の実施の形態の動作を示す波形図であ
る。
る。
【図１５】第八の実施の形態を示す回路図である。
【図１６】第八の実施の形態を示す回路図である。
【図１７】第八の実施の形態の動作を示す波形図であ
る。
る。
【図１８】第八の実施の形態の動作を示す波形図であ
る。
る。
【図１９】第九の実施の形態を示すブロック図である。
【図２０】第九の実施の形態の動作を示す波形図であ
る。
る。
【図２１】第十の実施の形態を示すブロック図である。
【図２２】第十一の実施の形態を示す回路図である。
【図２３】第十一の実施の形態を示すブロック図であ
る。
る。
【図２４】第十二の実施の形態を示す回路図である。
【図２５】第十三の実施の形態を示す回路図である。
【図２６】第十三の実施の形態の動作を示す波形図であ
る。
る。
【図２７】第十四の実施の形態の動作示す波形図であ
る。
る。
【図２８】第十四の実施の形態の動作示す波形図であ
る。
る。
【図２９】従来のタイミングで各実施の形態のデータ読
み出し回路を動作させた場合の波形図である。
み出し回路を動作させた場合の波形図である。
【図３０】第十五の実施の形態を示すブロック図であ
る。
る。
【図３１】従来例を示す回路図である。
【図３２】従来例の動作を示す波形図である。
１１ 第一のスイッチ回路 １２ 第二のスイッチ回路 １３ センスアンプ ＢＬ 一次側ビット線（第一のビット線） ＢＬＳＡ 二次側ビット線 バーＢＬＳＡ 二次側ビット線（第二のビット線） ＷＬ ワード線 Ｃ 記憶セル φＢＲ プリチャージ信号 ＶSAH ，ＶSAL センスアンプ活性化信号
Claims (25)
- 【請求項１】 センスアンプに接続された一対の第一及
び第二のビット線を、プリチャージ信号に基づいて同一
電位とするプリチャージ動作と、 ワード線の選択に基づいて記憶セルから前記第一のビッ
ト線に読み出されたセル情報を、センスアンプ活性化信
号に基づいて前記センスアンプで増幅して該第一及び第
二のビット線に読み出しデータとして出力する読み出し
動作とを行う半導体記憶装置であって、 前記第一のビット線は、記憶セルに接続される一次側第
一のビット線と、前記センスアンプに接続される二次側
第一のビット線とを、前記センスアンプの活性化から一
定時間に限り不導通となる第一のスイッチ回路を介して
接続して構成し、 前記第二のビット線は、センスアンプに接続される二次
側第二のビット線で構成し、該二次側第二のビット線を
前記プリチャージ信号に基づいて導通する第二のスイッ
チ回路を介して前記第一のビット線に接続して構成した
ことを特徴とする半導体記憶装置。 - 【請求項２】 前記第二のビット線は、前記第二のスイ
ッチ回路を介して前記第一のビット線の二次側ビット線
に接続したことを特徴とする請求項１記載の半導体記憶
装置。 - 【請求項３】 前記第二のビット線は、前記第二のスイ
ッチ回路を介して前記第一のビット線の一次側ビット線
に接続したことを特徴とする請求項１記載の半導体記憶
装置。 - 【請求項４】 前記第一及び第二のビット線のいずれか
一方を、コラムゲートを介してデータバスに接続したこ
とを特徴とする請求項２乃至３のいずれかに記載の半導
体記憶装置。 - 【請求項５】 前記第二のビット線の二次側ビット線
は、記憶セルが接続された一次側ビット線に転送ゲート
を介して接続し、前記転送ゲートは、前記第一のスイッ
チ回路が導通する読み出しサイクルでは不導通としたこ
とを特徴とする請求項１乃至４のいずれかに記載の半導
体記憶装置。 - 【請求項６】 前記センスアンプは、前記プリチャージ
動作時にその出力信号をハイインピーダンスとする活性
化電源制御回路を備えたことを特徴とする請求項１記載
の半導体記憶装置。 - 【請求項７】 前記活性化電源制御回路は、前記プリチ
ャージ動作時に活性化電源を反転させて、前記センスア
ンプの出力信号をハイインピーダンスとすることを特徴
とする請求項６記載の半導体記憶装置。 - 【請求項８】 前記活性化電源制御回路は、前記プリチ
ャージ動作時に活性化電源の供給を遮断して、前記セン
スアンプの出力信号をハイインピーダンスとすることを
特徴とする請求項６記載の半導体記憶装置。 - 【請求項９】 前記活性化電源制御回路は、前記プリチ
ャージ動作時に活性化電源の反転に先立って、センスア
ンプの活性化電源入力端子を短絡することを特徴とする
請求項７記載の半導体記憶装置。 - 【請求項１０】 前記第一のビット線の二次側ビット線
には、該二次側ビット線のプリチャージレベルが高電位
側電源に近いレベルであるとき、該二次側ビット線に読
み出されたセル情報に基づく電位を、前記センスアンプ
の増幅動作に先立って容量結合動作により引き上げ、該
二次側ビット線のプリチャージレベルが低電位側電源に
近いレベルであるとき、該二次側ビット線に読み出され
たセル情報に基づく電位を、前記センスアンプの増幅動
作に先立って容量結合動作により引き下げるセル情報増
強回路を備えたことを特徴とする請求項１記載の半導体
記憶装置。 - 【請求項１１】 前記セル情報増強回路は、前記第一の
ビット線の二次側ビット線にＰＭＯＳ容量とＮＭＯＳ容
量のゲートを接続し、前記ＮＭＯＳ容量のドレインには
前記センスアンプの増幅動作に先立って立ち上がる制御
信号を入力し、前記ＰＭＯＳ容量のソースには前記セン
スアンプの増幅動作に先立って立ち下がる制御信号を入
力したことを特徴とする請求項１０記載の半導体記憶装
置。 - 【請求項１２】 同一の前記一次側ビット線に接続され
る記憶セルにおいて、セルフリフレッシュ動作時に連続
してセルフリフレッシュ動作を行う少なくとも２つの記
憶セルに対し、電源の投入時に同一のセル情報を書き込
む自動書き込み回路を備えたことを特徴とする請求項１
乃至１１のいずれかに記載の半導体記憶装置。 - 【請求項１３】 同一の前記一次側ビット線に接続され
る記憶セルにおいて、セル情報のリフレッシュ動作時に
連続してリフレッシュ動作を行う少なくとも２つの記憶
セルに対し、電源の投入時に同一のセル情報を書き込む
自動書き込み回路を備えたことを特徴とする請求項１乃
至１１のいずれかに記載の半導体記憶装置。 - 【請求項１４】 同一の前記一次側ビット線に接続され
る記憶セルにおいて、セルフリフレッシュ動作時に連続
してセルフリフレッシュ動作を行う少なくとも２つの記
憶セルに対し、外部から入力される制御信号に基づいて
同一のセル情報を書き込む自動書き込み回路を備えたこ
とを特徴とする請求項１乃至１１のいずれかに記載の半
導体記憶装置。 - 【請求項１５】 セル情報の読み出し動作時には、第一
のビット線の一次側ビット線に読み出されたセル情報を
センスアンプに接続された二次側ビット線に伝達し、 セル情報の増幅動作時には、前記一次側ビット線と二次
側ビット線との接続を遮断し、記憶セルに接続されない
二次側ビット線のみで構成される第二のビット線と、前
記第一のビット線の二次側ビット線の電位差を該センス
アンプで増幅して読み出しデータを生成し、次いで前記
第一のビット線の一次側ビット線と二次側ビット線とを
接続して、セル情報を読み出した記憶セルに読み出しデ
ータの再書き込みを行い、 ビット線のプリチャージ動作時には、センスアンプの出
力信号をハイインピーダンスとして、前記第一のビット
線と第二のビット線を短絡して、充電容量の大きい第一
のビット線と充電容量の小さい第二のビット線に蓄えら
れた充電電荷を均等に再配分することによりプリチャー
ジ動作を行うことを特徴とする半導体記憶装置のデータ
読み出し方法。 - 【請求項１６】 前記プリチャージ動作は、読み出しサ
イクルの開始に基づいて入力されるプリチャージ信号に
基づいて行うことを特徴とする請求項１乃至１１のいず
れかに記載の半導体記憶装置。 - 【請求項１７】 前記センスアンプは、現サイクルにお
けるセンスアンプの不活性化まで前サイクルで読み出し
たセル情報を保持しているものであって、 前サイクルに入力されたアドレス信号を記憶する記憶手
段と、 前記記憶手段で記憶した前サイクルのアドレス信号と、
現サイクルのアドレス信号との一致を検出し、両アドレ
スが一致したとき、一致検出信号を出力する一致検出手
段とを備え、 前記一致検出手段からの一致検出信号に基づいて、現サ
イクルのアドレス信号に基づくワード線の選択動作を行
わず、前サイクルで読み出したセル情報を、現サイクル
における読み出しデータとして出力するようにしたこと
を特徴とする請求項１に記載の半導体記憶装置。 - 【請求項１８】 前記センスアンプには、多数の前記第
一のビット線が接続されるものであり、各ビット線には
多数のワード線にそれぞれ接続される多数の記憶セルが
接続されるものであり、各ワード線は、リフレッシュ動
作時にリフレッシュカウンタからのアドレス信号に基づ
いて選択されるものであって、 前記リフレッシュカウンタは、各ビット線を順次選択す
べく各ビット線に接続された記憶セルを選択するよう
に、その記憶セルに接続されたワード線を選択する順序
のアドレス信号を出力するようにしたことを特徴とする
請求項１に記載の半導体記憶装置。 - 【請求項１９】 前記センスアンプには、多数の前記第
一のビット線が接続されるものであり、各ビット線には
多数のワード線にそれぞれ接続される多数の記憶セルが
接続されるものであり、各ワード線は、リフレッシュ動
作時にリフレッシュカウンタからのアドレス信号に基づ
いて選択されるものであって、 前記リフレッシュカウンタの後段にはスクランブラ回路
が接続され、スクランブラ回路は、リフレッシュカウン
タからのアドレス信号を、各ビット線を順次選択すべく
各ビット線に接続された記憶セルを選択するように、そ
の記憶セルに接続されたワード線を選択する順序に変換
するようにしたことを特徴とする請求項１に記載の半導
体記憶装置。 - 【請求項２０】 前記センスアンプには、多数の第一の
ビット線が接続されるものであり、 前記各ビット線には、そのビット線の電位を前記センス
アンプに供給される電源レベルの範囲内でクランプする
クランプ回路を設けたことを特徴とする請求項１に記載
の半導体記憶装置。 - 【請求項２１】 前記クランプ回路は第一及び第二のダ
イオードからなり、 前記第一のダイオードのアノードを各ビット線に接続す
るとともに、そのカソードに前記センスアンプに供給さ
れる高電位側電源より該ダイオードのしきい値だけ低い
レベルの電源を供給し、 前記第二のダイオードのカソードを各ビット線に接続す
るとともに、そのアノードに前記センスアンプに供給さ
れる低電位側電源より該ダイオードのしきい値だけ高い
レベルの電源を供給するようにしたことを特徴とする請
求項２０に記載の半導体記憶装置。 - 【請求項２２】 前記活性化電源制御回路は、前記プリ
チャージ動作時に活性化電源を反転させるべく、高電位
側電源を供給するプルアップ側トランジスタと、低電位
側電源を供給するプルダウン側トランジスタとを備え、 前記活性化電源を高電位側電源レベルから低電位側電源
レベルに切り替えるときには、先にプルアップ側トラン
ジスタをオフさせ、そのトランジスタがオフした後に、
プルダウン側トランジスタをオンさせ、前記活性化電源
を低電位側電源レベルから高電位側電源レベルに切り替
えるときには、先にプルダウン側トランジスタをオフさ
せ、そのトランジスタがオフした後に、プルアップ側ト
ランジスタをオンさせるように制御することを特徴とす
る請求項７に記載の半導体記憶装置。 - 【請求項２３】 前記プリチャージ動作は、現サイクル
の読み出し命令で開始されることを特徴とする請求項１
に記載の半導体記憶装置。 - 【請求項２４】 請求項１乃至１１のいずれかに記載の
半導体記憶装置と、 前記記憶装置を使用していたプログラムが終了した時
に、そのプログラムが使用していた領域の少なくとも２
つの記憶セルに同一データを自動的に書き込んでセルア
レイ内のデータをリセットするセルデータリセット回路
とを備えたことを特徴とするデータ記憶装置。 - 【請求項２５】 請求項１乃至１１のいずれかに記載の
半導体記憶装置と、 電源投入時に前記記憶装置のセルアレイ内の少なくとも
２つの記憶セルに同一データを自動的に書き込んでセル
アレイ内のデータをリセットするセルデータリセット回
路とを備えたことを特徴とするデータ記憶装置。
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