JPH11233458A - 半導体素子の製造方法およびその製造に用いる半導体ウエハ - Google Patents

半導体素子の製造方法およびその製造に用いる半導体ウエハ

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JPH11233458A
JPH11233458A JP3553998A JP3553998A JPH11233458A JP H11233458 A JPH11233458 A JP H11233458A JP 3553998 A JP3553998 A JP 3553998A JP 3553998 A JP3553998 A JP 3553998A JP H11233458 A JPH11233458 A JP H11233458A
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semiconductor
semiconductor element
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JP3553998A
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Inventor
Kota Tanaka
耕太 田中
Yasuo Matsunoshita
柔男 松野下
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Hitachi Ltd
Japan Display Inc
Original Assignee
Hitachi Device Engineering Co Ltd
Hitachi Ltd
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Abstract

(57)【要約】 【目的】 一枚の半導体ウエハから多くの半導体チップ
を製造する。 【構成】 主面に縦横に矩形状の半導体素子部を整列配
置した半導体ウエハを用意した後、前記半導体素子部間
の縦分割領域および横分割領域に沿って前記半導体ウエ
ハを分割して矩形の半導体素子を製造する方法であっ
て、前記縦分割領域の幅と前記横分割領域の幅が相互に
異なるように形成する。前記半導体素子が長方形である
場合、前記半導体素子の長い辺に沿って延在する方向の
分割領域の幅を狭く、前記半導体素子の短い辺に沿って
延在する方向の分割領域の幅を広く形成する。前記幅が
広い分割領域の全てまたは一部にテスト・エレメント・
グループ等のマークを設ける。前記分割によって形成さ
れる半導体素子の各辺の残留分割領域の幅が同一または
近似するように、前記幅が広い分割領域は幅が広いブレ
ードで切断し、前記幅が狭い分割領域は幅が狭いブレー
ドで切断する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子（半導体
チップ）の製造方法およびその製造方法に用いる半導体
ウエハに関し、特に半導体チップの縦寸法と横寸法が大
きく異なる矩形形状の半導体チップの製造技術に適用し
て有効な技術に関する。
【０００２】
【従来の技術】ＩＣ，ＬＳＩ等の半導体装置は、ＩＣ，
ＬＳＩ等の回路を組み込んだ半導体素子（半導体チッ
プ）が封止体（パッケージ）内に組み込まれる構造にな
っている。
【０００３】半導体チップは、シリコン基板や化合物半
導体基板に整列形成された素子部分を縦横に切断するこ
とによって形成される。
【０００４】半導体装置の製造時の前記シリコン基板や
化合物半導体基板は、一般に半導体ウエハ（以下単にウ
エハとも称する）と呼称されている。
【０００５】このウエハのチップ化のための分断は、結
晶の劈開面を利用したウエハのスクライブラインに沿っ
てクラッキングさせる方法、ダイシング領域に沿ってブ
レードで切断するダイシング方法で行っている。なお、
前記スクライブラインおよびダイシング領域を分割領域
と呼称する。
【０００６】ダイシング技術については、たとえば、特
開平8-45800号公報に開示されている。
【０００７】この文献には、互いに直交するＸ方向およ
びＹ方向に延在する切断分離領域に囲まれた半導体チッ
プがマトリックス状に配列されている半導体ウエハが記
載されている。また、この半導体ウエハでは、前記切断
分離領域（ダイシング領域）に半導体ウエハを識別する
識別記号が表示されている。また、Ｘ方向およびＹ方向
に沿って延在する切断分離領域の幅は同一の幅になって
いる。
【０００８】また、日経ＢＰ社発行「日経マイクロデバ
イス」1995年５月号、Ｐ56〜Ｐ71にはスクライブ・ライ
ン上にＴＥＧ（test element group）を配置したウエハ
が記載されている。
【０００９】一方、液晶ディスプレイ（ＬＣＤ：Liquid
Crystal Display）のドライバ用の半導体チップは、縦
横比が大きく細長い。縦横比が大きいＬＣＤドライバ用
の半導体チップについては、たとえば、工業調査会発行
「電子材料」1991年５月号、同年５月１日発行、Ｐ25〜
Ｐ36に記載されている。
【００１０】同文献には、ＴＡＢ（Tape Automated Bon
ding）の実装技術について記載され、たとえば、ＴＡＢ
方式のＬＣＤのドライバ（ＴＣＰ構造半導体装置）およ
びＬＣＤドライバテープ（テープキャリヤ）につい記載
されている。
【００１１】また、同文献には、ＬＣＤドライバをＬＣ
Ｄパネルに接続する方法の一つとして、テープを折り曲
げる構造が開示されている。この構造はＩＣチップを細
長にすることによって折り曲げを可能としている。
【００１２】前記細長のＩＣチップを用いる構造は、四
角のＩＣチップを使用する通常タイプの構造に比較して
テープ面積が２／３〜１／２となること、ＬＣＤドライ
バを組み込んだ液晶パネルの額縁が小さくなることが記
載されている。
【００１３】なお、同文献には、四角のＩＣチップや細
長のＩＣチップを組み立てるためのＬＣＤドライバテー
プ（テープキャリヤ）も開示されている。
【００１４】
【発明が解決しようとする課題】従来の半導体ウエハ１
は、図１０に示すように、半導体ウエハ１の主面に縦横
に矩形状の半導体素子部２を整列配置した構造になって
いる。各半導体素子部２を囲む直線的に延在する部分が
分割領域３である。
【００１５】半導体ウエハ１は、ウエハの表裏面の識別
等のために一部を直線的に切り欠いたオリエンテーショ
ン・フラット４が設けられている。そして、前記半導体
素子部２の一辺が前記オリエンテーション・フラット４
に平行になるように半導体素子部２が形成される。
【００１６】図１０において、前記オリエンテーション
・フラット４に沿う方向をＸ方向（たとえば横方向）と
し、これに直交する方向をＹ方向（たとえばＹ方向）と
する。半導体素子部２は一般に正方形または長方形から
なる矩形となっている。
【００１７】図１０では、半導体素子部２の長辺を特に
限定はされるものではないがＸ方向（たとえば横方向）
に延在させ、半導体素子部２の短辺をＹ方向（たとえば
縦方向）に延在させている。
【００１８】半導体ウエハ１の分割は、分割領域３の中
心線に沿ってブレードで切断するダイシング方法、また
は分割領域３の中心線に沿って割るスクライブ方法があ
る。前記分割領域３はダイシングの場合ではダイシング
領域と呼称され、スクライブの場合ではスクライブ領域
（スクライブライン）と呼称されている。
【００１９】スクライブの場合は、ブレードで切断する
幅が不要になることから、分割領域の幅はダイシングの
場合に比較して狭い。
【００２０】一枚のウエハから取得できる半導体チップ
の取得数（チップ取得数）は、半導体装置の製造コスト
に影響し、チップ取得数の向上は半導体装置の製造コス
トの低減を図ることができる。
【００２１】ＬＣＤドライバ用の半導体素子部は縦横比
が大きい。
【００２２】図１０に示すように、縦横比が大きい半導
体素子部２の場合、半導体素子部２の長辺に沿う方向の
分割領域３（横分割領域３Ｘ）の本数は、半導体素子部
２の短辺に沿う方向の分割領域３（縦分割領域３Ｙ）の
本数に比較して大幅に多くなる。
【００２３】分割領域３は、半導体ウエハ１の分割時半
導体素子部２を損傷させることがないようにするための
安全を考慮した領域であり、できる限り狭く形成するこ
とがチップ取得数の向上を高めることになる。
【００２４】従来の半導体ウエハ１における分割領域３
の幅は、分割領域３に配置するテスト・エレメント・グ
ループ（ＴＥＧ）類のマークの大きさやパターンや分割
方法を加味して決定される。
【００２５】しかし、従来の半導体ウエハ１の場合で
は、図１０にも示すように縦分割領域３Ｙおよび横分割
領域３Ｘともに同一寸法の幅（ａ）になっている。
【００２６】特に、ダイシングにおいてはブレードによ
る切断幅を設定する必要があることから、不要領域が多
くなり、チップ取得数の低下を来す。
【００２７】一方、本発明者等の検討によれば、テスト
・エレメント・グループ等のマークは、分割領域３のう
ちの縦分割領域３Ｙおよび横分割領域３Ｘの両部分に配
置しなくとも、どちらか一方に配置するだけでも充分用
をなすことが分かった。
【００２８】すなわち、これらのマークは、半導体ウエ
ハ１に設けられていること自体で用をなす。
【００２９】本発明の目的は、一枚の半導体ウエハから
多くの半導体チップを製造する半導体装置の製造方法を
提供することにある。
【００３０】本発明の他の目的は、半導体チップの取得
数の向上を図ることができる半導体ウエハを提供するこ
とにある。
【００３１】本発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述および添付図面からあきら
かになるであろう。
【００３２】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。
【００３３】（１）主面に縦横に矩形状の半導体素子部
を整列配置した半導体ウエハを用意した後、前記半導体
素子部間の縦分割領域および横分割領域に沿って前記半
導体ウエハを分割して矩形の半導体素子を製造する方法
であって、前記縦分割領域の幅と前記横分割領域の幅が
相互に異なるように形成する。前記半導体素子が長方形
である場合、前記半導体素子の長い辺に沿って延在する
方向の分割領域の幅を狭く、前記半導体素子の短い辺に
沿って延在する方向の分割領域の幅を広く形成する。前
記幅が広い分割領域の全てまたは一部にテスト・エレメ
ント・グループ等のマークを設ける。前記分割によって
形成される半導体素子の各辺の残留分割領域の幅が同一
または近似するように、前記幅が広い分割領域は幅が広
いブレードで切断し、前記幅が狭い分割領域は幅が狭い
ブレードで切断する。
【００３４】この半導体素子の製造方法においては、以
下の半導体ウエハを使用する。
【００３５】主面に縦横に縦分割領域および横分割領域
を有し、隣接する一対の前記縦分割領域および横分割領
域で囲まれる矩形領域に半導体素子部を有する半導体ウ
エハであって、前記縦分割領域の幅と前記横分割領域の
幅が相互に異なっている。また、半導体ウエハは前記縦
分割領域または前記横分割領域のうちの本数が多くなる
分割領域の幅が狭く、本数の少ない分割領域の幅が大き
くなっている。
【００３６】前記半導体素子部は長方形であり、前記半
導体素子の長い辺に沿って延在する方向の分割領域の幅
は狭く、前記半導体素子の短い辺に沿って延在する方向
の分割領域の幅は広くなっている。前記幅が広い分割領
域の全てまたは一部にテスト・エレメント・グループ等
のマークが設けられている。
【００３７】（２）主面に縦横に矩形状の半導体素子部
を整列配置した半導体ウエハを用意した後、前記半導体
素子部間の縦分割領域および横分割領域に沿って前記半
導体ウエハを分割して矩形の半導体素子を製造する方法
であって、前記一部の縦分割領域の幅は他の縦分割領域
の幅よりも広く形成し、または／および前記一部の横分
割領域の幅は他の横分割領域の幅よりも広く形成する。
前記幅が広い分割領域は並列に並ぶ分割領域の所定本数
置きに形成する。前記幅が広い分割領域の全てまたは一
部にテスト・エレメント・グループ等のマークを設け
る。前記分割によって形成される半導体素子の各辺の残
留分割領域の幅が同一または近似するように、前記幅が
広い分割領域は幅が広いブレードで切断し、前記幅が狭
い分割領域は幅が狭いブレードで切断する。
【００３８】この半導体素子の製造方法においては、以
下の半導体ウエハを使用する。
【００３９】主面に縦横に縦分割領域および横分割領域
を有し、隣接する一対の前記縦分割領域および横分割領
域で囲まれる矩形領域に半導体素子部を有する半導体ウ
エハであって、前記一部の縦分割領域の幅は他の縦分割
領域の幅よりも広く、または／および前記一部の横分割
領域の幅は他の横分割領域の幅よりも広くなっている。
すなわち、前記縦分割領域または前記横分割領域のうち
の一部の本数の分割領域の幅が広く、他の分割領域の幅
が小さくなっている。
【００４０】前記幅が広い分割領域は並列に並ぶ分割領
域の所定本数置きに配列されている。前記幅が広い分割
領域の全てまたは一部にテスト・エレメント・グループ
等のマークが設けられている。
【００４１】前記（１）の手段によれば、半導体ウエハ
における縦分割領域または横分割領域のうちの本数が多
くなる分割領域の幅を狭くし、本数の少ない分割領域の
幅を大きくすることから、半導体素子部の短辺方向にお
ける半導体素子部の配置数を増大することができる結
果、一枚の半導体ウエハからのチップ取得数が増大し、
半導体素子の製造コストの低減が達成できる。
【００４２】前記（２）の手段によれば、半導体ウエハ
における縦分割領域または横分割領域のうちの一部の本
数（所定本数置き）の分割領域の幅を広くし、他の分割
領域の幅を小さくすることから、前記手段（１）の構成
の場合と同様に、半導体素子部の短辺方向における半導
体素子部の配置数を増大することができるためチップ取
得数が増大し、半導体素子の製造コストの低減が達成で
きる。
【００４３】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。
【００４４】（実施形態１）図１乃至図４は本発明の一
実施形態（実施形態１）である半導体素子（半導体チッ
プ）の製造に係わる図である。
【００４５】本実施形態１の半導体素子の製造方法にお
いては、最初に図１に示すような半導体ウエハ１が製造
される。
【００４６】半導体ウエハ１は円形板であり、たとえば
シリコン基板からなっている。
【００４７】半導体ウエハ１の一縁は、ウエハの表裏面
の識別等のために直線的に切り欠かれたオリエンテーシ
ョン・フラット４が設けられている。なお、前記オリエ
ンテーション・フラット４に沿う方向をＸ方向（たとえ
ば横方向）とし、オリエンテーション・フラット４に直
交する方向をＹ方向（たとえば縦方向）とする。
【００４８】また、半導体ウエハ１の主面には縦横に分
割領域３が設けられている。前記オリエンテーション・
フラット４に沿う方向の分割領域３を横分割領域３Ｘと
し、オリエンテーション・フラット４に直交する方向の
分割領域３を縦分割領域３Ｙとする。
【００４９】また、隣接する各一対の縦分割領域３Ｙお
よび横分割領域３Ｘによって形成される矩形の領域が半
導体素子部２である。この半導体素子部２には、所定の
ＩＣ（集積回路装置）等が形成されている。
【００５０】本実施形態１では、前記半導体素子部２は
その縦横比が大きい細長矩形状になっていて、たとえ
ば、ＬＣＤドライバ用の半導体素子（半導体チップ）を
形成するものである。
【００５１】前記横分割領域３Ｘの幅（ｂ）は狭く、縦
分割領域３Ｙの幅（ｃ）は広くなっている。そして、幅
が広い縦分割領域３Ｙにテスト・エレメント・グループ
等のマーク１０が配置されている。
【００５２】前記横分割領域３Ｘの幅（ｂ）は、たとえ
ば７０μｍであり、縦分割領域３Ｙの幅（ｃ）は、たと
えば１４０μｍである。
【００５３】幅が１４０μｍあれば、テスト・エレメン
ト・グループ等のマーク１０は充分配置できる。
【００５４】前記半導体素子部２および横分割領域３Ｘ
ならびに縦分割領域３Ｙは、ホトリソグラフィやエッチ
ング技術等を利用して形成される。そして、パターン露
光は、たとえば、図２に示すような縮小投影露光装置に
よって行われる。
【００５５】すなわち、図２に示すように、光源３０か
ら発光されかつレチクル３１を透過した光束３２を、縮
小レンズ３３で縮小してステージ３４上の半導体ウエハ
１に順次照射して所定のパターン３５を露光する。
【００５６】この露光方式を利用して、図１に示すよう
な半導体素子部２やマーク１０を有する縦分割領域３Ｙ
や横分割領域３Ｘを製造する。
【００５７】つぎに、このような半導体ウエハ１はダイ
シングされ、図４に示すような半導体素子２０が製造さ
れる。
【００５８】図３はダイシングを模式的に示す図であ
り、半導体ウエハ１とブレード１１を示す図である。
【００５９】図３において、太い線で示される部分が縦
分割領域３Ｙにおけるブレード１１Ｙによる切削領域１
２Ｙであり、細い線で示される部分が横分割領域３Ｘに
おけるブレード１１Ｘによる切削領域１２Ｘである。
【００６０】なお、図３においてはマーク１０は省略し
てある。
【００６１】前記ブレード１１Ｙはブレードの幅が広
く、幅が広い縦分割領域３Ｙの切断を行う。また、ブレ
ード１１はブレードの幅が狭く、幅が狭い横分割領域３
Ｘの切断を行う。
【００６２】前記ブレード１１Ｙの幅は１００μｍ程度
であり、ブレード１１Ｘの幅は３０μｍ程度である。し
たがって、各分割領域３の中心線に沿って切断を行うこ
とから、半導体ウエハ１を前記ブレード１１Ｘ，１１Ｙ
で切断して得られる図４に示す半導体素子２０における
半導体素子部２の外側の残留分割領域２１の幅（ｆ）
は、半導体素子２０の各辺で同一寸法または近似寸法に
なり、たとえば、２０μｍ以下程度の寸法になる。
【００６３】なお、半導体素子２０の周囲の残留分割領
域２１の幅をそれぞれ一致させる必要がない場合は、横
分割領域３Ｘおよび縦分割領域３Ｙを切断するブレード
１１の幅は同じでもよい。
【００６４】図５乃至図７は本実施形態１の方法によっ
て製造された他のＬＣＤドライバ用の半導体素子（半導
体チップ）２０ａを組み込んだ半導体装置４０に係わる
図である。
【００６５】半導体装置４０は、ＴＣＰ構造の半導体装
置である。半導体装置４０は、図６に示すように、中央
にデバイスホール４１を有する絶縁性のテープ４２と、
このテープ４２の一面に設けられる複数の導電性からな
るリード４３とを有している。
【００６６】半導体素子２０ａは液晶ディスプレイのド
ライバ回路を構成している。半導体素子２０ａの一面に
設けられる電極４４は、細長の半導体素子２０ａの対向
する一対の長辺に沿ってそれぞれ設けられている。前記
一対の長辺の一辺に沿って入力電極４４ａが配列され、
他辺に沿って出力電極４４ｂが配列されている。
【００６７】前記デバイスホール４１は、図５に示すよ
うに細長の前記半導体素子２０ａに対応して細長穴にな
っている。また、前記デバイスホール４１の一側にはデ
バイスホール４１の長辺に沿って細長のスリットホール
４５が設けられている。
【００６８】前記リード４３は前記デバイスホール４１
の長辺に沿ってそれぞれ一定間隔に並列に配置されると
ともに、その先端（内端）をデバイスホール４１内に突
出させている。前記突出端部分は半導体素子２０ａの一
面に設けられた電極４４（入力電極４４ａ，出力電極４
４ｂ）に接続されている。
【００６９】前記スリットホール４５側のデバイスホー
ル４１の長辺側に配列されるリード４３が入力リードと
なり、デバイスホール４１の他の長辺側のリード４３が
出力リードとなる。
【００７０】また、前記デバイスホール４１の周囲のリ
ード４３やテープ４２の表面にはソルダーレジスト４６
が設けられている。前記ソルダーレジスト４６に囲まれ
た領域には、レジンが塗布されてパッケージ４７が形成
されている（図５にては省略）。前記レジンは、デバイ
スホール４１を埋め、さらに半導体素子２０ａの周囲を
も被っている。
【００７１】図７はテープキャリア５０に組み込まれた
半導体装置４０ａを示すものである。テープキャリア５
０の両側にはスプロケットホール５１が設けられてい
る。
【００７２】一般には、図７で示すテープキャリア５０
の状態で半導体装置４０ａが提供される。
【００７３】図７において点線枠で示す領域がユーザー
使用領域５２であり、ユーザーが前記点線枠に沿ってテ
ープキャリア５０を切断することによって、図５および
図６に示す半導体装置４０が得られる。
【００７４】本実施形態１では、縦横比の大きい半導体
素子部２の短辺に直交する方向の横分割領域３Ｘの幅
を、半導体素子部２の長辺に直交する方向の縦分割領域
３Ｙに比較して狭くすることによって、Ｙ方向（縦方
向）に配列する半導体素子部２の数を増大することがで
きる。すなわち、半導体ウエハ１における縦分割領域ま
たは横分割領域のうちの本数が多くなる分割領域の幅を
狭くし、本数の少ない分割領域の幅を大きくすることか
ら、半導体ウエハ１に配置できる半導体素子部の数を増
大できるためチップ取得数が増大する。したがって、半
導体素子の製造コストの低減が達成できる。
【００７５】本発明では、以下の構成の半導体ウエハ１
を使用して半導体素子２０を製造するものであり、また
半導体装置を製造するものである。
【００７６】半導体ウエハは、主面に縦横に縦分割領域
および横分割領域を有し、隣接する一対の前記縦分割領
域および横分割領域で囲まれる矩形領域に半導体素子部
を有する半導体ウエハであって、前記縦分割領域または
前記横分割領域のうちの本数が多くなる分割領域の幅が
狭く、本数の少ない分割領域の幅が大きくなっている。
【００７７】（実施形態２）図８は本発明の他の実施形
態（実施形態２）である半導体ウエハ１の正面図であ
る。
【００７８】本実施形態２では、縦分割領域３Ｙおよび
横分割領域３Ｘにおいて、それぞれ２本置きに分割領域
３の幅を広くしたものであり、幅広部分は１４０μｍと
し、幅狭部分は７０μｍとしてある。
【００７９】本実施形態２では、幅広の分割領域３で囲
まれる縦横３個ずつの合計９個の半導体素子部２を１ブ
ロックとしている。
【００８０】そして、これら１ブロックの半導体素子部
２の検査情報等の図示しないマークを前記幅広の分割領
域３に配置するものである。
【００８１】半導体ウエハ１の分割においては、幅広の
分割領域３は幅広のブレードで切断し、幅狭の分割領域
３は幅狭のブレードで切断して、図４に示すような半導
体素子２０を製造する。
【００８２】本実施形態２においては、１ブロックを形
成するための分割領域３のみを分割領域幅を幅広とし、
他の分割領域３は分割領域幅が狭く形成されていること
から、半導体ウエハ１における半導体素子部２の配置数
の増大を図ることができる。したがって、１枚当たりの
チップ取得数の増大を図ることができ、半導体素子２０
の製造コストの低減を図ることができる。
【００８３】本発明では、以下の構成の半導体ウエハ１
を使用して半導体素子２０を製造するものであり、また
半導体装置を製造するものである。
【００８４】半導体ウエハは、主面に縦横に縦分割領域
および横分割領域を有し、隣接する一対の前記縦分割領
域および横分割領域で囲まれる矩形領域に半導体素子部
を有する半導体ウエハであって、前記縦分割領域または
前記横分割領域のうちの一部の本数の分割領域の幅が広
く、他の分割領域の幅が小さくなっている。
【００８５】半導体ウエハにおける分割領域において、
分割領域幅が幅広になる幅広分割領域は、縦分割領域ま
たは横分割領域の一方に設ける構成でもよい。
【００８６】図９は、分割領域３の一部本数のみを幅が
狭い分割領域３（幅狭分割領域３ｅ）にした例である。
【００８７】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。本発明はス
クライブ技術にも同様に適用できる。
【図面の簡単な説明】
【図１】本発明の一実施形態（実施形態１）である半導
体ウエハの模式的平面図である。
【図２】本実施形態１の半導体ウエハの製造の一部を示
す模式的斜視図である。
【図３】本実施形態１の半導体素子の製造における半導
体ウエハでのダイシングラインを示す模式的平面図であ
る。
【図４】本発明の半導体素子の製造によって製造された
半導体素子を示す模式的平面図である。
【図５】本実施形態１によって製造された半導体素子を
組み込んだ半導体装置を示す模式的平面図である。
【図６】本実施形態１によって製造された半導体素子を
組み込んだ半導体装置の拡大断面図である。
【図７】本実施形態１によって製造された半導体素子を
組み込んだＴＡＢ型半導体装置を示す模式的平面図であ
る。
【図８】本発明の他の実施形態（実施形態２）である半
導体ウエハの模式的平面図である。
【図９】本発明の実施形態２の変形例である半導体ウエ
ハの模式的平面図である。
【図１０】従来の半導体ウエハの模式的平面図である。
【符号の説明】
１…半導体ウエハ、２…半導体素子部、３…分割領域、
３ｅ…幅狭分割領域、３Ｘ…横分割領域、３Ｙ…縦分割
領域、４…オリエンテーション・フラット、１０…マー
ク、１１，１１Ｘ，１１Ｙ…ブレード、１２Ｘ，１２Ｙ
…切削領域、２０，２０ａ…半導体素子、２１…残留分
割領域、３０…光源、３１…レチクル、３２…縮小レン
ズ、３４…ステージ、３５…パターン、４０，４０ａ…
半導体装置、４１…デバイスホール、４２…テープ、４
３…リード、４４…電極、４４ａ…入力電極、４４ｂ…
出力電極、４５…スリットホール、４６…ソルダーレジ
スト、４７…パッケージ、５０…テープキャリア、５１
…スプロケットホール、５２…ユーザー使用領域。

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 主面に縦横に矩形状の半導体素子部を整
    列配置した半導体ウエハを用意した後、前記半導体素子
    部間の縦分割領域および横分割領域に沿って前記半導体
    ウエハを分割して矩形の半導体素子を製造する方法であ
    って、前記縦分割領域の幅と前記横分割領域の幅が相互
    に異なるように形成することを特徴とする半導体素子の
    製造方法。
  2. 【請求項２】 前記半導体素子が長方形である場合、前
    記半導体素子の長い辺に沿って延在する方向の分割領域
    の幅を狭く、前記半導体素子の短い辺に沿って延在する
    方向の分割領域の幅を広く形成することを特徴とする請
    求項１に記載の半導体素子の製造方法。
  3. 【請求項３】 主面に縦横に矩形状の半導体素子部を整
    列配置した半導体ウエハを用意した後、前記半導体素子
    部間の縦分割領域および横分割領域に沿って前記半導体
    ウエハを分割して矩形の半導体素子を製造する方法であ
    って、前記一部の縦分割領域の幅は他の縦分割領域の幅
    よりも広く形成し、または／および前記一部の横分割領
    域の幅は他の横分割領域の幅よりも広く形成することを
    特徴とする半導体素子の製造方法。
  4. 【請求項４】 前記幅が広い分割領域は並列に並ぶ分割
    領域の所定本数置きに形成することを特徴とする請求項
    ３に記載の半導体素子の製造方法。
  5. 【請求項５】 前記幅が広い分割領域の全てまたは一部
    にテスト・エレメント・グループ等のマークを設けるこ
    とを特徴とする請求項１乃至請求項４のいずれか１項に
    記載の半導体素子の製造方法。
  6. 【請求項６】 前記分割によって形成される半導体素子
    の各辺の残留分割領域の幅が同一または近似するよう
    に、前記幅が広い分割領域は幅が広いブレードで切断
    し、前記幅が狭い分割領域は幅が狭いブレードで切断す
    ることを特徴とする請求項１乃至請求項５のいずれか１
    項に記載の半導体素子の製造方法。
  7. 【請求項７】 主面に縦横に縦分割領域および横分割領
    域を有し、隣接する一対の前記縦分割領域および横分割
    領域で囲まれる矩形領域に半導体素子部を有する半導体
    ウエハであって、前記縦分割領域または前記横分割領域
    のうちの本数が多くなる分割領域の幅が狭く、本数の少
    ない分割領域の幅が大きくなっていることを特徴とする
    半導体ウエハ。
  8. 【請求項８】 主面に縦横に縦分割領域および横分割領
    域を有し、隣接する一対の前記縦分割領域および横分割
    領域で囲まれる矩形領域に半導体素子部を有する半導体
    ウエハであって、前記縦分割領域の幅と前記横分割領域
    の幅が相互に異なっていることを特徴とする半導体ウエ
    ハ。
  9. 【請求項９】 前記半導体素子部は長方形であり、前記
    半導体素子の長い辺に沿って延在する方向の分割領域の
    幅は狭く、前記半導体素子の短い辺に沿って延在する方
    向の分割領域の幅は広くなっていることを特徴とする請
    求項７に記載の半導体ウエハ。
  10. 【請求項１０】 主面に縦横に縦分割領域および横分割
    領域を有し、隣接する一対の前記縦分割領域および横分
    割領域で囲まれる矩形領域に半導体素子部を有する半導
    体ウエハであって、前記縦分割領域または前記横分割領
    域のうちの一部の本数の分割領域の幅が広く、他の分割
    領域の幅が小さくなっていることを特徴とする半導体ウ
    エハ。
  11. 【請求項１１】 主面に縦横に縦分割領域および横分割
    領域を有し、隣接する一対の前記縦分割領域および横分
    割領域で囲まれる矩形領域に半導体素子部を有する半導
    体ウエハであって、前記一部の縦分割領域の幅は他の縦
    分割領域の幅よりも広く、または／および前記一部の横
    分割領域の幅は他の横分割領域の幅よりも広くなってい
    ることを特徴とする半導体ウエハ。
  12. 【請求項１２】 前記幅が広い分割領域は並列に並ぶ分
    割領域の所定本数置きに配列されていることを特徴とす
    る請求項１０または請求項１１に記載の半導体ウエハ。
  13. 【請求項１３】 前記幅が広い分割領域の全てまたは一
    部にテスト・エレメント・グループ等のマークが設けら
    れていることを特徴とする請求項７乃至請求項１２のい
    ずれか１項に記載の半導体素子の製造方法。
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