JPH11233612A - 半導体装置のトレンチ隔離形成方法 - Google Patents

半導体装置のトレンチ隔離形成方法

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JPH11233612A
JPH11233612A JP10340166A JP34016698A JPH11233612A JP H11233612 A JPH11233612 A JP H11233612A JP 10340166 A JP10340166 A JP 10340166A JP 34016698 A JP34016698 A JP 34016698A JP H11233612 A JPH11233612 A JP H11233612A
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Abstract

(57)【要約】 【課題】 半導体基板とトレンチフィリング絶縁膜の熱
膨張係数差によるストレスを最小化させることにより製
品の収率及び信頼性を向上させる。 【解決手段】 半導体基板１００上にトレンチエッチン
グ層を形成し、これをパターニングしてトレンチ形成領
域の半導体基板を露出させる。露出された半導体基板を
エッチングしてトレンチ１１０を形成する。トレンチ１
１０の内壁を酸化させて薄い酸化膜１１２を形成した
後、トレンチ１１０をトレンチフィリング絶縁膜１１
３，１１４で充填する。トレンチエッチング時、発生さ
れた損傷を除去するための熱処理を少なくとも１１５０
℃以上の高温で行う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置のトレ
ンチ隔離（ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）形成方
法に関するものであり、より詳しくは、トレンチフィリ
ング（ｆｉｌｌｉｎｇ）絶縁膜の緻密化（ｄｅｎｓｉｆ
ｉｃａｔｉｏｎ）熱処理条件を最適化してトレンチ隔離
特性を向上させる半導体装置のトレンチ隔離形成方法に
関するものである。
【０００２】
【従来の技術】半導体素子が高集積化されることによっ
て、小さい面積で、優秀な電気的な絶縁特性を有する単
位素子の分離のための隔離形成技術が要求されている。
【０００３】現在、２５６Ｍｂｉｔ ＤＲＡＭの場合、
ＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄｅ ｏｆ Ｓｉｌｉ
ｃｏｎ）系列隔離技術では、アクティブ（ａｃｔｉｖ
ｅ）領域の確保及び絶縁特性の確保が限界に達するよう
になった。
【０００４】ＬＯＣＯＳ技術は、バーズビーク（ｂｉｒ
ｄ’ｓ ｂｅａｋ）によるアクティブオープニング（ａ
ｃｔｉｖｅ ｏｐｅｎｉｎｇ）不良、フィールド酸化膜
のシンニング（ｆｉｅｌｄ ｏｘｉｄｅ ｔｈｉｎｎｉ
ｎｇ）による後続工程マージン減少、フィールド酸化膜
（ｆｉｅｌｄ ｏｘｉｄｅ）のシリコン（ｓｉｌｉｃｏ
ｎ）表面下部にリセス（ｒｅｃｅｓｓ）される量の不足
のため発生される電気的な特性不良等、いろいろの問題
点を有する。
【０００５】これにより、酸化（ｏｘｉｄａｔｉｏｎ）
工程を利用してフィールド酸化膜を形成せずに、シリコ
ン基板を隔離に必要な深さほどエッチングしてトレンチ
を形成し、このトレンチをＣＶＤ（Ｃｈｅｍｉｃａｌ
Ｖａｐｅｒ Ｄｅｐｏｓｉｔｉｏｎ）酸化膜でフィリン
グした後、平坦化（ｐｌａｎａｒｉｚａｔｉｏｎ）させ
て素子隔離を具現する浅いトレンチ隔離（Ｓｈａｌｌｏ
ｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ：以下、ＳＴＩ
と称する）技術が開発された。
【０００６】しかし、ＳＴＩ技術は、トレンチエッチン
グ工程で、プラズマ（ｐｌａｓｍａ）による半導体基板
の格子損傷のためディスロケーション（ｄｉｓｌｏｃａ
ｔｉｏｎ）等が発生されて、接合漏洩（ｊｕｎｃｔｉｏ
ｎ ｌｅａｋａｇｅ）及びトランジスタのソース（ｓｏ
ｕｒｃｅ）とドレｉン（ｄｒａｉｎ）との間が常時ター
ンオン（ｔｕｒｎ ｏｎ）する現象が生じる等、いろい
ろの問題点を発生させる。
【０００７】図１は、従来の半導体装置のトレンチフィ
リング絶縁膜の緻密化（ｄｅｎｓｉｆｉｃａｔｉｏｎ）
熱処理工程条件を示すグラフである。
【０００８】図１を参照すると、従来の半導体装置のト
レンチ隔離形成時、絶縁膜緻密化熱処置工程は、まず、
４００〜６５０℃温度範囲での待機状態区間１を亙って
１０００℃まで温度を増加させるランプアップ（ｌａｍ
ｐ ｕｐ）区間２を進行する。
【０００９】ランプアップ区間２において、７．５℃／
ｍｉｎの速度で温度を増加させる。
【００１０】１０００℃で、絶縁膜の緻密化のためのア
ニーリング（ａｎｎｅａｌｉｎｇ）区間４を亙った後、
再び待機状態の温度になるようにランプダウン区間６を
進行する。
【００１１】ランプダウン区間６において、３．３℃／
ｍｉｎの速度で温度を減少させる。
【００１２】符号３及び符号５は、アニーリング区間４
前後の１０００℃での待機区間を示し、参照番号７は、
基板アンローディング（ｕｎｌｏａｄｉｎｇ）区間を示
す。
【００１３】しかし、絶縁膜緻密化工程を経りながら、
トレンチエッチング時、発生された半導体基板内の小さ
い欠陥（ｄｅｆｅｃｔ）が、むしろ特定方向へのディス
ロケションプレーン（ｄｉｓｌｏｃａｔｉｏｎ ｐｌａ
ｎｅ）、又はディスロケションライン（ｄｉｓｌｏｃａ
ｔｉｏｎ ｌｉｎｅ）等に成長するようになる。これ
は、トレンチフィリング物質と半導体基板の熱膨張係数
差による強いストレス（ｓｔｒｅｓｓ）のため発生さ
れ、漏洩ソース（ｌｅａｋａｇｅ ｓｏｕｒｃｅ）で作
用するようになる。
【００１４】ディスロケーションは、トレンチ下部のエ
ッジ（ｅｄｇｅ）部分、又は側壁（ｓｉｄｅｗａｌｌ）
部位に主に発生される。
【００１５】
【発明が解決しようとする課題】本発明は、上述の諸般
の問題点を解決するため提案されたこととして、トレン
チエッチング時、発生された欠陥が除去でき、トレンチ
フィリング絶縁膜とシリコン基板の熱膨張係数差による
ストレスが最小化できる半導体装置のトレンチ隔離形成
方法を提供することがその目的である。
【００１６】
【課題を解決するための手段】上述の目的を達成するた
めの本発明によると、半導体装置のトレンチ隔離形成方
法は、半導体基板上にトレンチエッチングマスク層を形
成する段階と、トレンチエッチングマスク層をパターニ
ングしてトレンチ形成領域の半導体基板を露出させる段
階と、露出された半導体基板を所定の深さでエッチング
してトレンチを形成する段階と、トレンチ内壁の半導体
基板を酸化させて薄い酸化膜を形成する段階と、トレン
チをトレンチフィリング用絶縁膜で充填する段階と、ト
レンチエッチング時、発生された基板損傷を除去するた
めの熱処理を、少なくとも１１５０℃以上の高温で行う
段階とを含む。
【００１７】この方法の望ましい実施形態において、ト
レンチエッチングマスク層は、パッド酸化膜及び窒化
膜、ＨＴＯ膜、ＡＲＣ膜が順次的に積層された膜であ
る。
【００１８】この方法の望ましい実施形態において、ト
レンチ深さは、０．１〜１．５μｍの範囲を有する。
【００１９】この方法の望ましい実施形態において、薄
い酸化膜の厚さは、１００〜５００オングストロームの
範囲を有する。
【００２０】この方法の望ましい実施形態において、ト
レンチフィリング用絶縁膜は、ＵＳＧ膜である。
【００２１】この方法の望ましい実施形態において、高
温熱処理は、７．５℃／ｍｉｎの条件で、温度を待機状
態から１０００℃に増加させる第１ランプアップ段階
と、５．０℃／ｍｉｎの条件で温度を１０００℃から１
１５０℃以上に増加させる第２ランプアップ段階と、１
１５０以上の温度で絶縁膜を緻密化させるアニーリング
段階と、２．０℃／ｍｉｎの条件で温度を１１５０℃以
上から１０００℃に減少させる第１ランプダウン段階
と、３．３℃／ｍｉｎの条件で温度を１０００℃から待
機状態に減少させる第２ランプダウン段階とを含む。
【００２２】上述の目的を達成するための本発明による
と、半導体装置のトレンチ隔離形成方法は、半導体基板
上にトレンチエッチングマスク層を形成する段階と、ト
レンチエッチングマスク層をパターニングしてトレンチ
形成領域の半導体基板を露出させる段階と、露出された
半導体基板を所定の深さでエッチングしてトレンチを形
成する段階と、トレンチ内壁の半導体基板を酸化させて
薄い酸化膜を形成する段階と、トレンチをトレンチフィ
リング用絶縁膜で充填させる段階と、トレンチエッチン
グ時、発生された基板損傷除去及び絶縁膜を緻密化させ
るための第１熱処理工程を行うが、１０００℃以上の温
度で行う段階と、トレンチフィリング用絶縁膜を平坦化
エッチングする段階と、トレンチエッチング時、発生さ
れた半導体基板損傷除去及び絶縁膜を緻密化させるため
の第２熱処理工程を行うが、少なくとも１０００℃以上
の温度で行う段階とを含む。
【００２３】この方法の望ましい実施形態において、ト
レンチエッチングマスク層は、パッド酸化膜及び窒化
膜、ＨＴＯ膜、ＡＲＣ膜が順次的に積層された膜であ
る。
【００２４】この方法の望ましい実施形態において、ト
レンチ深さは、０．１〜１．５μｍの範囲を有する。
【００２５】この方法の望ましい実施形態において、薄
い酸化膜の厚さは、１００〜５００オングストロームの
範囲を有する。
【００２６】この方法の望ましい実施形態において、ト
レンチフィリング用絶縁膜は、ＵＳＧ膜である。
【００２７】この方法の望ましい実施形態において、第
２熱処理工程は、温度を待機状態から１０００℃に増加
させる第１ランプアップ段階と、温度を１０００℃から
少なくとも１１５０℃以上に増加させる第２ランプアッ
プ段階と、１１５０℃以上の温度で絶縁膜を緻密化させ
るアニーリング段階と、温度を１１５０℃以上から１０
００℃に減少させる第１ランプダウン段階と、温度を１
０００℃から待機状態に減少させる第２ランプダウン段
階とを含む。
【００２８】この方法の望ましい実施形態において、第
２ランプアップ段階は、第１ランプアップ段階より、相
対的に低い速度で温度を増加させる。
【００２９】この方法の望ましい実施形態において、第
１ランプアップ段階の時間に対する温度増加速度は、
７．５℃／ｍｉｎであり、第２ランプアップ段階の時間
に対する温度増加速度は、５．０℃／ｍｉｎである。
【００３０】この方法の望ましい実施形態において、第
１ランプダウン段階は、第２ランプダウン段階より相対
的に低い速度で温度を減少させる。
【００３１】この望ましい実施形態において、第１ラン
プダウン段階の時間に対する温度減少速度は、２．０℃
／ｍｉｎであり、第２ランプダウン段階の時間に対する
温度減少速度は、３．３℃／ｍｉｎである。
【００３２】（作用）本発明による半導体装置のトレン
チ隔離形成方法は、トレンチフィリング絶縁膜の熱処理
工程条件を最適化させてトレンチエッチング時、発生さ
れた欠陥が除去でき、トレンチフィリング絶縁膜とシリ
コン基板の熱膨張係数差によるストレスを最小化させ
る。
【００３３】
【発明の実施の形態】図８を参照すると、本発明の実施
形態による新規した半導体装置のトレンチ隔離形成方法
は、半導体基板１００上にトレンチエッチングマスク層
１０６を形成し、これをパターニングしてトレンチ隔離
形成領域ａの半導体基板１００を露出させる。露出され
た半導体基板１００をエッチングしてトレンチ１１０を
形成する。トレンチ１１０内壁を酸化させて薄い酸化膜
を形成した後、トレンチ１００をトレンチフィリング絶
縁膜１１３、１１４で充填する。トレンチエッチング
時、発生された損傷を除去するための熱処理を行うが、
少なくとも１１５０℃以上の高温で行う。このような半
導体装置の製造方法によって、トレンチフィリング絶縁
膜１１３の緻密化のための熱処理条件を最適化させるこ
とによって、トレンチエッチング時、発生された基板損
傷が除去でき、半導体基板１００とトレンチフィリング
絶縁膜１１３の熱膨張係数差によるストレスを最小化さ
せることができる。従って、製品の収率（ｙｉｅｌｄ）
を向上させ、信頼性（ｒｅｌｉａｂｉｌｉｔｙ）を向上
させることができる効果がある。
【００３４】以下、図２から図９まで参照して、本発明
の実施形態を詳細に説明する。
【００３５】図２乃至図７までは、本発明の実施形態に
よる半導体装置のトレンチ隔離１１３ａ形成方法を順次
的に示す断面図である。
【００３６】図２を参照すると、本発明の実施形態によ
る半導体装置のトレンチ隔離１１３ａ形成方法は、まず
半導体基板１１０上にトレンチエッチングマスク層１０
６を形成する。
【００３７】トレンチエッチングマスク層１０６は、パ
ッド酸化膜（ｐａｄ ｏｘｉｄｅｌａｙｅｒ）１０１及
び窒化膜１０２、ＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔ
ｕｒｅ Ｏｘｉｄｅ）膜１０３、そしてＡＲＣ（Ａｎｔ
ｉ−ＲｅｆｌｅｃｔｉｖｅＣｏａｔｉｎｇ）膜であるＳ
ｉＯＮ膜１０４が順次的に積層された多層膜である。
【００３８】パッド酸化膜１０１は、熱酸化（ｔｈｅｒ
ｍａｌ ｏｘｉｄａｔｉｏｎ）方法で７０〜１６０オン
グストローム範囲内に形成される。
【００３９】窒化膜１０２は、約１５００オングストロ
ームの厚さで形成され、ＨＴＯ膜１０３は、約５００オ
ングストロームの厚さで形成され、ＳｉＯＮ膜１０３
は、約６００オングストロームの厚さで形成される。
【００４０】ＨＴＯ膜１０３とＳｉＯＮ膜１０４は、後
続トレンチエッチングと平坦化工程でトレンチエッチン
グマスク（ｍａｓｋ）役割を果たす。そしてＳｉＯＮ膜
１０４は、フォトリソグラフィ（ｐｈｏｔｏｌｉｔｈｏ
ｇｒａｐｈｙ）工程において、臨界寸法（Ｃｒｉｔｉｃ
ａｌ Ｄｉｍｅｎｓｉｏｎ）の均一度（ｕｎｉｆｏｒｍ
ｉｔｙ）及び工程マージン（ｍａｒｇｉｎ）を確保する
ことに、役に立つ。
【００４１】トレンチエッチングマスク層１０６上にト
レンチ隔離形成領域ａと素子形成領域ｂを定義して、フ
ォトレジスト膜パターン（ｐｈｏｔｏｒｅｓｉｓｔ ｌ
ａｙｅｒ ｐａｔｔｅｒｎ）１０８を形成する。フォト
レジスト膜パターン１０８をマスクとして使用してトレ
ンチ隔離形成領域ａの半導体基板１００が露出されるよ
うにトレンチエッチングマスク層１０６をパターニング
（ｐａｔｔｅｒｎｉｎｇ）する。
【００４２】図３において、露出された半導体基板１０
０を乾式エッチング（ｄｒｙ ｅｔｃｈ）してトレンチ
１１０を形成する。
【００４３】トレンチ１１０深さは、０．１〜１．５μ
ｍ範囲内に形成する。現在トレンチ１１０深さは、０．
２５μｍをターゲット（ｔａｒｇｅｔ）で進行されてい
る。
【００４４】トレンチ１１０形成時、トレンチエッチン
グマスク層１０６の一部と共にエッチングされてＨＴＯ
膜１０３が露出される。
【００４５】図４を参照すると、トレンチ内壁、即ちト
レンチ下部及び両側壁にトレンチ形成のための乾式エッ
チング時、半導体基板１００内に形成された格子損傷層
等の欠陥を除去するための薄い熱酸化膜１１２を形成す
る。
【００４６】熱酸化膜１１２は、１００〜５００オング
ストローム程度の範囲内に形成される。
【００４７】図５において、トレンチ１１０がオーバー
フィル（ｏｖｅｒｆｉｌｌ）されるようにトレンチフィ
リング絶縁膜１１３、１１４を形成する。
【００４８】トレンチフィリング用絶縁膜１１３、１１
４は、ＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇ
ｌａｓｓ）膜１１３及びＰＥ−ＴＥＯＳ（Ｔｅｔｒａ
Ｅｔｈｌｙ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）膜１１４
が順次的に積層された多層膜として、ＵＳＧ膜１１３
は、トレンチ１１０深さが０．２５μｍである時、約５
０００オングストローム厚さで形成される。
【００４９】図４を参照すると、トレンチフィリング用
絶縁膜１１３、１１４を平坦化工程でエッチングしてト
レンチ隔離膜１１３ａを形成する。
【００５０】平坦化工程は、ＣＭＰ（Ｃｈｅｍｉｃａｌ
Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程等
に進行され、この時トレンチエッチングマスク層１０６
の窒化膜１０２がエッチング停止層（ｅｔｃｈ ｓｔｏ
ｐｐｅｒ）として使用される。
【００５１】図８は、本発明の実施形態による半導体装
置のトレンチフィリング絶縁膜１１３の緻密化熱処理工
程条件を示すグラフである。
【００５２】図８を参照すると、絶縁膜１１３、１１４
を平坦化した後、トレンチ１１０形成時、発生された半
導体基板１００の損傷を除去し、絶縁膜１１３を緻密化
するための熱処理工程を行う。まず４００〜６５０℃の
温度範囲を有する待機（ｓｔａｎｄ−ｂｙ）状態区間１
１５を進行する。
【００５３】待機状態で１０００℃に温度を増加させる
第１ランプアップ（ｒａｍｐ ｕｐ）区間１１６を進行
する。
【００５４】第１ランプアップ区間１１６の時間に対す
る温度増加速度は、従来１０００℃以下の熱処理条件と
同じように、７．５℃／ｍｉｎである。
【００５５】１０００℃から１１５０℃以上に温度を増
加させる第２ランプアップ区間１１７を進行する。
【００５６】第２ランプアップ区間１１７の時間に対す
る温度増加速度は、５．０℃／ｍｉｎである。
【００５７】このように、第２ランプアップ区間１１７
の温度増加速度は、半導体基板１１０に及ぼすストレス
を最小化するため、第１ランプアップ区間１１６より相
対的に低い速度を有させる。
【００５８】次、１１５０℃以上に温度を増加させた状
態で、トレンチフィリング用絶縁膜１１３を緻密化させ
るアニーリング区間１１９を進行する。
【００５９】アニーリング区間１１９は、窒素雰囲気
（Ｎ２ ａｍｂｉｅｎｔ）で行われる。
【００６０】参照番号１１８及び１２０は、各々アニー
リング区間１１９前後の待機区間を示す。
【００６１】アニーリング区間１１９を進行した後、１
１５０℃以上の温度から再び１０００℃に温度を減少さ
せる第１ランプダウン区間１２１を進行する。
【００６２】第１ランプダウン区間１２１の時間に対す
る温度減少速度は、２．０℃／ｍｉｎである。
【００６３】１０００℃から再び待機状態に温度を減少
させる第２ランプダウン区間１２２を進行する。
【００６４】第２ランプダウン区間１２２は、従来１０
００℃以下の熱処理条件と同じように、３．３℃／ｍｉ
ｎの速度で温度を減少させる。
【００６５】このように、第１ランプダウン区間１２１
を第２ランプダウン区間１２２より相対的に低い速度で
温度を減少させることも、半導体基板１００に及ぼすス
トレスを最小化するためである。
【００６６】符号１２３は、絶縁膜緻密化熱処理工程
後、基板１００がアンローディング（ｕｎｌｏａｄｉｎ
ｇ）される区間を示す。
【００６７】一方、平坦化工程前にトレンチ１１０形成
時、発生された半導体基板１００の欠陥を除去し、絶縁
膜１１３、１１４を緻密化させるための熱処理工程を行
うことができる。
【００６８】このような平坦化工程前の熱処理工程は、
１０００℃以下の温度を有する窒素雰囲気でアニーリン
グ工程に行われる。
【００６９】最後に、トレンチエッチングマスク層１０
６である窒化膜１０２及びパッド酸化膜１０１を除去す
ると、図２ｆに図示されたように、トレンチ隔離１１３
ａが形成される。
【００７０】図９は、本発明の実施形態によるトレンチ
隔離１１３ａを有する半導体装置を示す断面図である。
【００７１】図９を参照すると、トレンチ隔離１１３ａ
を形成した後、素子隔離形成領域ｂにゲート酸化膜１２
４を形成し、ゲート酸化膜１２４上にゲート電極層１２
６、１２８を形成すると、結果的にトレンチ隔離１１３
ａによって素子が分離された半導体装置が形成される。
【００７２】
【発明の効果】本発明は、従来のトレンチフィリング絶
縁膜の緻密化のための熱処理条件がトレンチエッチング
時、発生された小さい基板損傷をむしろ増加させ、半導
体基板とトレンチフィリング絶縁膜のストレスを増加さ
せることによって、接合漏洩及びトランジスターのソー
ス／ドレーンの絶えないターンオン現象等を発生させる
問題点を解決したもので、トレンチフィリング絶縁膜の
緻密化のための熱処理条件を最適化させることによっ
て、トレンチエッチング時、発生された基板損傷が除去
でき、半導体基板とトレンチフィリング絶縁膜の熱膨張
係数差によるストレスを最小化させることができる効果
がある。これにより、製品の収率を向上させ、信頼性を
向上させることができる効果がある。
【図面の簡単な説明】
【図１】 従来の半導体装置のトレンチフィリング絶縁
膜の緻密化熱処理工程条件を示すグラフである。
【図２】 本発明の実施形態による半導体装置のトレン
チ隔離形成方法を示す断面図である。
【図３】 本発明の実施形態による半導体装置のトレン
チ隔離形成方法を示す断面図である。
【図４】 本発明の実施形態による半導体装置のトレン
チ隔離形成方法を示す断面図である。
【図５】 本発明の実施形態による半導体装置のトレン
チ隔離形成方法を示す断面図である。
【図６】 本発明の実施形態による半導体装置のトレン
チ隔離形成方法を示す断面図である。
【図７】 本発明の実施形態による半導体装置のトレン
チ隔離形成方法を示す断面図である。
【図８】 本発明の実施形態による半導体装置のトレン
チフィリング絶縁膜の緻密化熱処理工程条件を示すグラ
フである。
【図９】 本発明の実施形態によるトレンチ隔離を有す
る半導体装置を示す断面図である。
【符号の説明】
１００：半導体基板 １０６：エッチングマスク層 １０８：フォトレジスト膜パターン １１０：トレンチ １１２：熱酸化膜 １１３、１１４：トレンチフィリング絶縁膜 １１３ａ：トレンチ隔離膜 １２４：ゲート酸化膜 １２６、１２８：ゲート電極層

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上にトレンチエッチングマス
    ク層を形成する段階と、 前記トレンチエッチングマスク層をパターニングしてト
    レンチ形成領域の半導体基板を露出させる段階と、 前記露出された半導体基板を所定の深さでエッチングし
    てトレンチを形成する段階と、 前記トレンチ内壁の半導体基板を酸化させて薄い酸化膜
    を形成する段階と、 前記トレンチをトレンチフィリング用絶縁膜で充填する
    段階と、 前記トレンチエッチング時、発生された基板損傷を除去
    するための熱処理を、少なくとも１１５０℃以上の高温
    で行う段階とを含むことを特徴とする半導体装置のトレ
    ンチ隔離形成方法。
  2. 【請求項２】 前記トレンチエッチングマスク層は、パ
    ッド酸化膜及び窒化膜、ＨＴＯ膜、ＡＲＣ膜が順次的に
    積層された膜であることを特徴とする請求項１に記載の
    半導体装置のトレンチ隔離形成方法。
  3. 【請求項３】 前記トレンチ深さは、０．１〜１．５μ
    ｍの範囲であることを特徴とする請求項１に記載の半導
    体装置のトレンチ隔離形成方法。
  4. 【請求項４】 前記薄い酸化膜の厚さは、１００〜５０
    ０オングストロームの範囲であることを特徴とする請求
    項１に記載の半導体装置のトレンチ隔離形成方法。
  5. 【請求項５】 前記トレンチフィリング用絶縁膜は、Ｕ
    ＳＧ膜であることを特徴とする請求項１に記載の半導体
    装置のトレンチ隔離形成方法。
  6. 【請求項６】 前記熱処理は、７．５℃／ｍｉｎの条件
    で、温度を待機状態１０００℃に増加させる第１ランプ
    アップ段階と、 ５．０℃／ｍｉｎの条件で温度を前記１０００℃から１
    １５０℃以上に増加させる第２ランプアップ段階と、 １１５０℃以上の温度で前記絶縁膜を緻密化させるアニ
    ーリング段階と、 ２．０℃／ｍｉｎの条件で温度を１１５０℃以上から１
    ０００℃に減少させる第１ランプダウン段階と、 ３．３℃／ｍｉｎの条件で温度を１０００℃から待機状
    態に減少させる第２ランプダウン段階とを含むことを特
    徴とする請求項１に記載の半導体装置のトレンチ隔離形
    成方法。
  7. 【請求項７】 半導体基板上にトレンチエッチングマス
    ク層を形成する段階と、 前記トレンチエッチングマスク層をパターニングしてト
    レンチ形成領域の半導体基板を露出させる段階と、 前記露出された半導体基板を所定の深さでエッチングし
    てトレンチを形成する段階と、 前記トレンチ内壁の半導体基板を酸化させて薄い酸化膜
    を形成する段階と、 前記トレンチをトレンチフィリング用絶縁膜で充填させ
    る段階と、 前記トレンチエッチング時、発生された基板損傷除去及
    び前記絶縁膜を緻密化させるための第１熱処理工程を、
    １０００℃以上の温度で行う段階と、 前記トレンチフィリング絶縁膜を平坦化エッチングする
    段階と、 前記トレンチエッチング時、発生された基板損傷除去及
    び前記絶縁膜を緻密化させるための第２熱処理工程を、
    少なくとも１０００℃以上の温度で行う段階とを含むこ
    とを特徴とする半導体装置のトレンチ隔離形成方法。
  8. 【請求項８】 前記トレンチエッチングマスク層は、パ
    ッド酸化膜及び窒化膜、ＨＴＯ膜、ＡＲＣ膜が順次的に
    積層された膜であることを特徴とする請求項７に記載の
    半導体装置のトレンチ隔離形成方法。
  9. 【請求項９】 前記トレンチ深さは、０．１〜１．５μ
    ｍの範囲を有することを特徴とする請求項７に記載の半
    導体装置のトレンチ隔離形成方法。
  10. 【請求項１０】 前記薄い酸化膜の厚さは、１００〜５
    ００オングストロームの範囲を有することを特徴とする
    請求項７に記載の半導体装置のトレンチ隔離形成方法。
  11. 【請求項１１】 前記トレンチフィリング用絶縁膜は、
    ＵＳＧ膜であることを特徴とする請求項７に記載の半導
    体装置のトレンチ隔離形成方法。
  12. 【請求項１２】 前記第２熱処理工程は、温度を待機状
    態から１０００℃に増加させる第１ランプアップ段階
    と、 温度を１０００℃から１１５０℃以上に増加させる第２
    ランプアップ段階と、 １１５０以上の温度で絶縁膜を緻密化させるアニーリン
    グ段階と、 温度を１１５０℃以上から１０００℃に減少させる第１
    ランプダウン段階と、 １０００℃から待機状態に減少させる第２ランプダウン
    段階とを含むことを特徴とする請求項７に記載の半導体
    装置のトレンチ隔離形成方法。
  13. 【請求項１３】 前記第２ランプアップ段階は、前記第
    １ランプアップ段階より、相対的に低い速度で温度を増
    加させることを特徴とする請求項１２に記載の半導体装
    置のトレンチ隔離形成方法。
  14. 【請求項１４】 前記第１ランプアップ段階の時間に対
    する温度増加速度は、７．５℃／ｍｉｎであり、前記第
    ２ランプアップ段階の時間に対する温度増加速度は、
    ５．０℃／ｍｉｎであることを特徴とする請求項１２に
    記載の半導体装置のトレンチ隔離形成方法。
  15. 【請求項１５】 前記第１ランプダウン段階は、前記第
    ２ランプダウン段階より相対的に低い速度で温度を減少
    させることを特徴とする請求項１２に記載の半導体装置
    のトレンチ隔離形成方法。
  16. 【請求項１６】 前記第１ランプダウン段階の時間に対
    する温度減少速度は、２．０℃／ｍｉｎであり、前記第
    ２ランプダウン段階の時間に対する温度減少速度は、
    ３．３℃／ｍｉｎであることを特徴とする請求項１２に
    記載の半導体装置のトレンチ隔離形成方法。
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