JPH11233732A - 薄膜キャパシタ - Google Patents
薄膜キャパシタInfo
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- JPH11233732A JPH11233732A JP10031192A JP3119298A JPH11233732A JP H11233732 A JPH11233732 A JP H11233732A JP 10031192 A JP10031192 A JP 10031192A JP 3119298 A JP3119298 A JP 3119298A JP H11233732 A JPH11233732 A JP H11233732A
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- Japan
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- layer
- substrate
- epitaxial
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- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
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Abstract
(57)【要約】
【課題】 エピタキシャル効果を利用して強誘電性を発
現させた強誘電体薄膜やエピタキシヤル効果により誘電
率を増大させた高誘電率薄膜を使用したキャパシタを、
Ｓｉ基板上に良好な膜質および結晶状態を維持して作製
する。 【解決手段】 Ｎｉ、Ｃｏ、Ｍｎ、Ｒｕ、Ｐｄ、Ｃｒ、
Ｙ、ＥｒおよびＩｒから選ばれる少なくとも 1種の元素
のシリサイドからなる金属シリサイド層２をＳｉ基板１
に直接エピタキシャル成長させる。金属シリサイド層２
上には、ＴｉＮまたはＴｉＮとＭＮ（Ｍ：Ａｌ，Ｖ，Ｍ
ｏ，Ｎｂ，Ｔａ）との固溶体からなるバリア層６、ある
いは第１の電極層３をエピタキシャル成長させる。第１
の電極層３上には、ペロブスカイト型結晶構造を有する
誘電性材料などからなる誘電体膜４をエピタキシャル成
長させ、さらにその上に第２の電極層５を形成する。
現させた強誘電体薄膜やエピタキシヤル効果により誘電
率を増大させた高誘電率薄膜を使用したキャパシタを、
Ｓｉ基板上に良好な膜質および結晶状態を維持して作製
する。 【解決手段】 Ｎｉ、Ｃｏ、Ｍｎ、Ｒｕ、Ｐｄ、Ｃｒ、
Ｙ、ＥｒおよびＩｒから選ばれる少なくとも 1種の元素
のシリサイドからなる金属シリサイド層２をＳｉ基板１
に直接エピタキシャル成長させる。金属シリサイド層２
上には、ＴｉＮまたはＴｉＮとＭＮ（Ｍ：Ａｌ，Ｖ，Ｍ
ｏ，Ｎｂ，Ｔａ）との固溶体からなるバリア層６、ある
いは第１の電極層３をエピタキシャル成長させる。第１
の電極層３上には、ペロブスカイト型結晶構造を有する
誘電性材料などからなる誘電体膜４をエピタキシャル成
長させ、さらにその上に第２の電極層５を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ペロブスカイト型
結晶構造を有する誘電性材料などからなる誘電体膜を具
備する薄膜キャパシタに関する。
結晶構造を有する誘電性材料などからなる誘電体膜を具
備する薄膜キャパシタに関する。
【０００２】
【従来の技術】最近、記憶媒体として強誘電体薄膜を用
いた記憶装置（強誘電体メモリ（ＦＲＡＭ））の開発が
行われており、一部には既に実用化されている。強誘電
体メモリは不揮発性であり、電源を落とした後も記憶内
容が失われず、しかも強誘電体薄膜の膜厚が十分薄い場
合には自発分極の反転が速く、ＤＲＡＭ並みに高速の書
き込みおよび読み出しが可能であるなどの特徴を有して
いる。また、 1ビットのメモリセルを 1つのトランジス
タと 1つの強誘電体キャパシタで作製することができる
ため、大容量化にも適している。
いた記憶装置（強誘電体メモリ（ＦＲＡＭ））の開発が
行われており、一部には既に実用化されている。強誘電
体メモリは不揮発性であり、電源を落とした後も記憶内
容が失われず、しかも強誘電体薄膜の膜厚が十分薄い場
合には自発分極の反転が速く、ＤＲＡＭ並みに高速の書
き込みおよび読み出しが可能であるなどの特徴を有して
いる。また、 1ビットのメモリセルを 1つのトランジス
タと 1つの強誘電体キャパシタで作製することができる
ため、大容量化にも適している。
【０００３】ここで、強誘電体メモリに用いる強誘電体
膜には、残留分極が大きい、残留分極の温度依存性が小
さい、残留分極の長時間保持が可能である（リテンショ
ン）などの特性を有することが求められている。
膜には、残留分極が大きい、残留分極の温度依存性が小
さい、残留分極の長時間保持が可能である（リテンショ
ン）などの特性を有することが求められている。
【０００４】現在、強誘電体材料としては、主としてジ
ルコン酸チタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 （ＰＺ
Ｔ））が用いられている。しかし、ＰＺＴはキュリー温
度が高い(300℃以上）ことや自発分極が大きいことにも
かかわらず、主成分である鉛の拡散および蒸発が比較的
低い温度で起こりやすい(500℃程度）ことなどに基づい
て、微細化には対応しにくいと言われている。
ルコン酸チタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 （ＰＺ
Ｔ））が用いられている。しかし、ＰＺＴはキュリー温
度が高い(300℃以上）ことや自発分極が大きいことにも
かかわらず、主成分である鉛の拡散および蒸発が比較的
低い温度で起こりやすい(500℃程度）ことなどに基づい
て、微細化には対応しにくいと言われている。
【０００５】ＰＺＴ以外ではチタン酸バリウム（ＢａＴ
ｉＯ3 （ＢＴＯ））が代表的な強誘電体として知られて
いる。ＢＴＯはＰＺＴと同じくペロブスカイト型結晶構
造を持ち、キュリー温度は約393Kである。Ｐｂと比べる
とＢａは蒸発しにくく、また結晶化した場合にペロブス
カイト型以外の結晶構造をとることがほとんどないとい
うような特徴を有している。しかしながら、ＢＴＯはＰ
ＺＴと比べて残留分極が小さく、しかもキュリー温度が
低いために残留分極の温度依存性が大きいなどの難点を
有しており、これらに起因して強誘電体メモリへの適用
はさほど検討されていない。
ｉＯ3 （ＢＴＯ））が代表的な強誘電体として知られて
いる。ＢＴＯはＰＺＴと同じくペロブスカイト型結晶構
造を持ち、キュリー温度は約393Kである。Ｐｂと比べる
とＢａは蒸発しにくく、また結晶化した場合にペロブス
カイト型以外の結晶構造をとることがほとんどないとい
うような特徴を有している。しかしながら、ＢＴＯはＰ
ＺＴと比べて残留分極が小さく、しかもキュリー温度が
低いために残留分極の温度依存性が大きいなどの難点を
有しており、これらに起因して強誘電体メモリへの適用
はさほど検討されていない。
【０００６】これに対して、本発明者らは先に、基板と
してチタン酸ストロンチウム（ＳｒＴｉＯ3 （ＳＴ
Ｏ））単結晶を、下部電極として例えばルテニウム酸ス
トロンチウム（ＳｒＲｕＯ3 （ＳＲＯ））を、さらに誘
電体としてＳＲＯよりやや大きな格子定数を持つチタン
酸バリウムストロンチウム（Ｂａx Ｓｒ1-x ＴｉＯ
3 （ＢＳＴＯ）を選択し、かつこれらを全てエピタキシ
ャル成長させることによって、ＢＳＴＯのｃ軸長を人工
的に制御できることを見出した（特開平8-139292号公報
参照）。
してチタン酸ストロンチウム（ＳｒＴｉＯ3 （ＳＴ
Ｏ））単結晶を、下部電極として例えばルテニウム酸ス
トロンチウム（ＳｒＲｕＯ3 （ＳＲＯ））を、さらに誘
電体としてＳＲＯよりやや大きな格子定数を持つチタン
酸バリウムストロンチウム（Ｂａx Ｓｒ1-x ＴｉＯ
3 （ＢＳＴＯ）を選択し、かつこれらを全てエピタキシ
ャル成長させることによって、ＢＳＴＯのｃ軸長を人工
的に制御できることを見出した（特開平8-139292号公報
参照）。
【０００７】その結果、Ｂａリッチ組成のＢＳＴＯを使
用することによって、強誘電キュリー温度を高温側にシ
フトさせ、室温領域で大きな残留分極を示し、かつ85℃
程度まで温度を上げても十分大きな残留分極を保持する
ことができる、ＦＲＡＭに好適な強誘電体膜が実現可能
であることを確認している。また同様に、Ｓｒリッチ組
成のＢＳＴＯを使用することによって、多結晶膜でキャ
パシタを作製したときの誘電率、例えば膜厚20nmで誘電
率 200程度の数倍の 800以上に達する誘電率を有する薄
膜キャパシタが作製でき、ＤＲＡＭに好適な誘電特性が
実現できることを実験的に確認している。このようなエ
ピタキシャル成長させた誘電体膜を有する薄膜キャパシ
タを用いて、ＦＲＡＭやＤＲＡＭなどの半導体メモリを
構成することができ、それらの実用化が期待される。
用することによって、強誘電キュリー温度を高温側にシ
フトさせ、室温領域で大きな残留分極を示し、かつ85℃
程度まで温度を上げても十分大きな残留分極を保持する
ことができる、ＦＲＡＭに好適な強誘電体膜が実現可能
であることを確認している。また同様に、Ｓｒリッチ組
成のＢＳＴＯを使用することによって、多結晶膜でキャ
パシタを作製したときの誘電率、例えば膜厚20nmで誘電
率 200程度の数倍の 800以上に達する誘電率を有する薄
膜キャパシタが作製でき、ＤＲＡＭに好適な誘電特性が
実現できることを実験的に確認している。このようなエ
ピタキシャル成長させた誘電体膜を有する薄膜キャパシ
タを用いて、ＦＲＡＭやＤＲＡＭなどの半導体メモリを
構成することができ、それらの実用化が期待される。
【０００８】
【発明が解決しようとする課題】ところで、半導体メモ
リとして実用化するためには、高々20mm径程度の大きさ
の基板しか得られないＳＴＯ基板に代えて、Ｓｉ基板上
にエピタキシャルキャパシタを作製することが必須であ
る。しかしながら、Ｓｉ基板（ａ0 =0.543nm）とＳＲＯ
やＢＳＴＯ（ａ0 = 0.39〜0.40nm）との間には大きな格
子不整合が存在し、またＳｉ基板が酸化されやすいこと
などから、Ｓｉ基板上に膜質の良好なエピタキシャル膜
を作製することは非常に困難である。
リとして実用化するためには、高々20mm径程度の大きさ
の基板しか得られないＳＴＯ基板に代えて、Ｓｉ基板上
にエピタキシャルキャパシタを作製することが必須であ
る。しかしながら、Ｓｉ基板（ａ0 =0.543nm）とＳＲＯ
やＢＳＴＯ（ａ0 = 0.39〜0.40nm）との間には大きな格
子不整合が存在し、またＳｉ基板が酸化されやすいこと
などから、Ｓｉ基板上に膜質の良好なエピタキシャル膜
を作製することは非常に困難である。
【０００９】本発明者らは、上記したような問題に対し
て、ＴｉＮにＡＩＮを固溶させた（Ｔｉ，Ａｌ）Ｎエピ
タキシャルバリア層を適用することを報告している（IE
EE-IEDM 1996 Technical Digest pp.695-698）。ＴｉＮ
の格子定数は 0.423nmであり、ＡｌＮを 30%固溶させた
ときの格子定数は 0.421nm程度とＳｉとの格子不整合は
大きいが、同じ方位でのエピタキシャル成長が生じる。
て、ＴｉＮにＡＩＮを固溶させた（Ｔｉ，Ａｌ）Ｎエピ
タキシャルバリア層を適用することを報告している（IE
EE-IEDM 1996 Technical Digest pp.695-698）。ＴｉＮ
の格子定数は 0.423nmであり、ＡｌＮを 30%固溶させた
ときの格子定数は 0.421nm程度とＳｉとの格子不整合は
大きいが、同じ方位でのエピタキシャル成長が生じる。
【００１０】ただし、Ｓｉと（Ｔｉ，Ａｌ）Ｎの界面に
は格子不整合に相当する、ほぼＳｉ3格子に 1本の密度
の不整合転位が導入される。このために最適条件で成膜
を行っても、（Ｔｉ，Ａｌ）ＮのＸ線回折におけるロッ
キングカーブの半値幅は 1゜以上と大きくなり、その上
に成長するＳＲＯやＢＳＴＯの半値幅も 1゜以上となっ
てしまう。このような結晶性の乱れは誘電特性の劣化原
因となっている。
は格子不整合に相当する、ほぼＳｉ3格子に 1本の密度
の不整合転位が導入される。このために最適条件で成膜
を行っても、（Ｔｉ，Ａｌ）ＮのＸ線回折におけるロッ
キングカーブの半値幅は 1゜以上と大きくなり、その上
に成長するＳＲＯやＢＳＴＯの半値幅も 1゜以上となっ
てしまう。このような結晶性の乱れは誘電特性の劣化原
因となっている。
【００１１】本発明はこのような課題に対処するために
なされたもので、エピタキシャル効果を利用して強誘電
性を発現させた強誘電体薄膜、あるいはエピタキシヤル
効果により誘電率を増大させた高誘電率薄膜を使用した
キャパシタを、半導体メモリとして実用化する上で必須
のＳｉ基板上に良好な膜質および結晶状態を維持して作
製することを可能にした薄膜キャパシタを提供すること
を目的としている。
なされたもので、エピタキシャル効果を利用して強誘電
性を発現させた強誘電体薄膜、あるいはエピタキシヤル
効果により誘電率を増大させた高誘電率薄膜を使用した
キャパシタを、半導体メモリとして実用化する上で必須
のＳｉ基板上に良好な膜質および結晶状態を維持して作
製することを可能にした薄膜キャパシタを提供すること
を目的としている。
【００１２】
【課題を解決するための手段】本発明の薄膜キャパシタ
は、請求項１に記載したように、シリコン基板と、Ｎ
ｉ、Ｃｏ、Ｍｎ、Ｒｕ、Ｐｄ、Ｃｒ、Ｙ、ＥｒおよびＩ
ｒから選ばれる少なくとも 1種の元素のシリサイドから
なり、前記シリコン基板上に直接エピタキシャル成長さ
せた金属シリサイド層と、前記金属シリサイド層上にエ
ピタキシャル成長させた第１の電極層と、前記第１の電
極層上にエピタキシャル成長させた誘電体膜と、前記誘
電体膜上に形成された第２の電極層とを具備することを
特徴としている。
は、請求項１に記載したように、シリコン基板と、Ｎ
ｉ、Ｃｏ、Ｍｎ、Ｒｕ、Ｐｄ、Ｃｒ、Ｙ、ＥｒおよびＩ
ｒから選ばれる少なくとも 1種の元素のシリサイドから
なり、前記シリコン基板上に直接エピタキシャル成長さ
せた金属シリサイド層と、前記金属シリサイド層上にエ
ピタキシャル成長させた第１の電極層と、前記第１の電
極層上にエピタキシャル成長させた誘電体膜と、前記誘
電体膜上に形成された第２の電極層とを具備することを
特徴としている。
【００１３】本発明の薄膜キャパシタは、請求項２に記
載したように、さらに前記金属シリサイド層と前記第１
の電極層との間に配置され、ＴｉＮまたはＴｉＮとＭＮ
（ただし、ＭはＡｌ、Ｖ、Ｍｏ、ＮｂおよびＴａから選
ばれる少なくとも 1種の元素を示す）との固溶体からな
るバリア層を具備し、前記バリア層は前記金属シリサイ
ド層上にエピタキシャル成長していることを特徴として
いる。
載したように、さらに前記金属シリサイド層と前記第１
の電極層との間に配置され、ＴｉＮまたはＴｉＮとＭＮ
（ただし、ＭはＡｌ、Ｖ、Ｍｏ、ＮｂおよびＴａから選
ばれる少なくとも 1種の元素を示す）との固溶体からな
るバリア層を具備し、前記バリア層は前記金属シリサイ
ド層上にエピタキシャル成長していることを特徴として
いる。
【００１４】本発明の薄膜キャパシタは、例えば請求項
３に記載したように、前記誘電体膜がペロブスカイト型
結晶構造を有する誘電性材料からなる場合に、特に効果
的である。
３に記載したように、前記誘電体膜がペロブスカイト型
結晶構造を有する誘電性材料からなる場合に、特に効果
的である。
【００１５】本発明の薄膜キャパシタにおいては、シリ
コン基板上にまず金属シリサイド層をエピタキシャル成
長させている。金属シリサイドはシリコンと格子定数が
ほぼ一致するため、良質なエピタキシャル膜をシリコン
基板上に形成することができる。このように、一旦シリ
コン基板上に良好な膜質のエピタキシャル金属膜（金属
シリサイド層）を形成することができれば、その上には
格子定数の違うエピタキシャル金属膜を良好な膜質で形
成することができる。すなわち、金属シリサイド層と第
１の電極層やバリア層の間に格子定数の差が存在してい
ても、第１の電極層やバリア層として良質なエピタキシ
ャル膜を形成することができる。
コン基板上にまず金属シリサイド層をエピタキシャル成
長させている。金属シリサイドはシリコンと格子定数が
ほぼ一致するため、良質なエピタキシャル膜をシリコン
基板上に形成することができる。このように、一旦シリ
コン基板上に良好な膜質のエピタキシャル金属膜（金属
シリサイド層）を形成することができれば、その上には
格子定数の違うエピタキシャル金属膜を良好な膜質で形
成することができる。すなわち、金属シリサイド層と第
１の電極層やバリア層の間に格子定数の差が存在してい
ても、第１の電極層やバリア層として良質なエピタキシ
ャル膜を形成することができる。
【００１６】
【発明の実施の形態】以下、本発明を実施するための形
態について説明する。
態について説明する。
【００１７】図１は、本発明の薄膜キャパシタの一実施
形態の構成を示す図である。同図において、１はシリコ
ン（Ｓｉ）基板であり、このＳｉ基板１はポリシリコン
やタングステンなどからなるプラグを有するものであっ
てもよい。
形態の構成を示す図である。同図において、１はシリコ
ン（Ｓｉ）基板であり、このＳｉ基板１はポリシリコン
やタングステンなどからなるプラグを有するものであっ
てもよい。
【００１８】Ｓｉ基板１上には、ニッケル（Ｎｉ）、コ
バルト（Ｃｏ）、マンガン（Ｍｎ）、ルテニウム（Ｒ
ｕ）、パラジウム（Ｐｄ）、クロム（Ｃｒ）、イットリ
ウム（Ｙ）、エルビウム（Ｅｒ）およびイリジウム（Ｉ
ｒ）から選ばれる 1種または 2種以上の元素のシリサイ
ドからなる金属シリサイド層２が形成されている。この
金属シリサイド層２はＳｉ基板１上に直接エピタキシャ
ル成長させたものである。金属シリサイド層２の膜厚
は、例えば 5〜20nm程度とすることが好ましい。
バルト（Ｃｏ）、マンガン（Ｍｎ）、ルテニウム（Ｒ
ｕ）、パラジウム（Ｐｄ）、クロム（Ｃｒ）、イットリ
ウム（Ｙ）、エルビウム（Ｅｒ）およびイリジウム（Ｉ
ｒ）から選ばれる 1種または 2種以上の元素のシリサイ
ドからなる金属シリサイド層２が形成されている。この
金属シリサイド層２はＳｉ基板１上に直接エピタキシャ
ル成長させたものである。金属シリサイド層２の膜厚
は、例えば 5〜20nm程度とすることが好ましい。
【００１９】上記した金属シリサイド層２上には例えば
図１に示したように、膜厚 5〜20nm程度の第１の電極層
（下部電極）３が形成されている。この第１の電極層３
は金属シリサイド層２に対してエピタキシャル成長して
おり、さらにその上には第１の電極層３に対してエピタ
キシャル成長した、膜厚20〜 100nm程度の誘電体膜４が
形成されている。この誘電体膜４上には膜厚10〜30nm程
度の第２の電極層（上部電極）５が形成されている。な
お、第２の電極層５も誘電体膜４に対してエピタキシャ
ル成長させ、全エピタキシャルキャパシタとすることが
好ましい。
図１に示したように、膜厚 5〜20nm程度の第１の電極層
（下部電極）３が形成されている。この第１の電極層３
は金属シリサイド層２に対してエピタキシャル成長して
おり、さらにその上には第１の電極層３に対してエピタ
キシャル成長した、膜厚20〜 100nm程度の誘電体膜４が
形成されている。この誘電体膜４上には膜厚10〜30nm程
度の第２の電極層（上部電極）５が形成されている。な
お、第２の電極層５も誘電体膜４に対してエピタキシャ
ル成長させ、全エピタキシャルキャパシタとすることが
好ましい。
【００２０】金属シリサイド層２と第１の電極層３との
間には、例えば図２に示すように、ＴｉＮまたはＴｉ
1-x Ａｌx ＮなどのＴｉＮとＭＮ（ただし、ＭはＡｌ、
Ｖ、Ｍｏ、ＮｂおよびＴａから選ばれる少なくとも 1種
の元素を示す）との固溶体からなるバリア層６を介在さ
せてもよい。この場合、バリア層６は金属シリサイド層
２に対してエピタキシャル成長させ、また第１の電極層
３はバリア層６に対してエピタキシャル成長させる。
間には、例えば図２に示すように、ＴｉＮまたはＴｉ
1-x Ａｌx ＮなどのＴｉＮとＭＮ（ただし、ＭはＡｌ、
Ｖ、Ｍｏ、ＮｂおよびＴａから選ばれる少なくとも 1種
の元素を示す）との固溶体からなるバリア層６を介在さ
せてもよい。この場合、バリア層６は金属シリサイド層
２に対してエピタキシャル成長させ、また第１の電極層
３はバリア層６に対してエピタキシャル成長させる。
【００２１】誘電体膜４の構成材料には、ペロブスカイ
ト型結晶構造を有する誘電性材料が好適である。このよ
うな誘電性材料としては、ＡＢＯ3 で表されるペロブス
カイト型酸化物が挙げられる。特に、ＢａＴｉＯ3 （Ｂ
ＴＯ）を主成分とし、そのＡサイト元素（Ｂａ）の一部
をＳｒやＣａなどの元素で置換したり、またＢサイト元
素（Ｔｉ）の一部をＺｒ、Ｈｆ、Ｓｎなどの元素で置換
したペロブスカイト型酸化物が好ましく用いられる。Ｓ
ｒやＣａなどによるＡサイト置換は、強誘電性や誘電率
の向上、またキュリー温度の向上などに寄与する。Ａサ
イト元素の置換量は95モル% 以下とすることが好まし
い。Ｚｒ、Ｈｆ、ＳｎなどによるＢサイト置換は、抗電
界の低下などに寄与する。Ｂサイト元素の置換量は90モ
ル% 以下とすることが好ましい。
ト型結晶構造を有する誘電性材料が好適である。このよ
うな誘電性材料としては、ＡＢＯ3 で表されるペロブス
カイト型酸化物が挙げられる。特に、ＢａＴｉＯ3 （Ｂ
ＴＯ）を主成分とし、そのＡサイト元素（Ｂａ）の一部
をＳｒやＣａなどの元素で置換したり、またＢサイト元
素（Ｔｉ）の一部をＺｒ、Ｈｆ、Ｓｎなどの元素で置換
したペロブスカイト型酸化物が好ましく用いられる。Ｓ
ｒやＣａなどによるＡサイト置換は、強誘電性や誘電率
の向上、またキュリー温度の向上などに寄与する。Ａサ
イト元素の置換量は95モル% 以下とすることが好まし
い。Ｚｒ、Ｈｆ、ＳｎなどによるＢサイト置換は、抗電
界の低下などに寄与する。Ｂサイト元素の置換量は90モ
ル% 以下とすることが好ましい。
【００２２】ＢＴＯを主成分とし、Ｂサイト元素やＡサ
イト元素の一部を置換したペロブスカイト型酸化物は、
Ｂサイト元素やＡサイト元素の置換量、さらには歪量に
より、強誘電体もしくは常誘電体となる。従って、ペロ
ブスカイト型酸化物の組成や歪量を適宜設定することに
よって、薄膜キャパシタの使用目的に応じた誘電体膜を
得ることができる。例えば、Ｂａx Ｓｒ1-x ＴｉＯ
3 （ＢＳＴＯ）の場合、Ｂａのモル分率ｘが0.30〜 1の
範囲であると強誘電性を示す。一方、Ｂａのモル分率ｘ
が 0〜 0.3の範囲であると常誘電性を示す。これらはＢ
サイト元素の置換量によっても変化する。
イト元素の一部を置換したペロブスカイト型酸化物は、
Ｂサイト元素やＡサイト元素の置換量、さらには歪量に
より、強誘電体もしくは常誘電体となる。従って、ペロ
ブスカイト型酸化物の組成や歪量を適宜設定することに
よって、薄膜キャパシタの使用目的に応じた誘電体膜を
得ることができる。例えば、Ｂａx Ｓｒ1-x ＴｉＯ
3 （ＢＳＴＯ）の場合、Ｂａのモル分率ｘが0.30〜 1の
範囲であると強誘電性を示す。一方、Ｂａのモル分率ｘ
が 0〜 0.3の範囲であると常誘電性を示す。これらはＢ
サイト元素の置換量によっても変化する。
【００２３】また、Ｂサイト元素がＴｉ、Ｓｎ、Ｚｒ、
Ｈｆおよびこれらの固溶系からなるペロブスカイト型酸
化物、さらにはＭｇ1/3 Ｔａ2/3 、Ｍｇ1/3 Ｎｂ2/3 、
Ｚｎ1/3 Ｎｂ2/3 、Ｚｎ1/3 Ｔａ2/3 などの複合酸化物
およびそれらの固溶系からなるペロブスカイト型酸化物
を用いてもよい。この際、Ａサイト元素はＢａおよびそ
の一部をＳｒやＣａなどの元素で置換したものなどが適
用される。
Ｈｆおよびこれらの固溶系からなるペロブスカイト型酸
化物、さらにはＭｇ1/3 Ｔａ2/3 、Ｍｇ1/3 Ｎｂ2/3 、
Ｚｎ1/3 Ｎｂ2/3 、Ｚｎ1/3 Ｔａ2/3 などの複合酸化物
およびそれらの固溶系からなるペロブスカイト型酸化物
を用いてもよい。この際、Ａサイト元素はＢａおよびそ
の一部をＳｒやＣａなどの元素で置換したものなどが適
用される。
【００２４】誘電体膜４は上記したＢＳＴＯなどに限ら
れるものではなく、薄膜キャパシタの使用目的に応じ
て、強誘電体または常誘電体としての機能を有する種々
のぺロブスカイト型酸化物を用いることができる。例え
ば、ＦＲＡＭに適用する場合には、Ｐｂ（Ｚｒ，Ｔｉ）
Ｏ3 （ＰＺＴ）、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ
3 （ＰＬＺＴ）、Ｂｉ−Ｓｒ−Ｔａ−Ｏ、Ｂｉ−Ｓｒ−
Ｔｉ−Ｏなどの強誘電性ペロブスカイト型酸化物を用い
ることができる。また、ＤＲＡＭのキャパシタに適用す
る場合には、ＳｒＴｉＯ3 （ＳＴＯ）などの高誘電性ペ
ロブスカイト型酸化物を用いることも可能である。
れるものではなく、薄膜キャパシタの使用目的に応じ
て、強誘電体または常誘電体としての機能を有する種々
のぺロブスカイト型酸化物を用いることができる。例え
ば、ＦＲＡＭに適用する場合には、Ｐｂ（Ｚｒ，Ｔｉ）
Ｏ3 （ＰＺＴ）、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ
3 （ＰＬＺＴ）、Ｂｉ−Ｓｒ−Ｔａ−Ｏ、Ｂｉ−Ｓｒ−
Ｔｉ−Ｏなどの強誘電性ペロブスカイト型酸化物を用い
ることができる。また、ＤＲＡＭのキャパシタに適用す
る場合には、ＳｒＴｉＯ3 （ＳＴＯ）などの高誘電性ペ
ロブスカイト型酸化物を用いることも可能である。
【００２５】また下部電極２には、例えば上記したよう
なペロブスカイト型結晶構造を有する誘電性材料と格子
定数が近似し、また金属シリサイド層２やバリア層６に
対してエピタキシャル成長させることが可能な各種導電
性材料、例えばＳｒＲｕＯ3、ＣａＲｕＯ3 、ＢａＲｕ
Ｏ3 およびこれらの固溶系、ＳｒΜｏＯ3 、ＢａΜｏＯ
3 、ＣａΜｏＯ3 およびこれらの固溶系、ＬａＳｒＣｕ
Ｏ3 などの導電性ペロブスカイト型酸化物が使用され
る。さらに、Ｐｔ、Ａｕ、Ｐｄ、Ｉｒ、Ｒｈ、Ｒｅ、Ｒ
ｕなどの貴金属、およびそれらの合金や酸化物などで下
部電極２を構成することも可能である。
なペロブスカイト型結晶構造を有する誘電性材料と格子
定数が近似し、また金属シリサイド層２やバリア層６に
対してエピタキシャル成長させることが可能な各種導電
性材料、例えばＳｒＲｕＯ3、ＣａＲｕＯ3 、ＢａＲｕ
Ｏ3 およびこれらの固溶系、ＳｒΜｏＯ3 、ＢａΜｏＯ
3 、ＣａΜｏＯ3 およびこれらの固溶系、ＬａＳｒＣｕ
Ｏ3 などの導電性ペロブスカイト型酸化物が使用され
る。さらに、Ｐｔ、Ａｕ、Ｐｄ、Ｉｒ、Ｒｈ、Ｒｅ、Ｒ
ｕなどの貴金属、およびそれらの合金や酸化物などで下
部電極２を構成することも可能である。
【００２６】なお、上部電極５は特に限定されるもので
はないが、下部電極２と同様な導電性ペロブスカイト型
酸化物や貴金属（合金や酸化物を含む）などで構成する
ことが好ましい。
はないが、下部電極２と同様な導電性ペロブスカイト型
酸化物や貴金属（合金や酸化物を含む）などで構成する
ことが好ましい。
【００２７】上述したような各構成要素によって、この
実施形態の薄膜キャパシタ７が構成されている。この薄
膜キャパシタ７は、例えばＦＲＡＭ（強誘電体メモリ
（不揮発性メモリ））の電荷蓄積部（記憶媒体）、ある
いは誘電率を増大させたＤＲＡＭの電荷蓄積部（記憶媒
体）として使用される。なお、薄膜キャパシタ７の具体
的なデバイス構造は特に限定されるものではなく、平面
型、スタック型、内堀り式トレンチ型など、いかなる構
造であってもよい。
実施形態の薄膜キャパシタ７が構成されている。この薄
膜キャパシタ７は、例えばＦＲＡＭ（強誘電体メモリ
（不揮発性メモリ））の電荷蓄積部（記憶媒体）、ある
いは誘電率を増大させたＤＲＡＭの電荷蓄積部（記憶媒
体）として使用される。なお、薄膜キャパシタ７の具体
的なデバイス構造は特に限定されるものではなく、平面
型、スタック型、内堀り式トレンチ型など、いかなる構
造であってもよい。
【００２８】ここで、誘電特性に優れたぺロブスカイト
系のエピタキシャルキャパシタをＳｉ基板１上に形成す
るためには、ぺロブスカイトの格子定数（約0.40nm）と
Ｓｉの格子定数(0.543nm) との大きな差を克服し、エピ
タキシャルキャパシタの膜質を改善することが重要であ
る。そこで、本発明においてはＳｉの格子定数にほぼ一
致した金属シリサイド層２をまずエピタキシャル成長さ
せ、この金属シリサイド層２上に金属同士の格子不整合
系である酸化物層や貴金属層（３）、あるいは窒化物層
（６）をエピタキシャル成長させることに特徴を有す
る。
系のエピタキシャルキャパシタをＳｉ基板１上に形成す
るためには、ぺロブスカイトの格子定数（約0.40nm）と
Ｓｉの格子定数(0.543nm) との大きな差を克服し、エピ
タキシャルキャパシタの膜質を改善することが重要であ
る。そこで、本発明においてはＳｉの格子定数にほぼ一
致した金属シリサイド層２をまずエピタキシャル成長さ
せ、この金属シリサイド層２上に金属同士の格子不整合
系である酸化物層や貴金属層（３）、あるいは窒化物層
（６）をエピタキシャル成長させることに特徴を有す
る。
【００２９】これは、半導体であるＳｉは結合に方向性
を持ち、表面にもダングリングボンドと呼ばれる結合手
を持つために、Ｓｉの界面は格子整合性に非常に敏感で
ある。従って、Ｓｉ基板１上に格子整合しない材料を形
成した場合には、例えエピタキシャル成長が生じたとし
ても、良好な結晶性を有する膜を得ることは非常に困難
である。格子不整合の程度に応じてＳｉの結合手があま
り、界面にエネルギーの大きな転位を形成してエピタキ
シャル層の結晶性を乱すからである。
を持ち、表面にもダングリングボンドと呼ばれる結合手
を持つために、Ｓｉの界面は格子整合性に非常に敏感で
ある。従って、Ｓｉ基板１上に格子整合しない材料を形
成した場合には、例えエピタキシャル成長が生じたとし
ても、良好な結晶性を有する膜を得ることは非常に困難
である。格子不整合の程度に応じてＳｉの結合手があま
り、界面にエネルギーの大きな転位を形成してエピタキ
シャル層の結晶性を乱すからである。
【００３０】例えば、Ｓｉ基板上にＴｉＮ（格子定数=
0.423nm) のエピタキシャル膜を成膜すると、Ｓｉとの
界面にはほぼＳｉ 3格子に対して 1本の転位が観測され
る。このため、エピタキシャル成長を行っても結晶性の
乱れを表す 1つの指標であるＸＲＤ測定におけるロキン
グカーブの半値幅が 1゜を切ることは非常に困難であ
る。一方、金属シリサイドのいくつかはＳｉとほぼ一致
した格子定数を持ち、良質なエピタキシャル膜を形成す
ることができる。表１はＳｉ基板上にエピタキシャル膜
が形成可能な金属シリサイドの例を示す。
0.423nm) のエピタキシャル膜を成膜すると、Ｓｉとの
界面にはほぼＳｉ 3格子に対して 1本の転位が観測され
る。このため、エピタキシャル成長を行っても結晶性の
乱れを表す 1つの指標であるＸＲＤ測定におけるロキン
グカーブの半値幅が 1゜を切ることは非常に困難であ
る。一方、金属シリサイドのいくつかはＳｉとほぼ一致
した格子定数を持ち、良質なエピタキシャル膜を形成す
ることができる。表１はＳｉ基板上にエピタキシャル膜
が形成可能な金属シリサイドの例を示す。
【００３１】
【表１】 表１に示したような金属シリサイドを使用することによ
って、例えばロッキングカーブの半値幅で 0.1゜以下と
いうように、結晶性が極めて良質で、かつ平坦なエピタ
キシャル膜をＳｉ基板１上に形成することが可能とな
る。ここで、用いる金属シリサイドはＳｉとの格子ミス
マッチが 10%以内であることが好ましく、特にＳｉとの
格子ミスマッチが5%以内である金属シリサイドを適用す
ることが望ましい。このため、Ｓｉ(100) 面に対しては
Ｎｉ、Ｃｏ、Ｍｎ、Ｒｕなどのシリサイド、Ｓｉ(111)
面に対してはＮｉ、Ｃｏ、Ｃｒ、Ｉｒ、Ｐｄ、Ｙ、Ｅｒ
などのシリサイドを適用することが好ましい。金属シリ
サイドはＭＳｉ2 などの量論組成を有するものに限ら
ず、ＭＳｉx で表せるものであれば使用可能であるが、
特に量論組成の金属シリサイドを使用することが好まし
い。
って、例えばロッキングカーブの半値幅で 0.1゜以下と
いうように、結晶性が極めて良質で、かつ平坦なエピタ
キシャル膜をＳｉ基板１上に形成することが可能とな
る。ここで、用いる金属シリサイドはＳｉとの格子ミス
マッチが 10%以内であることが好ましく、特にＳｉとの
格子ミスマッチが5%以内である金属シリサイドを適用す
ることが望ましい。このため、Ｓｉ(100) 面に対しては
Ｎｉ、Ｃｏ、Ｍｎ、Ｒｕなどのシリサイド、Ｓｉ(111)
面に対してはＮｉ、Ｃｏ、Ｃｒ、Ｉｒ、Ｐｄ、Ｙ、Ｅｒ
などのシリサイドを適用することが好ましい。金属シリ
サイドはＭＳｉ2 などの量論組成を有するものに限ら
ず、ＭＳｉx で表せるものであれば使用可能であるが、
特に量論組成の金属シリサイドを使用することが好まし
い。
【００３２】このように、一旦Ｓｉ基板１上に良好な膜
質のエピタキシャル金属膜（金属シリサイド層２）を形
成することができれば、その上には格子定数の違うエピ
タキシャル金属膜を良好な膜質で形成することが可能と
なる。これは金属結合においては結合に方向性がなく、
界面は電子的にみて半導体よりもはるかに平坦であるた
め、界面エネルギーや界面転位のエネルギーが小さい。
このため、金属膜同士の場合には半導体と金属との間と
比較して、格子定数の不整合が存在していてもはるかに
良好な膜質のエピタキシャル膜を形成することができ
る。
質のエピタキシャル金属膜（金属シリサイド層２）を形
成することができれば、その上には格子定数の違うエピ
タキシャル金属膜を良好な膜質で形成することが可能と
なる。これは金属結合においては結合に方向性がなく、
界面は電子的にみて半導体よりもはるかに平坦であるた
め、界面エネルギーや界面転位のエネルギーが小さい。
このため、金属膜同士の場合には半導体と金属との間と
比較して、格子定数の不整合が存在していてもはるかに
良好な膜質のエピタキシャル膜を形成することができ
る。
【００３３】金属シリサイド層２上には、その上にエピ
タキシャル成長させることができ、かつ酸化物系のエピ
タキシャルキャパシタを作製するときの酸化雰囲気に耐
え得る材料として、ＴｉＮをはじめとする窒化物からな
るバリア層６を形成することが好ましい。なお、金属シ
リサイド２上に直接導電性ペロブスカイト型酸化物など
からなる第１の電極層３を形成することも可能である
が、金属シリサイド層２の酸化を防ぐ上で、窒化物から
なるバリア層６を形成することが好ましい。
タキシャル成長させることができ、かつ酸化物系のエピ
タキシャルキャパシタを作製するときの酸化雰囲気に耐
え得る材料として、ＴｉＮをはじめとする窒化物からな
るバリア層６を形成することが好ましい。なお、金属シ
リサイド２上に直接導電性ペロブスカイト型酸化物など
からなる第１の電極層３を形成することも可能である
が、金属シリサイド層２の酸化を防ぐ上で、窒化物から
なるバリア層６を形成することが好ましい。
【００３４】また、Ｓｉ／エピタキシャル窒化膜構造に
代えて、Ｓｉ／エピタキシャルシリサイド／エピタキシ
ャル窒化膜構造にした場合の他の利点としては、Ｓｉ基
板１との間のコンタクト抵抗が非常に小さくなることが
挙げられる。これはＳｉ基板１と金属シリサイド層２と
の間のショットキーバリアの高さが小さくなるためであ
る。
代えて、Ｓｉ／エピタキシャルシリサイド／エピタキシ
ャル窒化膜構造にした場合の他の利点としては、Ｓｉ基
板１との間のコンタクト抵抗が非常に小さくなることが
挙げられる。これはＳｉ基板１と金属シリサイド層２と
の間のショットキーバリアの高さが小さくなるためであ
る。
【００３５】エピタキシャル成長させた金属シリサイド
層２の形成方法としては、例えば以下に示すような方法
が挙げられる。
層２の形成方法としては、例えば以下に示すような方法
が挙げられる。
【００３６】(a) シリサイド組成の材料を使用し、熱蒸
着、レーザ蒸着、スパッタなどの方法により昇温したＳ
ｉ基板上に直接エピタキシャル膜を形成する。
着、レーザ蒸着、スパッタなどの方法により昇温したＳ
ｉ基板上に直接エピタキシャル膜を形成する。
【００３７】(b) シリサイドの金属成分の材料を使用
し、熱蒸着、レーザ蒸着、スパッタなどの方法によりＳ
ｉ基板上に一旦金属膜を形成した後、熱処理により基板
のＳｉと反応させて、エピタキシャル・シリサイド膜を
形成する。あるいは、昇温したＳｉ基板上に金属膜を成
膜しながら反応させて、エピタキシャル・シリサイド膜
を形成する。
し、熱蒸着、レーザ蒸着、スパッタなどの方法によりＳ
ｉ基板上に一旦金属膜を形成した後、熱処理により基板
のＳｉと反応させて、エピタキシャル・シリサイド膜を
形成する。あるいは、昇温したＳｉ基板上に金属膜を成
膜しながら反応させて、エピタキシャル・シリサイド膜
を形成する。
【００３８】(c) シリサイドの金属成分の材料をイオン
注入によりＳｉ上に打ち込んだ後、熱処理により基板の
Ｓｉと反応させて、エピタキシャル・シリサイド膜を形
成する。
注入によりＳｉ上に打ち込んだ後、熱処理により基板の
Ｓｉと反応させて、エピタキシャル・シリサイド膜を形
成する。
【００３９】上述した 3種類の方法はそれぞれ利点を有
しており、金属シリサイドの種類、他の層の構成材料や
素子構造などの状況に応じて、適宜選択して使用するこ
とが好ましい。
しており、金属シリサイドの種類、他の層の構成材料や
素子構造などの状況に応じて、適宜選択して使用するこ
とが好ましい。
【００４０】また、エピタキシャル成長させた窒化膜の
形成方法としては、例えば以下に示すような方法が挙げ
られ、いずれの成膜方法を使用してもよい。
形成方法としては、例えば以下に示すような方法が挙げ
られ、いずれの成膜方法を使用してもよい。
【００４１】(1) 窒化物組成の材料を使用し、熱蒸着、
レーザ蒸着、スパッタなどの方法により昇温したシリサ
イド層上に直接エピタキシャル膜を形成する。
レーザ蒸着、スパッタなどの方法により昇温したシリサ
イド層上に直接エピタキシャル膜を形成する。
【００４２】(2) 窒化物の金属成分材料を使用し、窒素
雰囲気あるいはアンモニア雰囲気中で熱蒸着、レーザ蒸
着、スパッタなどの方法によって、雰囲気と反応させな
がら昇温したシリサイド層上に直接エピタキシャル膜を
形成する。
雰囲気あるいはアンモニア雰囲気中で熱蒸着、レーザ蒸
着、スパッタなどの方法によって、雰囲気と反応させな
がら昇温したシリサイド層上に直接エピタキシャル膜を
形成する。
【００４３】(3) 熱ＣＶＤないしはＭＯＣＶＤ法によ
り、昇温したシリサイド層上に直接エピタキシャル膜を
形成する。
り、昇温したシリサイド層上に直接エピタキシャル膜を
形成する。
【００４４】上述したように、本発明によればエピタキ
シャル成長時に導入される歪により誘起された強誘電体
膜や高誘電率膜を使用したキャパシタを、Ｓｉ基板上に
良好な膜質で作製することができる。従って、このよう
な本発明の薄膜キャパシタとトランジスタとをＳｉ基板
上に高度に集積することによって、実用性が高く、かつ
信頼性の高い超高集積化したＦＲＡＭやＤＲＡＭなどの
半導体メモリを作製することが可能になる。
シャル成長時に導入される歪により誘起された強誘電体
膜や高誘電率膜を使用したキャパシタを、Ｓｉ基板上に
良好な膜質で作製することができる。従って、このよう
な本発明の薄膜キャパシタとトランジスタとをＳｉ基板
上に高度に集積することによって、実用性が高く、かつ
信頼性の高い超高集積化したＦＲＡＭやＤＲＡＭなどの
半導体メモリを作製することが可能になる。
【００４５】
【実施例】以下、本発明の具体的な実施例およびその評
価結果について述べる。
価結果について述べる。
【００４６】比較例１ まず、ＳｒＴｉＯ3 (100) 基板（格子定数0.3905nm）の
表面に、ＲＦマグネトロンスパッタ法により基板温度 6
00℃で、順に膜厚20nmのＳｒＲｕＯ3 下部電極（格子定
数0.391nm)、膜厚20nmのＢａ0.7 Ｓｒ0.3 ＴｉＯ3 強誘
電体膜（格子定数0.397nm)、膜厚30nmのＳｒＲｕＯ3 上
部電極をエピタキシャル成長させた。ＳＲＯおよびＢＳ
ＴＯは酸化物ターゲットを用いて、Ａｒ：Ｏ2 ＝ 4： 1
の混合ガス雰囲気中で成膜を行った。
表面に、ＲＦマグネトロンスパッタ法により基板温度 6
00℃で、順に膜厚20nmのＳｒＲｕＯ3 下部電極（格子定
数0.391nm)、膜厚20nmのＢａ0.7 Ｓｒ0.3 ＴｉＯ3 強誘
電体膜（格子定数0.397nm)、膜厚30nmのＳｒＲｕＯ3 上
部電極をエピタキシャル成長させた。ＳＲＯおよびＢＳ
ＴＯは酸化物ターゲットを用いて、Ａｒ：Ｏ2 ＝ 4： 1
の混合ガス雰囲気中で成膜を行った。
【００４７】得られた薄膜キャパシタのＸ線回折を行っ
たところ、ＳＲＯおよびＢＳＴＯ共に基板面に対して
(001)方位でエピタキシャル成長していることが確認さ
れた。ＢＳＴＯは下部電極との僅かな格子定数差により
歪格子を形成しており、基板に垂直方向のｃ軸長は 0.4
12nmとバルクより3.8%伸びていた。各成長層の (002)ピ
ークのロッキングカーブを測定して半値幅を測ったとこ
ろ、ＳＲＯが0.11゜、ＢＳＴＯが0.12゜であった。
たところ、ＳＲＯおよびＢＳＴＯ共に基板面に対して
(001)方位でエピタキシャル成長していることが確認さ
れた。ＢＳＴＯは下部電極との僅かな格子定数差により
歪格子を形成しており、基板に垂直方向のｃ軸長は 0.4
12nmとバルクより3.8%伸びていた。各成長層の (002)ピ
ークのロッキングカーブを測定して半値幅を測ったとこ
ろ、ＳＲＯが0.11゜、ＢＳＴＯが0.12゜であった。
【００４８】このように、基板上に全て格子整合系の下
部電極や誘電体膜を作製した場合には、非常に結晶性に
優れた多層のエピタキシャル膜を得ることができた。ま
た、上下電極の間で誘電体特性を測定したところ、ＢＳ
ＴＯの伸びたｃ軸長に対応した残留分極量として25μC/
cm2 が得られ、優れた強誘電体膜であった。
部電極や誘電体膜を作製した場合には、非常に結晶性に
優れた多層のエピタキシャル膜を得ることができた。ま
た、上下電極の間で誘電体特性を測定したところ、ＢＳ
ＴＯの伸びたｃ軸長に対応した残留分極量として25μC/
cm2 が得られ、優れた強誘電体膜であった。
【００４９】ただし、このＳＴＯ基板を用いた格子整合
系の薄膜キャパシタは、以下に示すＳｉ基板を用いた実
施例の薄膜キャパシタに比べて、実用性という点では劣
るものである。
系の薄膜キャパシタは、以下に示すＳｉ基板を用いた実
施例の薄膜キャパシタに比べて、実用性という点では劣
るものである。
【００５０】実施例１ まず、図２に示したように、Ｓｉ(100) 基板１（格子定
数0.543nm)の表面にＲＦマグネトロンスパッタ法によ
り、順に膜厚20nmのＣｏＳｉ2 層２（格子定数0.5376n
m) 、膜厚20nmの（Ｔｉ0.9 Ａｌ0.1 ）Ｎバリア層６
（格子定数 0.422nm)、膜厚20nmのＳｒＲｕＯ3 電極層
（下部電極）３（格子定数0.391nm)、膜厚20nmのＢａ
0.7 Ｓｒ0.3 ＴｉＯ3 強誘電体膜４（格子定数0.397n
m)、膜厚30nmのＳｒＲｕＯ3 電極層（上部電極）５をエ
ピタキシャル成長させた。
数0.543nm)の表面にＲＦマグネトロンスパッタ法によ
り、順に膜厚20nmのＣｏＳｉ2 層２（格子定数0.5376n
m) 、膜厚20nmの（Ｔｉ0.9 Ａｌ0.1 ）Ｎバリア層６
（格子定数 0.422nm)、膜厚20nmのＳｒＲｕＯ3 電極層
（下部電極）３（格子定数0.391nm)、膜厚20nmのＢａ
0.7 Ｓｒ0.3 ＴｉＯ3 強誘電体膜４（格子定数0.397n
m)、膜厚30nmのＳｒＲｕＯ3 電極層（上部電極）５をエ
ピタキシャル成長させた。
【００５１】成膜時の基板温度は全て 600℃とした。Ｃ
ｏＳｉ2 層２はシリサイドターゲットを用い、また（Ｔ
ｉ，Ａｌ）Ｎバリア層６は窒化物ターゲットを用いて、
それぞれＡｒ雰囲気中で成膜を行った。ＳＲＯおよびＢ
ＳＴＯは酸化物ターゲットを用いて、Ａｒ：Ｏ2 ＝ 4：
1の混合ガス雰囲気中で成膜を行った。
ｏＳｉ2 層２はシリサイドターゲットを用い、また（Ｔ
ｉ，Ａｌ）Ｎバリア層６は窒化物ターゲットを用いて、
それぞれＡｒ雰囲気中で成膜を行った。ＳＲＯおよびＢ
ＳＴＯは酸化物ターゲットを用いて、Ａｒ：Ｏ2 ＝ 4：
1の混合ガス雰囲気中で成膜を行った。
【００５２】得られた薄膜キャパシタのＸ線回折を行っ
たところ、ＣｏＳｉ2 、（Ｔｉ，Ａｌ）Ｎ、ＳＲＯおよ
びＢＳＴＯは、全てＳｉ基板面に対して (001)方位でエ
ピタキシャル成長していることが確認された。ＢＳＴＯ
のｃ軸長は 0.411nmとほぼＳＴＯ基板上のｃ軸長と同等
の値が得られた。さらに、各成長層の (002)ピークのロ
ッキングカーブを測定して半値幅を測ったところ、Ｃｏ
Ｓｉ2 が0.08゜、（Ｔｉ，Ａｌ）Ｎが0.17゜、ＳＲＯが
0.21゜、ＢＳＴＯが0.22゜であった。
たところ、ＣｏＳｉ2 、（Ｔｉ，Ａｌ）Ｎ、ＳＲＯおよ
びＢＳＴＯは、全てＳｉ基板面に対して (001)方位でエ
ピタキシャル成長していることが確認された。ＢＳＴＯ
のｃ軸長は 0.411nmとほぼＳＴＯ基板上のｃ軸長と同等
の値が得られた。さらに、各成長層の (002)ピークのロ
ッキングカーブを測定して半値幅を測ったところ、Ｃｏ
Ｓｉ2 が0.08゜、（Ｔｉ，Ａｌ）Ｎが0.17゜、ＳＲＯが
0.21゜、ＢＳＴＯが0.22゜であった。
【００５３】このように半導体であるＳｉ基板上に、ま
ず格子整合系の金属であるＣｏＳｉ2 膜を直接形成して
結晶性の良いエピタキシャル膜を得た上で、その上に金
属同士で格子不整合系である（Ｔｉ，Ａｌ）Ｎ膜を作製
することによって、エピタキシャル（Ｔｉ，Ａｌ）Ｎ膜
の結晶性の劣化を最小限とすることが初めて可能になっ
た。その上に積層したＳＲＯやＢＳＴＯ誘電体膜の結晶
性も、全て格子整合系で作製した場合のＳＴＯ基板上に
作製したもの（比較例１）にかなり近いものが得られ
た。上下電極の間で誘電体特性を測定したところ、伸び
たｃ軸長と対応した残留分極量として23μC/cm2 が得ら
れ、良好な強誘電体膜であった。
ず格子整合系の金属であるＣｏＳｉ2 膜を直接形成して
結晶性の良いエピタキシャル膜を得た上で、その上に金
属同士で格子不整合系である（Ｔｉ，Ａｌ）Ｎ膜を作製
することによって、エピタキシャル（Ｔｉ，Ａｌ）Ｎ膜
の結晶性の劣化を最小限とすることが初めて可能になっ
た。その上に積層したＳＲＯやＢＳＴＯ誘電体膜の結晶
性も、全て格子整合系で作製した場合のＳＴＯ基板上に
作製したもの（比較例１）にかなり近いものが得られ
た。上下電極の間で誘電体特性を測定したところ、伸び
たｃ軸長と対応した残留分極量として23μC/cm2 が得ら
れ、良好な強誘電体膜であった。
【００５４】実施例２ Ｓｉ(111) 基板１の表面にＲＦマグネトロンスパッタ法
により、順に膜厚20nmのＣｒＳｉ2 層２、膜厚20nmの
（Ｔｉ0.9 Ａｌ0.1 ）Ｎバリア層６、膜厚20nmのＳｒＲ
ｕＯ3 電極層３、膜厚20nmのＢａ0.7 Ｓｒ0.3 ＴｉＯ3
強誘電体膜４、膜厚30nmのＳｒＲｕＯ3 電極層５を順に
エピタキシャル成長させた。エピタキシャル・シリサイ
ド膜には、Ｓｉ(111) に格子整合する六方晶結晶を有す
るＣｒＳｉ2 の(0001)面を使用した。
により、順に膜厚20nmのＣｒＳｉ2 層２、膜厚20nmの
（Ｔｉ0.9 Ａｌ0.1 ）Ｎバリア層６、膜厚20nmのＳｒＲ
ｕＯ3 電極層３、膜厚20nmのＢａ0.7 Ｓｒ0.3 ＴｉＯ3
強誘電体膜４、膜厚30nmのＳｒＲｕＯ3 電極層５を順に
エピタキシャル成長させた。エピタキシャル・シリサイ
ド膜には、Ｓｉ(111) に格子整合する六方晶結晶を有す
るＣｒＳｉ2 の(0001)面を使用した。
【００５５】成膜時の基板温度は全て 600℃とした。Ｃ
ｒＳｉ2 層２はシリサイドターゲットを用い、また（Ｔ
ｉ，Ａｌ）Ｎバリア層６は窒化物ターゲットを用いて、
共にＡｒ雰囲気中で成膜を行った。ＳＲＯおよびＢＳＴ
Ｏは酸化物ターゲットを用いて、Ａｒ：Ｏ2 ＝ 4： 1の
混合ガス雰囲気中で成膜を行った。
ｒＳｉ2 層２はシリサイドターゲットを用い、また（Ｔ
ｉ，Ａｌ）Ｎバリア層６は窒化物ターゲットを用いて、
共にＡｒ雰囲気中で成膜を行った。ＳＲＯおよびＢＳＴ
Ｏは酸化物ターゲットを用いて、Ａｒ：Ｏ2 ＝ 4： 1の
混合ガス雰囲気中で成膜を行った。
【００５６】得られた薄膜キャパシタのＸ線回折を行っ
たところ、ＣｒＳｉ2 は基板面に対して六方晶の(0001)
方位、（Ｔｉ，Ａｌ）Ｎ、ＳＲＯおよびＢＳＴＯは基板
面に対して (111)方位でエピタキシャル成長しているこ
とが確認された。また、基板面に垂直なＢＳＴＯの (11
1)面間隔は 0.707nmと、ほぼバルクの値と比較して2%程
度伸びていた。各成長層の基板面に垂直な (111)あるい
は(0002)ピークのロッキングカーブを測定して半値幅を
測ったところ、ＣｒＳｉ2 が0.06゜、（Ｔｉ，Ａｌ）Ｎ
が0.13゜、ＳＲＯが0.17゜、ＢＳＴＯが0.21゜であっ
た。
たところ、ＣｒＳｉ2 は基板面に対して六方晶の(0001)
方位、（Ｔｉ，Ａｌ）Ｎ、ＳＲＯおよびＢＳＴＯは基板
面に対して (111)方位でエピタキシャル成長しているこ
とが確認された。また、基板面に垂直なＢＳＴＯの (11
1)面間隔は 0.707nmと、ほぼバルクの値と比較して2%程
度伸びていた。各成長層の基板面に垂直な (111)あるい
は(0002)ピークのロッキングカーブを測定して半値幅を
測ったところ、ＣｒＳｉ2 が0.06゜、（Ｔｉ，Ａｌ）Ｎ
が0.13゜、ＳＲＯが0.17゜、ＢＳＴＯが0.21゜であっ
た。
【００５７】このように、Ｓｉ(111) 基板上において
も、格子整合系のＣｒＳｉ2 膜を直接形成して結晶性の
良いエピタキシャル膜を得た上で、その上に金属同士で
格子不整合系である（Ｔｉ，Ａｌ）Ｎ膜を作製すること
により、エピタキシャル（Ｔｉ，Ａｌ）Ｎ膜の結晶性の
劣化を最小限に止めることが可能となることが分かる。
その上に積層したＳＲＯやＢＳＴＯ誘電体(111) 膜の結
晶性もかなり良いものが得られた。上下電極の間で誘電
体特性を測定したところ、伸びた (111)軸長と対応した
残留分極量として19μC/cm2 が得られ、やはり良い強誘
電体膜であった。
も、格子整合系のＣｒＳｉ2 膜を直接形成して結晶性の
良いエピタキシャル膜を得た上で、その上に金属同士で
格子不整合系である（Ｔｉ，Ａｌ）Ｎ膜を作製すること
により、エピタキシャル（Ｔｉ，Ａｌ）Ｎ膜の結晶性の
劣化を最小限に止めることが可能となることが分かる。
その上に積層したＳＲＯやＢＳＴＯ誘電体(111) 膜の結
晶性もかなり良いものが得られた。上下電極の間で誘電
体特性を測定したところ、伸びた (111)軸長と対応した
残留分極量として19μC/cm2 が得られ、やはり良い強誘
電体膜であった。
【００５８】比較例２ Ｓｉ(100) 基板（格子定数0.543nm)の表面に、全てＲＦ
マグネトロンスパッタ法により基板温度 600℃で、順に
（Ｔｉ0.9 Ａｌ0.1 ）Ｎバリア層（格子定数0.422nm)、
ＳｒＲｕＯ3 下部電極（格子定数0.391nm)、Ｂａ0.7 Ｓ
ｒ0.3 ＴｉＯ3 強誘電体膜（格子定数0.397nm)、ＳｒＲ
ｕＯ3 上部電極をエピタキシャル成長させた。（Ｔｉ，
Ａｌ）Ｎは窒化物ターゲットを用いてＡｒ雰囲気で、Ｓ
ＲＯおよびＢＳＴＯは酸化物ターゲットを用いてＡｒ：
Ｏ2 ＝ 4： 1の混合ガス雰囲気中で成膜を行った。
マグネトロンスパッタ法により基板温度 600℃で、順に
（Ｔｉ0.9 Ａｌ0.1 ）Ｎバリア層（格子定数0.422nm)、
ＳｒＲｕＯ3 下部電極（格子定数0.391nm)、Ｂａ0.7 Ｓ
ｒ0.3 ＴｉＯ3 強誘電体膜（格子定数0.397nm)、ＳｒＲ
ｕＯ3 上部電極をエピタキシャル成長させた。（Ｔｉ，
Ａｌ）Ｎは窒化物ターゲットを用いてＡｒ雰囲気で、Ｓ
ＲＯおよびＢＳＴＯは酸化物ターゲットを用いてＡｒ：
Ｏ2 ＝ 4： 1の混合ガス雰囲気中で成膜を行った。
【００５９】得られた薄膜キャパシタのＸ線回折を行っ
たところ、（Ｔｉ，Ａｌ）Ｎ、ＳＲＯおよびＢＳＴＯは
いずれも基板面に対して (001)方位でエピタキシャル成
長していた。またＢＳＴＯのｃ軸長は 0.407nmとＳＴＯ
基板上のｃ軸値に比較して小さかった。各成長層の (00
2)ピークのロッキングカーブを測定して半値幅を測った
ところ、（Ｔｉ，Ａｌ）Ｎが 1.2゜、ＳＲＯが 1.4゜、
ＢＳＴＯが 1.5゜であった。
たところ、（Ｔｉ，Ａｌ）Ｎ、ＳＲＯおよびＢＳＴＯは
いずれも基板面に対して (001)方位でエピタキシャル成
長していた。またＢＳＴＯのｃ軸長は 0.407nmとＳＴＯ
基板上のｃ軸値に比較して小さかった。各成長層の (00
2)ピークのロッキングカーブを測定して半値幅を測った
ところ、（Ｔｉ，Ａｌ）Ｎが 1.2゜、ＳＲＯが 1.4゜、
ＢＳＴＯが 1.5゜であった。
【００６０】このように、半導体であるＳｉ基板上に、
格子不整合系の（Ｔｉ，Ａｌ）Ｎ膜を直接形成した場合
には、最適条件でエピタキシャル成長を行っても結晶性
に限界があり、ロッキングカーブの半値幅で 1.0゜を切
ることができず、その上に積層したＳＲＯやＢＳＴＯ誘
電体膜の結晶性もＳＴＯ基板上に比較して劣っていた。
また、上下電極の間で誘電体特性を測定したところ、残
留分極量として 8μC/cm2 しか得られず、やはりＳＴＯ
基板上と比較するとかなり劣っていた。
格子不整合系の（Ｔｉ，Ａｌ）Ｎ膜を直接形成した場合
には、最適条件でエピタキシャル成長を行っても結晶性
に限界があり、ロッキングカーブの半値幅で 1.0゜を切
ることができず、その上に積層したＳＲＯやＢＳＴＯ誘
電体膜の結晶性もＳＴＯ基板上に比較して劣っていた。
また、上下電極の間で誘電体特性を測定したところ、残
留分極量として 8μC/cm2 しか得られず、やはりＳＴＯ
基板上と比較するとかなり劣っていた。
【００６１】実施例３ 次に、本発明に係るエピタキシャルキャパシタとトラン
ジスタとを組合せて作製した半導体メモリ素子の一例と
して、ＦＲＡＭの実施例について述べる。図３および図
４は、この実施例３で作製したＦＲＡＭの製造工程を模
式的に示す断面図である。
ジスタとを組合せて作製した半導体メモリ素子の一例と
して、ＦＲＡＭの実施例について述べる。図３および図
４は、この実施例３で作製したＦＲＡＭの製造工程を模
式的に示す断面図である。
【００６２】まず、図３（ａ）に示すように、Ｓｉ(10
0) 基板１０１の第１の表面に深さ0.1μm 程度の不純物
拡散層１０２を形成した後、エピタキシャルシリサイド
層１０３として膜厚10nmのＣｏＳｉ2 層、バリア層１０
４として膜厚10nmの（Ｔｉ，Ａｌ）Ｎ層、第１の電極層
１０５として膜厚20nmのＳｒＲｕＯ3 層、誘電体膜１０
６としてＢａのモル分率が 70%で厚さ20nmのＢＳＴＯ
膜、さらに第２の電極１０７として厚さ20nmのＳｒＲｕ
Ｏ3 層を、基板温度 600℃でＲＦあるいはＤＣスパッタ
法により大気中に取り出さずに連続してエピタキシヤル
成長させた。
0) 基板１０１の第１の表面に深さ0.1μm 程度の不純物
拡散層１０２を形成した後、エピタキシャルシリサイド
層１０３として膜厚10nmのＣｏＳｉ2 層、バリア層１０
４として膜厚10nmの（Ｔｉ，Ａｌ）Ｎ層、第１の電極層
１０５として膜厚20nmのＳｒＲｕＯ3 層、誘電体膜１０
６としてＢａのモル分率が 70%で厚さ20nmのＢＳＴＯ
膜、さらに第２の電極１０７として厚さ20nmのＳｒＲｕ
Ｏ3 層を、基板温度 600℃でＲＦあるいはＤＣスパッタ
法により大気中に取り出さずに連続してエピタキシヤル
成長させた。
【００６３】次に、隣接するキャパシタを分離するため
の溝および素子分離用の溝をリソグラフィーおよびＲＩ
Ｅなどのエッチングにより形成した。なお、ＲＩＥによ
る溝のエッチング加工後、誘電体膜１０６の端面におけ
るリークを防ぐために、第１および第２の電極１０５、
１０７であるＳｒＲｕＯ3 層を選択的に湿式エッチング
して軽くエッチバックした。
の溝および素子分離用の溝をリソグラフィーおよびＲＩ
Ｅなどのエッチングにより形成した。なお、ＲＩＥによ
る溝のエッチング加工後、誘電体膜１０６の端面におけ
るリークを防ぐために、第１および第２の電極１０５、
１０７であるＳｒＲｕＯ3 層を選択的に湿式エッチング
して軽くエッチバックした。
【００６４】次いで、埋め込み絶縁膜１０８、１０９を
成膜した後、ＣＭＰなどにより平坦化を行った。なお、
この際に第２の電極１０７の表面を保護するために、研
磨停止層としてあらかじめＴｉＮ膜などを形成してお
き、ＣＭＰ後にエッチング除去するなどの方法を使用す
ることができる。
成膜した後、ＣＭＰなどにより平坦化を行った。なお、
この際に第２の電極１０７の表面を保護するために、研
磨停止層としてあらかじめＴｉＮ膜などを形成してお
き、ＣＭＰ後にエッチング除去するなどの方法を使用す
ることができる。
【００６５】次に、図３（ｂ）に示すように、ドライブ
線１１０として室温で膜厚 200nmのＴｉＮ膜を形成して
パターニングを行った。さらに、張合わせ用絶縁膜とし
てＢＰＳＧ層１１１を例えば 500nm程度成膜した後、例
えばＣＭＰ法により平坦化を行った。
線１１０として室温で膜厚 200nmのＴｉＮ膜を形成して
パターニングを行った。さらに、張合わせ用絶縁膜とし
てＢＰＳＧ層１１１を例えば 500nm程度成膜した後、例
えばＣＭＰ法により平坦化を行った。
【００６６】一方、図４（ａ）に示すように、別途表面
にＢＰＳＧ層１２２を形成して平坦化した支持基板１２
１を用意し、平坦化したＢＰＳＧ層１１１、１２２同士
を突き合わせて接着した。接着は公知の方法、例えば 9
00℃程度の熱処理により行った。次に、Ｓｉ基板１０１
の第２の表面から研磨していき、素子間分離用の埋め込
み絶縁膜１０９を停止層として、例えば 150nm程度の厚
さの薄膜シリコン層を形成した。
にＢＰＳＧ層１２２を形成して平坦化した支持基板１２
１を用意し、平坦化したＢＰＳＧ層１１１、１２２同士
を突き合わせて接着した。接着は公知の方法、例えば 9
00℃程度の熱処理により行った。次に、Ｓｉ基板１０１
の第２の表面から研磨していき、素子間分離用の埋め込
み絶縁膜１０９を停止層として、例えば 150nm程度の厚
さの薄膜シリコン層を形成した。
【００６７】なお、上記した方法以外のスマートカット
などの接着、研磨によるＳＯＩ層の形成方法などを用い
てもよい。もちろん、薄膜シリコン層の表面は後のトラ
ンジスタ形成工程に耐えるように鏡面研磨されている。
また、第１の表面側から形成された素子分離用の埋め込
み絶縁膜１０９によって、トランジスタ形成領域は素子
分離されている。
などの接着、研磨によるＳＯＩ層の形成方法などを用い
てもよい。もちろん、薄膜シリコン層の表面は後のトラ
ンジスタ形成工程に耐えるように鏡面研磨されている。
また、第１の表面側から形成された素子分離用の埋め込
み絶縁膜１０９によって、トランジスタ形成領域は素子
分離されている。
【００６８】次に、図４（ｂ）に示すように、通常のフ
ォトリソグラフィー法とＲＩＥ法などのプラズマエッチ
ングを用いて、接続孔１３１を開口する。このときのエ
ッチング条件として、金属シリサイド層１０３、バリア
層１０４ないし第１の電極層１０５のいずれかをストッ
パーとして用いて選択的にストップさせるとよい。
ォトリソグラフィー法とＲＩＥ法などのプラズマエッチ
ングを用いて、接続孔１３１を開口する。このときのエ
ッチング条件として、金属シリサイド層１０３、バリア
層１０４ないし第１の電極層１０５のいずれかをストッ
パーとして用いて選択的にストップさせるとよい。
【００６９】次いで、全面に例えばＮ+ 型不純物を含ん
だポリＳｉ膜を約 200nm程度の膜厚で堆積し、全面をＣ
ＭＰなどの方法でエッチパックすることにより接続孔１
３１にＮ+ ポリＳｉ層からなる埋込み層１３２を形成し
た。この後、ＲＴＡ（RapidThermal Anneal）法で 800
℃程度、20秒間、窒素雰囲気でアニールすることにより
Ｎ+ 側壁拡散層１３３を形成する。次に、公知のプロセ
スを使用して、不純物拡散層１３４、ゲート酸化膜１３
５およびワード線１３６からなるトランジスタや、ビッ
ト線１３７を形成した。
だポリＳｉ膜を約 200nm程度の膜厚で堆積し、全面をＣ
ＭＰなどの方法でエッチパックすることにより接続孔１
３１にＮ+ ポリＳｉ層からなる埋込み層１３２を形成し
た。この後、ＲＴＡ（RapidThermal Anneal）法で 800
℃程度、20秒間、窒素雰囲気でアニールすることにより
Ｎ+ 側壁拡散層１３３を形成する。次に、公知のプロセ
スを使用して、不純物拡散層１３４、ゲート酸化膜１３
５およびワード線１３６からなるトランジスタや、ビッ
ト線１３７を形成した。
【００７０】その結果、キャパシタ膜として強い強誘電
体膜が得られ、その残留分極2Pr は80μC/cm2 と大きな
値が得られた。この強誘電体膜を使用したキャパシタに
よりＦＲＡＭの動作が確認された。
体膜が得られ、その残留分極2Pr は80μC/cm2 と大きな
値が得られた。この強誘電体膜を使用したキャパシタに
よりＦＲＡＭの動作が確認された。
【００７１】実施例４ 次に、本発明に係るエピタキシャルキャパシタとトラン
ジスタとを組合せて作製した半導体メモリ素子の一例と
して、ＤＲＡＭの実施例について述べる。図５、図６お
よび図７は、この実施例４で作製したＤＲＡＭの製造工
程を模式的に示す断面図である。
ジスタとを組合せて作製した半導体メモリ素子の一例と
して、ＤＲＡＭの実施例について述べる。図５、図６お
よび図７は、この実施例４で作製したＤＲＡＭの製造工
程を模式的に示す断面図である。
【００７２】まず、図５（ａ）に示すように、Ｓｉ(10
0) 基板１０１の第１の表面に深さ0.1μm 程度の不純物
拡散層１０２を形成した後、エピタキシャルシリサイド
層１０３として膜厚10nmのＮｉＳｉ2 層、バリア層１０
４として膜厚10nmの（Ｔｉ，Ａｌ）Ｎ層、第１の電極層
１０５として膜厚20nmのＳｒＲｕＯ3 層、誘電体膜１０
６としてＢａのモル分率が 30%で厚さ20nmのＢＳＴＯ
膜、さらに第２の電極層１０７として厚さ20nmのＳｒＲ
ｕＯ3 層を、基板温度 600℃でＲＦあるいはＤＣスパッ
タ法により大気中に取り出さずに連続してエピタキシャ
ル成長させた。
0) 基板１０１の第１の表面に深さ0.1μm 程度の不純物
拡散層１０２を形成した後、エピタキシャルシリサイド
層１０３として膜厚10nmのＮｉＳｉ2 層、バリア層１０
４として膜厚10nmの（Ｔｉ，Ａｌ）Ｎ層、第１の電極層
１０５として膜厚20nmのＳｒＲｕＯ3 層、誘電体膜１０
６としてＢａのモル分率が 30%で厚さ20nmのＢＳＴＯ
膜、さらに第２の電極層１０７として厚さ20nmのＳｒＲ
ｕＯ3 層を、基板温度 600℃でＲＦあるいはＤＣスパッ
タ法により大気中に取り出さずに連続してエピタキシャ
ル成長させた。
【００７３】次いで、プレート電極１１２として室温で
膜厚 200nmのＴｉＮ膜を形成し、さらに張合わせ用絶縁
膜としてＢＰＳＧ層１１０を例えば 500nm程度成膜した
後、例えばＣＭＰ法などにより平坦化を行った。そし
て、図５（ｂ）に示すように、別途表面にＢＰＳＧ層１
２２を形成して平坦化した支持基板１２１を用意し、平
坦化したＢＰＳＧ層１１０、１２２同士を突き合わせて
接着した。接着は公知の方法、例えば 900℃程度の熱処
理により行った。
膜厚 200nmのＴｉＮ膜を形成し、さらに張合わせ用絶縁
膜としてＢＰＳＧ層１１０を例えば 500nm程度成膜した
後、例えばＣＭＰ法などにより平坦化を行った。そし
て、図５（ｂ）に示すように、別途表面にＢＰＳＧ層１
２２を形成して平坦化した支持基板１２１を用意し、平
坦化したＢＰＳＧ層１１０、１２２同士を突き合わせて
接着した。接着は公知の方法、例えば 900℃程度の熱処
理により行った。
【００７４】次に、図５（ｃ）に示すように、Ｓｉ基板
１０１の第２の表面から研磨していき、例えば 150nm程
度の厚さの薄膜シリコン層を形成する。なお、この他の
スマートカットなどの接着、研磨によるＳＯＩの形成方
法を用いてもよい。もちろん、薄膜シリコン層の表面は
後のトランジスタ形成工程に耐えるように鏡面研磨され
ている。
１０１の第２の表面から研磨していき、例えば 150nm程
度の厚さの薄膜シリコン層を形成する。なお、この他の
スマートカットなどの接着、研磨によるＳＯＩの形成方
法を用いてもよい。もちろん、薄膜シリコン層の表面は
後のトランジスタ形成工程に耐えるように鏡面研磨され
ている。
【００７５】次に、隣接するキャパシタ間分離用の溝を
リソグラフィーおよびＲＩＥなどのエッチングにより形
成した。このとき、キャパシタの誘電体膜１０６をエッ
チング停止層として使用することによって、隣接するキ
ャパシタの第１の電極層１０５の分離を行った。次い
で、埋め込み絶縁膜１０８を成膜した後、ＣＭＰなどに
より平坦化した。さらにＲＩＥなどにより埋め込み絶縁
膜１０８を選択的に浅くエッチバックした後、単結晶シ
リコン電極１１３を形成し、再び平坦化した。
リソグラフィーおよびＲＩＥなどのエッチングにより形
成した。このとき、キャパシタの誘電体膜１０６をエッ
チング停止層として使用することによって、隣接するキ
ャパシタの第１の電極層１０５の分離を行った。次い
で、埋め込み絶縁膜１０８を成膜した後、ＣＭＰなどに
より平坦化した。さらにＲＩＥなどにより埋め込み絶縁
膜１０８を選択的に浅くエッチバックした後、単結晶シ
リコン電極１１３を形成し、再び平坦化した。
【００７６】このときの単結晶シリコン電極１１３の形
成方法としては、アモルファスシリコン層をコンフォー
マルに形成した後にＲＴＡなどの熱処理により側壁部分
より結晶化して単結晶とする方法、選択成長ＣＶＤ法な
どにより単結晶シリコンを選択的に埋め込む方法などが
挙げられる。また場合によっては、ポリシリコンを埋め
込んでもよい。
成方法としては、アモルファスシリコン層をコンフォー
マルに形成した後にＲＴＡなどの熱処理により側壁部分
より結晶化して単結晶とする方法、選択成長ＣＶＤ法な
どにより単結晶シリコンを選択的に埋め込む方法などが
挙げられる。また場合によっては、ポリシリコンを埋め
込んでもよい。
【００７７】さらに、図６（ａ）に示すように、素子間
を分離するための溝をリソグラフィーおよびＲＩＥなど
のエッチングにより形成した。このとき、キャパシタの
誘電体膜１０６をエッチング停止層として使用すること
により、キャパシタの第１の電極層１０５の素子間の分
離を行った。次いで、埋め込み絶縁膜１０９を成膜した
後にＣＭＰなどにより平坦化した。
を分離するための溝をリソグラフィーおよびＲＩＥなど
のエッチングにより形成した。このとき、キャパシタの
誘電体膜１０６をエッチング停止層として使用すること
により、キャパシタの第１の電極層１０５の素子間の分
離を行った。次いで、埋め込み絶縁膜１０９を成膜した
後にＣＭＰなどにより平坦化した。
【００７８】また、 2種類の埋め込み絶縁膜を形成する
方法の例として、まず図６（ｂ）に示すようなキャパシ
タ間分離用マスク１４１を用いてパターニングを行い、
絶縁膜の埋め込み、平坦化、選択エッチバック、選択成
長単結晶シリコンの埋め込みおよび平坦化を行った後、
素子間分離用マスク１４２を用いてシリコン層の選択エ
ッチングによりパターニングを行い、酸化膜を埋め込
み、平坦化するという方法をとることにより、両者の埋
め込み絶縁膜を作製するときのマスク合わせ誤差を低減
することができる。
方法の例として、まず図６（ｂ）に示すようなキャパシ
タ間分離用マスク１４１を用いてパターニングを行い、
絶縁膜の埋め込み、平坦化、選択エッチバック、選択成
長単結晶シリコンの埋め込みおよび平坦化を行った後、
素子間分離用マスク１４２を用いてシリコン層の選択エ
ッチングによりパターニングを行い、酸化膜を埋め込
み、平坦化するという方法をとることにより、両者の埋
め込み絶縁膜を作製するときのマスク合わせ誤差を低減
することができる。
【００７９】次に、図７（ａ）に示すように、通常のフ
ォトリソグラフィー法とＲＩＥ法などのブラズマエッチ
ングを用いて、接続孔１３１を開口する。このときのエ
ッチング条件として、シリサイド層１０３、バリア層１
０４ないし第１の電極層１０５をストッパとして用い
て、選択的にストップさせるとよい。次いで、全面に例
えばＮ+ 型不純物を含んだポリＳｉ膜を約 200nm程度の
膜厚で堆積し、全面をＣＭＰなどの方法でエッチバック
することによって、接続孔１３１にＮ+ ポリＳｉ層から
なる埋込み層１３２を形成する。この後、ＲＴＡ法で 8
00℃程度、20秒間、窒素雰囲気でアニールすることによ
りＮ+ 側壁拡散層１３３を形成する。
ォトリソグラフィー法とＲＩＥ法などのブラズマエッチ
ングを用いて、接続孔１３１を開口する。このときのエ
ッチング条件として、シリサイド層１０３、バリア層１
０４ないし第１の電極層１０５をストッパとして用い
て、選択的にストップさせるとよい。次いで、全面に例
えばＮ+ 型不純物を含んだポリＳｉ膜を約 200nm程度の
膜厚で堆積し、全面をＣＭＰなどの方法でエッチバック
することによって、接続孔１３１にＮ+ ポリＳｉ層から
なる埋込み層１３２を形成する。この後、ＲＴＡ法で 8
00℃程度、20秒間、窒素雰囲気でアニールすることによ
りＮ+ 側壁拡散層１３３を形成する。
【００８０】この後、図７（ｂ）に示すように、公知の
プロセスを使用して、不純物拡散層１３４、ゲート酸化
膜１３５、ワード線１３６からなるトランジスタや、ビ
ット線１３７を形成した。
プロセスを使用して、不純物拡散層１３４、ゲート酸化
膜１３５、ワード線１３６からなるトランジスタや、ビ
ット線１３７を形成した。
【００８１】その結果、キャパシタ膜として非常に高い
誘電率の常誘電体膜が得られ、その誘電率は 920と大き
な値が得られた。この誘電体膜を使用したキャパシタに
よりＤＲＡＭの動作が確認された。
誘電率の常誘電体膜が得られ、その誘電率は 920と大き
な値が得られた。この誘電体膜を使用したキャパシタに
よりＤＲＡＭの動作が確認された。
【００８２】
【発明の効果】以上説明したように本発明によれば、シ
リコン基板上に誘電特性に優れたエピタキシャルキャパ
シタを作製することができる。従って、実用性が高くか
つ信頼性の高い超高集積化したＤＲＡＭやＦＲＡＭを実
現することが可能となる。
リコン基板上に誘電特性に優れたエピタキシャルキャパ
シタを作製することができる。従って、実用性が高くか
つ信頼性の高い超高集積化したＤＲＡＭやＦＲＡＭを実
現することが可能となる。
【図１】 本発明の薄膜キャパシタの一実施形態の構成
を模式的に示す断面図である。
を模式的に示す断面図である。
【図２】 本発明の薄膜キャパシタの他の実施形態の構
成を模式的に示す断面図である。
成を模式的に示す断面図である。
【図３】 本発明の実施例３で作製したＦＲＡＭの製造
工程を模式的に示す断面図である。
工程を模式的に示す断面図である。
【図４】 図３に続くＦＲＡＭの製造工程を模式的に示
す断面図である。
す断面図である。
【図５】 本発明の実施例４で作製したＤＲＡＭの製造
工程を模式的に示す断面図である。
工程を模式的に示す断面図である。
【図６】 図５に続くＤＲＡＭの製造工程を模式的に示
す断面図である。
す断面図である。
【図７】 図６に続くＤＲＡＭの製造工程を模式的に示
す断面図である。
す断面図である。
１……Ｓｉ基板 ２……金属シリサイド層 ３……第１の電極層（下部電極） ４……誘電体膜 ５……第２の電極層（上部電極） ６……バリア層 ７……薄膜キャパシタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8247 29/788 29/792
Claims (3)
- 【請求項１】 シリコン基板と、 Ｎｉ、Ｃｏ、Ｍｎ、Ｒｕ、Ｐｄ、Ｃｒ、Ｙ、Ｅｒおよび
Ｉｒから選ばれる少なくとも 1種の元素のシリサイドか
らなり、前記シリコン基板上に直接エピタキシャル成長
させた金属シリサイド層と、 前記金属シリサイド層上にエピタキシャル成長させた第
１の電極層と、 前記第１の電極層上にエピタキシャル成長させた誘電体
膜と、 前記誘電体膜上に形成された第２の電極層とを具備する
ことを特徴とする薄膜キャパシタ。 - 【請求項２】 請求項１記載の薄膜キャパシタにおい
て、 さらに、前記金属シリサイド層と前記第１の電極層との
間に配置され、ＴｉＮまたはＴｉＮとＭＮ（ただし、Ｍ
はＡｌ、Ｖ、Ｍｏ、ＮｂおよびＴａから選ばれる少なく
とも 1種の元素を示す）との固溶体からなるバリア層を
具備し、前記バリア層は前記金属シリサイド層上にエピ
タキシャル成長していることを特徴とする薄膜キャパシ
タ。 - 【請求項３】 請求項１または請求項２記載の薄膜キャ
パシタにおいて、 前記誘電体膜は、ペロブスカイト型結晶構造を有する誘
電性材料からなることを特徴とする薄膜キャパシタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10031192A JPH11233732A (ja) | 1998-02-13 | 1998-02-13 | 薄膜キャパシタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10031192A JPH11233732A (ja) | 1998-02-13 | 1998-02-13 | 薄膜キャパシタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11233732A true JPH11233732A (ja) | 1999-08-27 |
Family
ID=12324575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10031192A Pending JPH11233732A (ja) | 1998-02-13 | 1998-02-13 | 薄膜キャパシタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11233732A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6414344B1 (en) | 1999-06-28 | 2002-07-02 | Hyundai Electronics Industries Ci., Ltd. | Semiconductor device for use in a memory cell and method for the manufacture thereof |
| KR100414869B1 (ko) * | 2001-06-30 | 2004-01-13 | 주식회사 하이닉스반도체 | 캐패시터의 제조 방법 |
| CN1296971C (zh) * | 2004-09-29 | 2007-01-24 | 中国科学院微电子研究所 | 一种适用于纳米器件制造的硅化物工艺 |
| US7364974B2 (en) * | 2005-03-18 | 2008-04-29 | Translucent Inc. | Double gate FET and fabrication process |
| JP2009116943A (ja) * | 2007-11-05 | 2009-05-28 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法 |
| JP2018063990A (ja) * | 2016-10-11 | 2018-04-19 | Tdk株式会社 | 薄膜キャパシタを製造する方法及び薄膜キャパシタ |
| JP2018063989A (ja) * | 2016-10-11 | 2018-04-19 | Tdk株式会社 | 薄膜キャパシタ |
| JP2018063991A (ja) * | 2016-10-11 | 2018-04-19 | Tdk株式会社 | 薄膜キャパシタ及び薄膜キャパシタを製造する方法 |
-
1998
- 1998-02-13 JP JP10031192A patent/JPH11233732A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6414344B1 (en) | 1999-06-28 | 2002-07-02 | Hyundai Electronics Industries Ci., Ltd. | Semiconductor device for use in a memory cell and method for the manufacture thereof |
| KR100414869B1 (ko) * | 2001-06-30 | 2004-01-13 | 주식회사 하이닉스반도체 | 캐패시터의 제조 방법 |
| CN1296971C (zh) * | 2004-09-29 | 2007-01-24 | 中国科学院微电子研究所 | 一种适用于纳米器件制造的硅化物工艺 |
| US7364974B2 (en) * | 2005-03-18 | 2008-04-29 | Translucent Inc. | Double gate FET and fabrication process |
| JP2009116943A (ja) * | 2007-11-05 | 2009-05-28 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法 |
| JP2018063990A (ja) * | 2016-10-11 | 2018-04-19 | Tdk株式会社 | 薄膜キャパシタを製造する方法及び薄膜キャパシタ |
| JP2018063989A (ja) * | 2016-10-11 | 2018-04-19 | Tdk株式会社 | 薄膜キャパシタ |
| JP2018063991A (ja) * | 2016-10-11 | 2018-04-19 | Tdk株式会社 | 薄膜キャパシタ及び薄膜キャパシタを製造する方法 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030304 |