JPH11204754A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 電極／誘電体界面の酸化によるモフォロジー
の悪化、電極材料によるキャパシタ特性の低下、電極材
料自体の特性低下などを防止した薄膜キャパシタを有す
る半導体装置が求められている。 【解決手段】 下部電極４上にぺロブスカイト型酸化物
からなる誘電体薄膜５および上部電極６が積層配置され
た薄膜キャパシタ３を具備する半導体記憶装置などの半
導体装置である。下部電極４および上部電極６の少なく
とも一方は、少なくとも 2種類の導電性ぺロブスカイト
型酸化物の積層膜、例えば誘電体薄膜５と接するように
配置された導電性ぺロブスカイト型酸化物からなる電極
層８と、電極層８を構成する導電性ぺロブスカイト型酸
化物とは異なり、かつ低酸素分圧下で安定な導電性ぺロ
ブスカイト型酸化物からなる電極バッファ層７との積層
を有する。電極バッファ層７には、酸素欠損や構成元素
置換を有するぺロブスカイト型酸化物などか用いられ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、薄膜キャパシタを
電荷蓄積層として有する半導体記憶装置などの半導体装
置に関する。

【０００２】

【従来の技術】近年、大容量ＤＲＡＭや不揮発性の強誘
電体メモリ（ＦＲＡＭ）などに搭載される薄膜キャパシ
タに関して、高誘電性材料や強誘電性材料の研究、さら
には素子構造の研究などが活発に行われている。例え
ば、ＳｒＴｉＯ₃ （以下、ＳＴＯと記す）やＢａ_1-x Ｓ
ｒ_x ＴｉＯ₃ （以下、ＢＳＴＯと記す）などのペロブス
カイト型酸化物を用いた薄膜キャパシタにおいては、Ｐ
ｔ、Ｒｕなどの貴金属やＲｕなどの貴金属の酸化物、な
いしはこれらの積層膜を電極として利用することが検討
されている。これらのうち、Ｒｕは特に加工性が良好
で、ＲＩＥなどによる微細加工が可能であることから、
ＤＲＡＭやＦＲＡＭ用のキャパシタ電極として優れたも
のであると考えられてきた。

【０００３】しかし、上記したようなＲｕなどの貴金属
やその酸化物を電極として用いた薄膜キャパシタでは、
誘電体と電極との界面の不整合によって、イオン欠損な
どに起因する大量の界面準位発生が起こり、これが原因
となってリーク電流の増大や誘電破壊耐性の低下などと
いった問題が生じている。

【０００４】一方、上記したＳＴＯやＢＳＴＯと同一の
結晶構造を有する導電性ペロブスカイト型酸化物を電極
材料として用いることも検討されている。導電性ペロブ
スカイト型酸化物を電極として使用すると、誘電体と電
極との界面で高い界面整合性が得られ、欠陥や界面準位
の発生を抑制することができる。これらによって、高い
誘電率、低いリーク電流といった良好な電気特性や高い
誘電破壊耐性による高信頼性、長寿命を示す薄膜キャパ
シタが得られると期待されている。

【０００５】また、上述したような導電性ペロブスカイ
ト型酸化物をＴｉＡｌＮなどの導電性バッファ層を介し
てＳｉ上にエピタキシャル成長させ、さらにその上部に
ＢＳＴＯなどの誘電体をエピタキシャル成長させた、い
わゆるエピタキシャルキャパシタでは、誘電体と電極と
の格子ミスマッチに起因する誘電体の格子歪みを利用し
て、極めて高い誘電率や歪み誘起強誘電性を発現させる
ことができる。これらの特性を利用することによって、
非常に高い電荷蓄積量を持つ常誘電体キャパシタを有す
る超高集積ＤＲＡＭや強誘電性キャパシタを有する不揮
発性強誘電体メモリ（ＦＲＡＭ）を作製することができ
る。

【０００６】

【発明が解決しようとする課題】しかしながら、導電性
ペロブスカイト型酸化物を下部電極として用いる際に
は、その形成を酸素含有雰囲気で行う心要がある。ここ
で、通常下部電極はポリシリコンからなるプラグ、ある
いはエピタキシャルキャパシタの場合にはエピタキシャ
ル成長させた単結晶Ｓｉなどからなるプラグ上に形成す
る。導電性ペロブスカイト型酸化物からなる下部電極を
通常の酸素含有雰囲気下で形成すると、Ｓｉプラグとの
界面に酸化物が生成されて過大な接触が生じたり、場合
によってはこの反応により電極表面のモフォロジー荒れ
が生じて、キャパシタショートが発生するなどの問題が
生じることが知られている。

【０００７】プラグ表面の酸化を防ぐために、Ｓｉ上に
耐酸化性の高いＴｉＡｌＮなどからなる導電性バッファ
層を設けたり、さらにＴｉＡｌＮなどの導電性バッファ
層と導電性ペロブスカイト型酸化物からなる電極との間
にＰｔなどからなる第２の導電性バッファ層を設けるこ
とも行われているが、ＴｉＡｌＮやＳｉの酸化によるモ
フォロジーの低下、誘電体や電極の高温成膜によるＰｔ
のモフォロジー荒れなどの問題は解決されていない。

【０００８】さらに、上記した酸化によるモフォロジー
荒れを防止するために、ＳｒＲｕＯ₃ などの導電性ペロ
ブスカイト型酸化物を低酸素分圧中で成膜することも可
能ではあるが、多くの導電性ペロブスカイト型酸化物は
低酸素分圧中で成膜すると結晶性が悪化し、電極や誘電
体の膜質が低下してリークが増大するなどの問題が生じ
る。

【０００９】一方、酸素欠損を有するＳｒＴｉＯ₃ 、あ
るいはＮｂや希土類元素で置換したＳｒＴｉＯ₃ などを
直接Ｓｉ上に成膜して電極としたり、これらをＴｉＡｌ
Ｎなどを介してＳｉ上に作製して電極として用いること
も可能である。しかしながら、このような電極上にＢＳ
ＴＯ誘電体などを形成する場合には、誘電体特性を向上
させるために高濃度の酸素含有雰囲気中で作製すること
が必要となり、このため電極として用いたＳｒＴｉＯ₃
の酸素欠損が消失して導電性が失われたり、電極中のＮ
ｂや希土類元素が誘電体中に拡散してキャパシタ性能が
低下するなどの問題が生じる。

【００１０】加えて、これらの導電性ペロブスカイト型
酸化物は、バルクでは酸素欠損を導入したり、Ｎｂや希
土類元素による置換により完全な金属伝導性を得ること
が可能であるが、薄膜特に膜厚が薄い薄膜にあっては、
結晶性がそれほどよくないことや結晶に加わる応力によ
って、その電子状態は完全な金属であるとは言えず、キ
ャリア濃度の高い半導体で記述されるものと言える。こ
のような物質を電極材料としてＢＳＴＯなどの誘電体と
直接積層すると、電極から誘電体への電子移動により電
極／誘電体界面の電極側に空乏層ができる。このような
空乏層は、キャパシタとしては誘電体の静電容量と空乏
層容量との直列接続を生じさせるため、全体の容量が著
しく低下するという問題点がある。

【００１１】本発明はこのような課題に対処するために
なされたもので、電極／誘電体界面の酸化によるモフォ
ロジーの悪化、電極材料によるキャパシタ特性の低下、
電極材料自体の特性低下などを防止した薄膜キャパシタ
を有する半導体装置を提供することを目的としている。

【００１２】

【課題を解決するための手段】本発明の半導体装置は、
請求項１に記載したように、下部電極と、前記下部電極
上に配置されたぺロブスカイト型酸化物からなる誘電体
薄膜と、前記誘電体薄膜上に配置された上部電極とを有
する薄膜キャパシタを具備する半導体装置において、前
記下部電極および上部電極の少なくとも一方は、少なく
とも 2種類の導電性ぺロブスカイト型酸化物の積層膜か
らなることを特徴としている。

【００１３】本発明の半導体装置において、前記下部電
極および上部電極の少なくとも一方は、請求項２に記載
したように、例えば前記誘電体薄膜と接するように配置
された導電性ぺロブスカイト型酸化物からなる電極層
と、前記電極層を構成する前記導電性ぺロブスカイト型
酸化物とは異なり、かつ低酸素分圧下で安定な導電性ぺ
ロブスカイト型酸化物からなる電極バッファ層とを有す
る。

【００１４】さらに、前記下部電極および上部電極の少
なくとも一方は、例えば請求項３に記載したように、前
記誘電体薄膜と接するように配置され、ＳｒＲｕＯ₃ 、
Ｓｒ_1-x Ｂａ_x ＲｕＯ₃ およびＳｒ_1-y ＲＥ_y ＣｏＯ₃
（ＲＥはＬａ、Ｐｒ、ＳｍおよびＮｄから選ばれる少な
くとも 1種の元素を、ｘおよびｙは 0＜ｘ＜ 1、 0＜ｙ
＜ 1を満足する数を示す）から選ばれる少なくとも 1種
の導電性ぺロブスカイト型酸化物からなる電極層と、酸
素欠損を有するＡＥＴｉＯ_3-d （ＡＥはＳｒおよびＢａ
から選ばれる少なくとも 1種の元素を示す）および構成
元素の一部をＭ元素（ＭはＮｂおよび希土類元素から選
ばれる少なくとも 1種の元素を示す）で置換したＡＥＴ
ｉＯ₃ から選ばれる少なくとも 1種の導電性ぺロブスカ
イト型酸化物からなる電極バッファ層とを有することを
特徴としている。

【００１５】本発明においては、薄膜キャパシタの下部
電極および上部電極の少なくとも一方を、 2種類以上の
導電性ぺロブスカイト型酸化物の積層膜で構成してい
る。すなわち、誘電体薄膜側には電極層として金属導電
性を示す一般的な導電性ぺロブスカイト型酸化物層を配
置し、Ｓｉプラグなどと接する側には電極バッファ層と
して低酸素分圧下で安定な導電性ぺロブスカイト型酸化
物層を配置している。

【００１６】例えば、酸素欠損を有するＡＥＴｉＯ_3-d
や構成元素の一部をＭ元素で置換したＡＥＴｉＯ₃ など
の導電性ぺロブスカイト型酸化物は、低酸素分圧中のス
パッタなどで容易に形成することができると共に、高温
でのモフォロジーの低下がない。また、これらのぺロブ
スカイト型酸化物は半導体特性や金属導電性を示す。こ
れらの酸化物は半導体特性を示すことがあるが、誘電体
薄膜との間に上記した金属導電性を示す導電性ぺロブス
カイト型酸化物が存在するので、空乏層の形成による容
量低下の問題などは生じない。

【００１７】さらに、電極バッファ層としての導電性ぺ
ロブスカイト型酸化物と誘電体薄膜との間には、上述し
たように一般的な導電性ぺロブスカイト型酸化物が電極
層として存在するため、この電極層が障壁となることに
より、酸素欠損を有するＡＥＴｉＯ_3-d の酸化を緩和し
たり、ＡＥＴｉＯ₃ の置換元素Ｍの誘電体薄膜への拡散
などを防止することができる。

【００１８】上記したような酸素欠損を有する導電性ぺ
ロブスカイト型酸化物や構成元素の一部をＭ元素で置換
した導電性ぺロブスカイト型酸化物を電極バッファ層と
して使用し、さらにそれと積層して一般的なＳｒＲｕＯ
₃ 、Ｓｒ_1-x Ｂａ_x ＲｕＯ₃、Ｓｒ_1-y ＲＥ_y ＣｏＯ₃
などの導電性ぺロブスカイト型酸化物を電極層として形
成することによって、電極／誘電体界面の酸化によるモ
フォロジーの悪化を防止した上で、電極材料によるキャ
パシタ特性の低下、電極材料自体の特性低下などを防ぐ
ことが可能となる。

【００１９】

【発明の実施の形態】以下、本発明を実施するための形
態について説明する。

【００２０】図１は本発明の半導体装置における薄膜キ
ャパシタ部分の基本構造を示す断面図である。同図にお
いて、１は例えばポリシリコン(poly-Ｓｉ）や単結晶Ｓ
ｉなどからなるプラグ２を有する半導体基板であり、こ
のプラグ２上に薄膜キャパシタ３が形成されている。な
お、キャパシタ構造は特に限定されるものではなく、種
々の構造の薄膜キャパシタを適用することができる。

【００２１】薄膜キャパシタ３は、ＤＲＡＭやＦＲＡＭ
などの半導体記憶装置の電荷蓄積部などとして使用され
る。すなわち、プラグ２の下方に設けられたトランジス
タ（図示せず）と薄膜キャパシタ３とによって、本発明
の半導体装置の一実施形態としてのＤＲＡＭやＦＲＡＭ
などの半導体記憶装置が構成される。なお、トランジス
タと薄膜キャパシタとの位置関係は特に限定されるもの
ではなく、後述する実施形態に示すように、薄膜キャパ
シタの上方にトランジスタを配置することも可能であ
る。

【００２２】誘電体薄膜５としてのペロブスカイト型酸
化物には、薄膜キャパシタ３の使用目的に応じて、誘電
体としての機能を有する種々のぺロブスカイト型酸化物
を用いることができる。例えば、薄膜キャパシタ３をＤ
ＲＡＭに適用する場合には、誘電体薄膜５としてＢａ
_1-x Ｓｒ_x ＴｉＯ₃ （ＢＳＴＯ）、ＳｒＴｉＯ₃ （ＳＴ
Ｏ）、ＣａＴｉＯ₃ 、ＰｂＴｉＯ₃ 、ＢａＺｒＯ₃ 、Ｂ
ａＳｎＯ₃ 、ＰｂＺｒＯ₃ などの高誘電性ペロブスカイ
ト型酸化物が用いられる。

【００２３】また、薄膜キャパシタ３をＦＲＡＭに適用
する場合には、例えばＢａリッチなＢａ_1-x Ｓｒ_x Ｔｉ
Ｏ₃ やＢａＴｉＯ₃ などを用いることによって、下部電
極４との格子ミスマッチに起因する歪誘起強誘電性を利
用したＦＲＡＭの電荷蓄積部を構成することができる。
なお、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃ （ＰＺＴ）、（Ｐｂ，Ｌ
ａ）（Ｚｒ，Ｔｉ）Ｏ₃ （ＰＬＺＴ）、Ｂｉ−Ｓｒ−Ｔ
ａ−Ｏ、Ｂｉ−Ｓｒ−Ｔｉ−Ｏなどの強誘電性ペロブス
カイト型酸化物を用いることも可能である。誘電体薄膜
５の膜厚は特に限定されるものではなく、通常の薄膜キ
ャパシタと同様に10〜 100nm程度とすることができる。

【００２４】上記した薄膜キャパシタ３において、プラ
グ２上には下部電極４が形成されている。下部電極４は
少なくとも 2種類の導電性ぺロブスカイト型酸化物の積
層膜からなり、このような下部電極４上に膜厚 5〜 100
nm程度のペロブスカイト型酸化物からなる誘電体薄膜５
が形成されている。さらに、その上には上部電極６が設
けられており、これらによって薄膜キャパシタ３が構成
されている。

【００２５】この実施形態における 2種類以上の導電性
ぺロブスカイト型酸化物の積層膜からなる下部電極４
は、具体的にはプラグ２側に配置された低酸素分圧下で
安定な導電性ぺロブスカイト型酸化物からなる電極バッ
ファ層７と、誘電体薄膜５と接するように配置された一
般的な導電性ぺロブスカイト型酸化物からなる電極層８
とを有している。なお、電極バッファ層７および電極層
８は、さらにそれらを複数の導電性ぺロブスカイト型酸
化物層で構成することも可能である。

【００２６】上記した積層膜からなる下部電極４におい
て、低酸素分圧下で安定な導電性ぺロブスカイト型酸化
物からなる電極バッファ層７は、プラグ２と下部電極４
との界面における酸化、それに基づくモフォロジー荒れ
などを防止するものである。さらに、このような電極バ
ッファ層７上に通常の導電性ぺロブスカイト型酸化物か
らなる電極層８を積層配置することによって、電極材料
によるキャパシタ特性の低下や電極バッファ層７の電極
材料としての特性低下などを防止している。

【００２７】上述した電極バッファ層７の構成材料とし
ては、例えば酸素欠損を有するＡＥＴｉＯ_3-d （ＡＥは
ＳｒおよびＢａから選ばれる少なくとも 1種の元素を示
す）や、構成元素の一部をＭ元素（ＭはＮｂおよび希土
類元素から選ばれる少なくとも 1種の元素を示す）で置
換したＡＥＴｉＯ₃ などの導電性ぺロブスカイト型酸化
物が用いられる。

【００２８】酸素欠損を有する導電性ぺロブスカイト型
酸化物の具体例としては、ＳｒＴｉＯ_3-d 、ＢａＴｉＯ
_3-d 、Ｓｒ_1-x Ｂａ_x ＴｉＯ_3-d (x=0〜1)が挙げられ
る。構成元素の一部をＭ元素で導電性ぺロブスカイト型
酸化物としては、（Ｓｒ_1-a ，Ｍ_a ）ＴｉＯ_3-d 、（Ｂ
ａ_1-a ，Ｍ_a ）ＴｉＯ_3-d （a= 0.1〜 0.5）などが挙げ
られる。なお、これら構成元素の一部をＭ元素で置換し
た導電性ぺロブスカイト型酸化物は酸素欠損を有してい
てもよい。

【００２９】上記した酸素欠損を有するＡＥＴｉＯ_3-d
や構成元素の一部をＭ元素で置換した（ＡＥ_1-a ，
Ｍ_a ）ＴｉＯ₃ で表されるぺロブスカイト型酸化物は、
低酸素分圧中のスパッタ成膜などで容易に形成すること
ができ、かつ比較的良好な結晶性を得ることができると
共に、電極材料に必要とされる導電性、具体的には10Ω
・cm以下程度の導電性を満足する半導体特性や金属導電
性を示すものである。言い換えると、これら導電性ぺロ
ブスカイト型酸化物は電極材料に必要とされる導電性を
有する上に、低酸素分圧下で安定であり、また高温での
モフォロジーの低下がないというような特徴を有してい
る。

【００３０】このような導電性ぺロブスカイト型酸化物
からなる電極バッファ層７を適用することによって、プ
ラグ２／下部電極４界面の酸化によるモフォロジー荒れ
を防ぐことができ、これによってキャパシタショートの
発生やリーク電流の増大などを抑制することが可能とな
る。電極バッファ層７の厚さは、例えば 1〜20nm程度と
することが好ましい。電極バッファ層７の厚さがあまり
薄いと上記したような効果が安定して得られないおそれ
があり、一方あまり厚くしてもそれ以上の効果は得られ
ない。

【００３１】ここで、酸素欠損を有するＡＥＴｉＯ_3-d
で表される導電性ぺロブスカイト型酸化物においては、
その導電性を得るために酸素欠損が重要な役割を果たし
ており、酸素欠損量ｄは0.01〜 0.4の範囲とすることが
好ましい。ただし、電極バッファ層７を形成した後に電
極層８や誘電体薄膜５を酸素含有雰囲気中で高温成膜す
る必要がある場合、電極バッファ層７の酸素欠損が消失
して導電性が失われるおそれがある。このような場合に
は、構成元素の一部をＭ元素で置換した（ＡＥ_1-a ，Ｍ
_a ）ＴｉＯ₃ で表されるぺロブスカイト型酸化物を使用
することが好ましい。

【００３２】上述したように、構成元素の一部をＭ元素
で置換したＳｒＴｉＯ₃ 、ＢａＴｉＯ₃ 、Ｓｒ_1-x Ｂａ
_x ＴｉＯ₃ などは、酸素欠損が存在しなくても導電性を
示し、電極バッファ層７として機能させることができ
る。もちろん低酸素分圧下で成膜して酸素欠損を存在さ
せてもよい。構成元素の一部をＭ元素で置換したぺロブ
スカイト型酸化物は、酸素欠損を存在させる（（ＡＥ
_1-a ，Ｍ_a ）ＴｉＯ_{3-d ）}ことによって、より一層良好
な導電性を得ることができる。

【００３３】電極バッファ層７として使用する導電性ぺ
ロブスカイト型酸化物において、Ｍ元素としての希土類
元素にはＬａ、Ｐｒ、Ｓｍ、Ｎｄなどか用いられる。こ
れら希土類元素やＮｂによる置換量ａは 0.1〜 0.5の範
囲とすることが好ましい。Ｍ元素による置換量があまり
少ないと良好な導電性を得ることができず、一方あまり
多すぎると結晶性が低下して、良好な誘電特性や低リー
ク特性が得られなくなるおそれがある。

【００３４】酸素欠損を有するＡＥＴｉＯ_3-d や構成元
素の一部をＭ元素で置換した（ＡＥ_1-a ，Ｍ_a ）ＴｉＯ
₃ で表されるぺロブスカイト型酸化物において、ＡＥ元
素としてのＢａとＳｒの比率は任意に設定することがで
きる。例えば、電極バッファ層７の格子定数と、 poly-
Ｓｉや単結晶Ｓｉなどからなるプラグ２（もしくは基板
１）、あるいは後述するＴｉＮやＴｉ_1-x Ａｌ_x Ｎなど
からなる非酸化物バッファ層との格子定数との整合をと
るために、Ｂａの組成比ｘを適宜設定することができ
る。

【００３５】この際、電極バッファ層７上に形成する電
極層８も電極バッファ層７と同一の面内格子定数を持つ
場合があり、下部電極４と誘電体薄膜５との格子定数の
ミスマッチを設定するためには、電極バッファ層７、電
極層８、誘電体薄膜５の組成を適当に選択することが好
ましい。

【００３６】なお、電極バッファ層７としては、例えば
ＳｒＶＯ₃ 、ＲｅＯ₃ 、ＡＷＯ₃ （Ａはアルカリ金属）
のような低酸素分圧中で安定な各種導電性ペロブスカイ
ト型酸化物を用いることができるが、上記した酸素欠損
を有するＡＥＴｉＯ_3-d や構成元素の一部をＭ元素で置
換した（ＡＥ_1-a ，Ｍ_a ）ＴｉＯ₃ で表されるぺロブス
カイト型酸化物は、半導体装置にとって有害な元素を含
まず、また特に誘電体として同様のＳｒ_1-x Ｂａ_x Ｔｉ
Ｏ₃ を用いる場合には成膜装置を共用することができる
などの種々の利点を有している。このようなことから、
本発明における電極バッファ層７としては、酸素欠損を
有するＡＥＴｉＯ_3-d や構成元素の一部をＭ元素で置換
した（ＡＥ_1-a ，Ｍ_a ）ＴｉＯ₃ で表されるぺロブスカ
イト型酸化物を使用することが望ましい。

【００３７】本発明における薄膜キャパシタ３において
は、上述したような低酸素分圧中で安定な導電性ペロブ
スカイト型酸化物からなる電極バッファ層７上に、それ
とは異なる導電性ぺロブスカイト型酸化物からなる電極
層８を積層配置し、これらの積層膜により下部電極４を
構成している。ここで、電極層８には酸素欠損やＭ元素
置換を有さない、通常の導電性ぺロブスカイト型酸化物
が用いられる。

【００３８】電極層８に用いる導電性ぺロブスカイト型
酸化物としては、ＳｒＲｕＯ₃ 、Ｓｒ_1-x Ｂａ_x ＲｕＯ
₃ 、Ｓｒ_1-y ＲＥ_y ＣｏＯ₃ （ＲＥはＬａ、Ｐｒ、Ｓｍ
およびＮｄから選ばれる少なくとも 1種の元素を、ｘお
よびｙは 0＜ｘ＜ 1、 0＜ｙ＜ 1を満足する数を示す）
などが例示される。電極層８の厚さは例えば 5〜100nm
程度とすることが好ましい。

【００３９】前述したように、酸素欠損を有するＡＥＴ
ｉＯ_3-d や構成元素の一部をＭ元素で置換した（ＡＥ
_1-a ，Ｍ_a ）ＴｉＯ₃ で表されるぺロブスカイト型酸化
物のみを下部電極４として用いた場合、誘電体薄膜５を
酸素含有雰囲気中で作製した際に電極材料の酸素欠損が
消失して導電性が失われたり、電極材料中のＮｂや希土
類元素が誘電体薄膜５中に拡散してキャパシタ性能が低
下するなどの問題があるる。さらに、酸素欠損やＭ元素
置換を有する導電性ぺロブスカイト型酸化物は半導体特
性を示す場合があり、そのような電極材料上に直接誘電
体薄膜５を成膜すると電極／誘電体界面の電極側に空乏
層ができ、全体の容量を著しく低下させるというような
問題もある。

【００４０】本発明では電極バッファ層７上にＳｒＲｕ
Ｏ₃ 、Ｓｒ_1-x Ｂａ_x ＲｕＯ₃ 、Ｓｒ_1-y ＲＥ_y ＣｏＯ
₃ などからなる電極層８を積層しており、誘電体薄膜５
はこの電極層８と接するため、酸素欠損の消失に伴う導
電性の低下、Ｎｂや希土類元素の誘電体薄膜５中への拡
散に起因するキャパシタ性能の低下などを防止すること
が可能となる。さらに、空乏層の形成に伴うキャパシタ
容量の低下などが生じることもない。

【００４１】上述したように、下部電極４を電極バッフ
ァ層７および電極層８として、 2種類以上の導電性ぺロ
ブスカイト型酸化物の積層膜で構成することによって、
プラグ２／下部電極４界面の酸化によるモフォロジー荒
れ、さらにはそれに伴うキャパシタショートの発生やリ
ーク電流の増大などを抑制した上で、電極バッファ層７
の電極材料としての特性低下やそれに基づくキャパシタ
性能の低下などを防止することが可能となる。

【００４２】電極バッファ層７は、半導体デバイスを構
成するＳｉ基板１や単結晶Ｓｉプラグ２に直接エピタキ
シャル成長させたり、あるいは多結晶やアモルファスの
Ｓｉプラグ上に直接多結晶膜として形成することも可能
であるが、場合によっては図２に示すように、ＴｉＮや
その一部をＡｌで置換して耐酸化性を向上させたＴｉ
_1-x Ａｌ_x Ｎなどの導電性を有する非酸化物からなる第
２のバッファ層９を設け、その上部に電極バッファ層７
を形成してもよい。

【００４３】このような場合においても、ＴｉＮやＴｉ
_1-x Ａｌ_x Ｎなどからなる第２の電極バッファ層９をエ
ピタキシャル単結晶膜として形成すれば、その上部に設
ける電極バッファ層７、さらに電極層８や誘電体薄膜
５、また場合によっては上部電極６までエピタキシャル
成長させた単結晶へテロエピタキシャルキャパシタを作
成することができる。

【００４４】なお、上部電極６については、ＳｒＲｕＯ
₃ 、Ｓｒ_1-x Ｂａ_x ＲｕＯ₃ 、Ｓｒ_1-y ＲＥ_y ＣｏＯ₃
などの導電性ぺロブスカイト型酸化物の単層膜で構成し
てもよいし、また下部電極４と同様に 2種類以上の導電
性ぺロブスカイト型酸化物の積層膜で構成してもよい。
さらに、この実施形態では下部電極４を 2種類以上の導
電性ぺロブスカイト型酸化物の積層膜で構成する場合に
ついて説明したが、上部電極６のみを 2種類以上の導電
性ぺロブスカイト型酸化物の積層膜で構成することも可
能であり、下部電極４の場合と同様な効果を得ることが
できる。

【００４５】この実施形態で示した薄膜キャパシタ３を
有する半導体記憶装置によれば、高集積ＤＲＡＭや不揮
発性強誘電体メモリ（ＦＲＡＭ）などの特性の安定化、
信頼性の向上、さらには特性の向上などを図ることがで
きる。なお、本発明の半導体装置は半導体記憶装置に限
らず、薄膜キャパシタを有する各種の半導体装置に適用
することが可能である。

【００４６】次に、上述した実施形態で示した薄膜キャ
パシタの具体例とその評価結果について説明する。

【００４７】実施例１ この実施例１では、図３に示す半導体装置の薄膜キャパ
シタ部分を作製した。まず、単結晶Ｓｉ((100)方位）で
形成したプラグ１１まで完成している基板１２上に、超
高真空チャンバを有するヘリコンスパッタ装置を用い
て、第２のバッファ層としてＴｉ_0.7 Ａｌ_0.8 Ｎ膜１３
を10nm堆積した。さらに、下部電極の電極バッファ層と
して、ＲＦスパッタ装置を用いてＳｒＴｉＯ_3-d 膜１４
を10nm堆積した。この際の成膜雰囲気はＡｒ 0.1Paと
し、別途行ったＳｒＴｉＯ_3-d 膜の酸素欠損量測定によ
ればｄ=0.3の値が得られた。また、膜の導電率は室温で
10mΩ・cmであった。

【００４８】電極バッファ層としてのＳｒＴｉＯ_3-d 膜
１４の上部に、下部電極の電極層としてＳｒＲｕＯ₃ 膜
１５をＲＦマグネトロンスパッタ装置を用いて30nm堆積
した後、ＣＭＰを用いて表面を平坦化すると共にセル間
を分離した。このような下部電極上に誘電体薄膜として
Ｂａ_0.2 Ｓｒ_0.8 ＴｉＯ₃ 膜１６を20nm、さらにその上
に上部電極としてＳｒＲｕＯ₃ 膜１７を 100nm堆積し、
ＤＲＡＭ用全酸化物キャパシタを作製した。

【００４９】このようにして得た薄膜キャパシタのＸ線
回折を行ったところ、この実施例１ではＴｉ_0.7 Ａｌ
_0.8 Ｎ膜１３、ＳｒＴｉＯ_3-d 膜１４、ＳｒＲｕＯ₃ 膜
１５、Ｂａ_0.2 Ｓｒ_0.8 ＴｉＯ₃ 膜１６およびＳｒＲｕ
Ｏ₃ 膜１７の全てがエピタキシャル成長していることが
分かった。さらに、断面電子顕微鏡観察を行ったとこ
ろ、酸化層の生成に伴う下部電極／誘電体界面（具体的
にはＳｒＲｕＯ₃ 膜１５とＢａ_0.2 Ｓｒ_0.8 ＴｉＯ₃ 膜
１６との界面）やＴｉ_0.7 Ａｌ_0.8 Ｎ膜１３とＳｒＴｉ
Ｏ_3-d 膜１４との界面の荒れなどは見受けられなかっ
た。

【００５０】また、本発明との比較例として、下部電極
の電極バッファ層（ＳｒＴｉＯ_3-d膜１４）を設けない
薄膜キャパシタ（比較例１）、また電極バッファ層とし
て厚さ10nmのＰｔ膜を有する薄膜キャパシタ（比較例
２）を作製し、これら比較例による薄膜キャパシタと実
施例１による薄膜キャパシタの特性を比較した。

【００５１】その結果、実施例１の薄膜キャパシタでは
誘電率 990、2.2V印加時のリーク電流密度 1×10^-7A/cm
² 以下の特性が得られ、この薄膜キャパシタに 10VのＤ
Ｃ電圧を印加しても誘電破壊は発生しなかった。これに
対して、比較例１においては260個の薄膜キャパシタの
うち 99%が短絡により測定不可能であり、比較例２では
260個の薄膜キャパシタのうち 90%が短絡により測定不
可能であった。また、残りの薄膜キャパシタについても
リーク電流は少ないものの、誘電率 390、ＤＣ10V印加
で 80%が1000秒以内に破壊する結果となった。

【００５２】実施例２ 実施例１と同様に、電極バッファ層としてＳｒ_0.7 Ｌａ
_0.3 ＴｉＯ_3-d 膜を用いた薄膜キャパシタを有する半導
体装置を作製した。まず、単結晶Ｓｉ((100)方位）で形
成したプラグまで完成している基板上に、超高真空チャ
ンバを有するヘリコンスパッタ装置を用いて、第２のバ
ッファ層としてＴｉ_0.7 Ａｌ_0.8 Ｎ膜を10nm堆積した。
さらに、下部電極の電極バッファ層として、ＲＦスパッ
タ装置を用いてＳｒ_0.7 Ｌａ_0.3 ＴｉＯ_3-d 膜を10nm堆
積した。この際の成膜雰囲気はＡｒ 0.1Paとし、別途行
ったＳｒ_0.7 Ｌａ_0.3 ＴｉＯ_3-d 膜の酸素欠損量測定に
よればｄ=0.1の値が得られた。また、膜の導電率は室温
で1mΩ・cmであった。

【００５３】このＳｒ_0.7 Ｌａ_0.3 ＴｉＯ_3-d 膜からな
る電極バッファ層、さらに以下に述べる電極層や誘電体
薄膜を堆積する際、特にこの実施例２で述べるようなエ
ピタキシャルキャパシタを作製するにあたっては、各層
の堆積初期層の膜質が膜全体、ひいては薄膜キャパシタ
の性能を向上させる上で極めて重要である。そこで、各
層の堆積初期過程では膜の成長速度を抑えて結晶性を向
上させるために、スパッタパワーを低く設定することが
望ましい。具体的には、この実施例２では直径8インチ
のＳｒ_0.7 Ｌａ_0.3 ＴｉＯ_3-d ターゲットに100Wのパワ
ーを印加して 2nm厚相当の初期膜を堆積し、この後スパ
ッタパワーを800Wに増加して残りの 8nmの堆積を行って
いる。このような手順は電極バッファ層の上部に堆積す
る各層についても同様に実施した。

【００５４】電極バッファ層としてのＳｒ_0.7 Ｌａ_0.3
ＴｉＯ_3-d 膜の上部に、下部電極の電極層としてＳｒＲ
ｕＯ₃ 膜をＲＦマグネトロンスパッタ装置を用いて30nm
堆積した後、ＣＭＰを用いて表面を平坦化すると共にセ
ル間を分離した。このような下部電極上に誘電体薄膜と
してＢａ_0.2 Ｓｒ_0.8 ＴｉＯ₃ 膜を20nm、さらにその上
に上部電極としてＳｒＲｕＯ₃ 膜を 100nm堆積し、ＤＲ
ＡＭ用全酸化物キャパシタを作製した。

【００５５】このようにして得た薄膜キャパシタのＸ線
回折を行ったところ、Ｔｉ_0.7 Ａｌ_0.8 Ｎ膜、Ｓｒ_0.7
Ｌａ_0.3 ＴｉＯ_3-d 膜、ＳｒＲｕＯ₃ 膜、Ｂａ_0.2 Ｓｒ
_0.8ＴｉＯ₃ 膜およびＳｒＲｕＯ₃ 膜の全てがエピタキ
シャル成長していることが分かった。さらに、断面電子
顕微鏡観察を行ったところ、酸化層の生成に伴う下部電
極／誘電体界面（具体的にはＳｒＲｕＯ₃ 膜とＢａ_0.2
Ｓｒ_0.8 ＴｉＯ₃ 膜との界面）やＴｉ_0.7 Ａｌ_0.8 Ｎ膜
とＳｒ_0.7 Ｌａ_0.3 ＴｉＯ_3-d 膜との界面の荒れなどは
見受けられなかった。

【００５６】この実施例２の薄膜キャパシタでは、誘電
率 900、2.2V印加時のリーク電流密度 1×10^-7A/cm² 以
下の特性が得られた。また、この薄膜キャパシタに 10V
のＤＣ電圧を印加しても誘電破壊は発生しなかった。図
２はこの実施例２による薄膜キャパシタの印加電圧と誘
電率との関係の測定結果、図３は印加電圧とリーク電流
との関係の測定結果を示す図である。

【００５７】また、この実施例２の薄膜キャパシタを搭
載した半導体記憶装置の試験回路を作製し、ＤＲＡＭ動
作におけるいわゆるエンデュランス測定、すなわちリフ
レッシュ時間延長に対する誤動作率の変化を測定したと
ころ、1K個の試験ビットのうち 90%以上が20秒以上のリ
フレッシュサイクルまで正常動作し、キャパシタリーク
が極めて少ないことが判明した。

【００５８】実施例３ この実施例３では多結晶膜キャパシタを搭載した例とし
て、電極バッファ層に多結晶Ｓｒ_0.7 Ｌａ_0.3 ＴｉＯ
_3-d 膜を有する薄膜キャパシタを設けたＤＲＡＭを作製
した。

【００５９】まず、図６に示すように、ポリシリコンで
形成したプラグ２１まで完成している基板２２上に、プ
ラズマＴＥＯＳで厚さ 100nmの絶縁層２３を形成した。
この絶縁層２３にキャパシタトレンチ２４をリソグラフ
ィにより作製した。このようなキャパシタトレンチ２４
を有する基板２２上に、ＤＣスパッタでアドヒージョン
層として厚さ10nmのＴｉＮ膜２５、下部電極の電極バッ
ファ層として厚さ10nmのＳｒ_0.7 Ｌａ_0.3 ＴｉＯ_3-d 膜
２６を堆積し、さらに下部電極の電極層としてＳｒＲｕ
Ｏ₃ 膜２７をＲＦマグネトロンスパッタを用いて50nm堆
積した後、ＣＭＰを用いて表面を平坦化すると共にセル
間を分離した。この下部電極上に誘電体薄膜としてＢａ
_0.2 Ｓｒ_0.8 ＴｉＯ₃ 膜２８を40nm、さらにその上に上
部電極としてＳｒＲｕＯ₃ 膜２９を 100nm堆積して、Ｄ
ＲＡＭ用キャパシタを作製した。この実施例３の薄膜キ
ャパシタでは、誘電率 480、1.8V印加時のリーク電流1
×10^-8A/cm² 以下の特性が得られた。また、この薄膜キ
ャパシタに 10VのＤＣ電圧を印加しても誘電破壊は発生
しなかった。

【００６０】実施例４ この実施例４では、ＴｉＡｌＮバッファ層を用いない薄
膜キャパシタを有する半導体記憶装置を作製した。

【００６１】まず、単結晶Ｓｉ((100)方位）で形成した
プラグまで完成している基板上に、超高真空チャンバを
有するヘリコンスパッタ装置を用いて、電極バッファ層
としてＳｒ_0.2 Ｂａ_0.5 Ｌａ_0.3 ＴｉＯ_3-d 膜を10nm堆
積した。別途行ったＳｒ_0.2Ｂａ_0.5 Ｌａ_0.3 ＴｉＯ
_3-d 膜の酸素欠損量測定によればｄ=0.2の値が得られ、
また膜の導電率は室温で1mΩ・cmであった。

【００６２】この電極バッファ層としてのＳｒ_0.2 Ｂａ
_0.5 Ｌａ_0.3 ＴｉＯ_3-d 膜の上部に、下部電極の電極層
としてＳｒＲｕＯ₃ 膜をＲＦマグネトロンスパッタを用
いて30nm堆積した後、ＣＭＰを用いて表面を平坦化する
と共にセル間を分離した。このような下部電極上に、誘
電体薄膜としてＢａ_0.2 Ｓｒ_0.8 ＴｉＯ₃ 膜を20nm、さ
らにその上に上部電極としてＳｒＲｕＯ₃ 膜を 100nm堆
積し、ＤＲＡＭ用全酸化物キャパシタを作製した。

【００６３】このようにして得た薄膜キャパシタのＸ線
回折を行ったところ、下部電極の電極バッファ層から上
部電極まで全ての膜がエピタキシャル成長していること
が分かった。さらに、断面電子顕微鏡観察を行ったとこ
ろ、酸化層生成に伴う下部電極／誘電体界面やＳｒ_0.2
Ｂａ_0.5 Ｌａ_0.3 ＴｉＯ_3-d ／Ｓｉ界面の荒れなどは見
受けられなかった。

【００６４】この実施例４の薄膜キャパシタでは、誘電
率 930、2.2V印加時のリーク電流密度 1×10^-7A/cm² 以
下の特性が得られた。また、この薄膜キャパシタに 10V
のＤＣ電圧を印加しても誘電破壊は発生しなかった。さ
らに、この薄膜キャパシタを搭載した半導体記憶装置の
試験回路を作製し、ＤＲＡＭ動作におけるエンデュラン
ス測定を実施したところ，1K個の試験ビットのうち 90%
以上が20秒以上のリフレッシュサイクルまで正常動作
し、キャパシタリークが極めて少ないことが判明した。

【００６５】実施例５ この実施例５では、ＴｉＡｌＮバッファ層を用いないＤ
ＲＡＭ用常誘電体キャパシタを有する半導体記憶装置を
作製した。

【００６６】まず、単結晶Ｓｉ((100)方位）で形成した
プラグまで完成している基板上に、超高真空チャンバを
有するヘリコンスパッタ装置を用いて、電極バッファ層
としてＳｒ_0.4 Ｂａ_0.3 Ｎｄ_0.3 ＴｉＯ_3-d 膜を10nm堆
積した。別途行ったＳｒ_0.4Ｂａ_0.3 Ｎｄ_0.3 ＴｉＯ
_3-d 膜の酸素欠損量測定によればｄ=0.2の値が得られ、
膜の導電率は室温で1mΩ・cmであった。

【００６７】この電極バッファ層の上部に、下部電極の
電極層としてＳｒＲｕＯ₃ 膜をＲＦマグネトロンスパッ
タを用いて30nm堆積した後、ＣＭＰをもちいて表面を平
坦化すると共にセル間を分離した。このような下部電極
上に、誘電体薄膜としてΒａ_0.2 Ｓｒ_0.8 ＴｉＯ₃ を20
nm、さらにその上に上部電極としてＳｒＲｕＯ₃ を30nm
堆積して、ＤＲＡＭ用全酸化物キャパシタを作製した。

【００６８】このようにして得た薄膜キャパシタのＸ線
回折を行ったところ、下部電極の電極バッファ層から上
部電極まで全ての膜がエピタキシャル成長していること
が分かった。さらに、断面電子顕微鏡観察を行ったとこ
ろ、酸化層生成に伴う下部電極／誘電体界面やＳｒ_0.4
Ｂａ_0.3 Ｎｄ_0.3 ＴｉＯ_3-d 膜／Ｓｉ界面の荒れなどは
見受けられなかった。

【００６９】この実施例５の薄膜キャパシタでは、誘電
率 950、2.2V印加時のリーク電流密度 1×10^-7A/cm² 以
下の特性が得られた。また、この薄膜キャパシタに 20V
のＤＣ電圧を印加しても誘電破壊は発生しなかった。さ
らに、この薄膜キャパシタを搭載した半導体記憶装置の
試験回路を作製し、ＤＲＡＭ動作におけるエンデュラン
ス測定を実施したところ、1K個の試験ビットのうち 90%
以上が20秒以上のリフレッシュサイクルまで正常動作
し、キャパシタリークが極めて少ないことが判明した。

【００７０】実施例６ この実施例６では、ＴｉＡｌＮバッファ層を用いない強
誘電体キャパシタを具備する半導体記憶装置を作製し
た。

【００７１】まず、単結晶Ｓｉ((100)方位）で形成した
プラグまで完成している基板上に、超高真空チャンバを
有するヘリコンスパッタ装置を用いて、電極バッファ層
としてＳｒ_0.4 Ｂａ_0.3 Ｌａ_0.3 ＴｉＯ_3-d 膜を10nm堆
積した。別途行ったＳｒ_0.4Ｂａ_0.3 Ｌａ_0.3 ＴｉＯ
_3-d 膜の酸素欠損量測定によればｄ=0.2の値が得られ、
膜の導電率は室温で1mΩ・cmであった。

【００７２】この電極バッファ層の上部に、下部電極の
電極層としてＳｒＲｕＯ₃ 膜をＲＦマグネトロンスパッ
タを用いて30nm堆積した後、ＣＭＰを用いて表面を平坦
化すると共にセル間を分離した。このような下部電極上
に、誘電体薄膜としてＢａＴｉＯ₃ 膜を20nm、さらにそ
の上に上部電極としてＳｒＲｕＯ₃ 膜を 100nm堆積し、
ＦＲＡＭ用の全酸化物キャパシタを作製した。

【００７３】このようにして得たＦＲＡＭ用薄膜キャパ
シタのＸ線回折を行ったところ、Ｓｒ_0.4 Ｂａ_0.3 Ｌａ
_0.3 ＴｉＯ_3-d 膜、ＳｒＲｕＯ₃ 膜、ＢａＴｉＯ₃ 膜お
よびＳｒＲｕＯ₃ 膜の全てがエピタキシャル成長してい
ることが分かった。さらに、断面電子顕微鏡観察を行っ
たところ、酸化層生成に伴う下部電極／誘電体界面やＳ
ｒ_0.4 Ｂａ_0.3 Ｌａ_0.3 ＴｉＯ_3-d 膜／Ｓｉ界面の荒れ
などは見受けられなかった。

【００７４】この実施例６によるＦＲＡＭ用薄膜キャパ
シタの強誘電体特性を評価したところ、抗電圧2V、残留
分極量0.4C/m² の特性が得られた。さらに、このＦＲＡ
Ｍ用薄膜キャパシタを搭載した半導体記憶装置（ＦＲＡ
Ｍ）の試験回路を作製し、ＦＲＡＭ動作におけるいわゆ
る疲労特性の測定を行ったところ、1K個の試験ビットの
うち 90%以上が10¹²回までの書き込み動作まで正常動作
し、このキャパシタの疲労が少ないことが判明した。

【００７５】実施例７ この実施例７では、ＬａドープＳｒＴｉＯ₃ 膜を電極バ
ッファ層として用いたペデスタル型立体キャパシタを作
製した。このペデスタル型立体キャパシタの製造工程に
ついて、図７および図８を参照して述べる。

【００７６】まず、Ｓｉ酸化膜３１中に形成した単結晶
Ｓｉプラグ３２の上部を10nmエッチバックした基板を用
意した（図７（ａ））。この表面にＳｒ_0.6 Ｌａ_0.4 Ｔ
ｉＯ₃ 膜３３をヘリコンスパッタを用いて堆積し、さら
にＣＭＰによって表面を平坦化した（図７（ｂ））。こ
の際、単結晶Ｓｉプラグ３２の直上のＳｒ_0.6 Ｌａ_{0. 4}
ＴｉＯ₃ 膜３３は単結晶Ｓｉプラグ３２にエピタキシャ
ル成長し、単結晶電極バッファ層を形成している。

【００７７】次いで、その表面にＳｉ酸化膜３４(60nm)
を形成し、Ｓｒ_0.6 Ｌａ_0.4 ＴｉＯ₃ 膜３３の直上部分
をエッチングで除去した（図７（ｃ））。さらに、その
表面に下部電極の電極層材料としてＳｒＲｕＯ₃ 膜３
５′を、Ｓｉ酸化膜３４上で50nmとなるように堆積した
（図７（ｄ））。このとき、Ｓｉプラグ３２の直上部分
のＳｒＲｕＯ₃ 膜３５′は電極バッファ層としてのＳｒ
_0.6 Ｌａ_0.4 ＴｉＯ₃ 膜３３の結晶方位を引き継いだ単
結晶エピタキシャル膜になっている。

【００７８】上記したＳｒＲｕＯ₃ 膜３５′の表面を、
ＣＭＰでＳｉ酸化膜３４の表面に達するまで研磨して、
ＳｒＲｕＯ₃ 膜からなる電極層３５を形成し（図８
（ａ））、さらにエッチングでＳｉ酸化膜３４を除去し
て、単結晶ＳｒＲｕＯ₃ ぺデスタル型立体下部電極３５
を得た（図８（ｂ））。

【００７９】さらに、この単結晶ＳｒＲｕＯ₃ ぺデスタ
ル型立体下部電極３５上に、ＭＯＣＶＤ法で誘電体薄膜
としてＢａ_0.3 Ｓｒ_0.7 ＴｉＯ₃ 膜３６を電極側壁で20
nmの膜厚を有するように堆積し、その上に上部電極とし
てＳｒＲｕＯ₃ 膜３７(30nm)を同じくＭＯＣＶＤ法を用
いて成膜してキャパシタとした。

【００８０】Ｘ線や透過電子顕微鏡観察によって、この
実施例７のキャパシタはＳｉプラグ３２から上部電極と
してのＳｒＲｕＯ₃ 膜３７まで全てエピタキシャル成長
したヘテロエピタキシャル全酸化物キャパシタであるこ
とを確認した。このキャパシタの実効誘電率は 800であ
り、0.15μm 世代のＤＲＡＭ用キャパシタとして十分な
性能を持つことが確認された。

【００８１】次に、本発明の半導体装置を半導体記憶装
置に適用した他の実施形態について、図９〜図１１を参
照して説明する。図９はこの実施形態の半導体記憶装置
の 1ビット分とその隣接パターンの平面図、図１０は図
９のＸ−Ｘ′線に沿った断面図、図１１は図９のＹ−
Ｙ′線に沿った断面図である。

【００８２】これらの図において、４１は不純物濃度が
1〜 5×10¹⁵cm^-3程度の (100)配向のｐ型シリコン基板
（第１の基板）であり、ｐ型シリコン基板４１上にはそ
の表面に形成されたＮ⁺ 拡散層４２を介して、本発明に
よる下部電極４３、すなわち例えばＳｒ_0.7 Ｌａ_0.3 Ｔ
ｉＯ_2.9 膜からなる電極バッファ層４４と例えばＳｒＲ
ｕＯ₃ 膜からなるエピタキシャル電極層４５、例えばエ
ピタキシャル成長させた（Ｂａ，Ｓｒ）ＴｉＯ₃ 膜から
なるキャパシタ絶縁膜４６、および例えばＳｒＲｕＯ₃
膜からなる上部電極４７を有する薄膜キャパシタが形成
されている。

【００８３】また、第２の基板としてのＳＯＩ層４８上
には、ゲート電極４９、ビット線５０、配線層５１、そ
れらを絶縁する層間絶縁膜５２、５３、およびＳＯＩ基
板中のソース／ドレイン拡散層のうちの一方とキャパシ
タの上部電極４７とを電気的に接続する接続孔ポリＳｉ
層５４を有するトランジタが形成されている。これらの
キャパシタとトランジスタにより半導体記憶装置が構成
されている。なお、図９において、Ａは素子領域（Acti
ve Area)、Ｃはキャパシタ領域、Ｗはワード線である。

【００８４】図９〜図１１に示す半導体記憶装置は、例
えば以下のようにして製造することができる。図１２を
参照して、この実施形態の半導体記憶装置の製造工程に
ついて述べる。なお、図１２は図１０に示した図９のＸ
−Ｘ′線に沿った断面図に対応するものである。

【００８５】まず、図１２（ａ）に示すように、 (100)
配向性を持つ不純物濃度が 1〜 5×10¹⁵cm^-3程度のｐ型
Ｓｉ基板４１（またはｐ型Ｓｉ基板の表面にｐ型エピタ
キシャルＳｉ層を例えば 1μm 程度の膜厚で成長させた
いわゆるエピタキシャル基板）に、ｎチャンネルトラン
ジスタ形成領域にはｐウェル（図示せず）、またｐチャ
ンネルトランジスタ形成領域にはｎウェル（図示せず）
を形成する。

【００８６】次いで、ＤＲＡＭモードの場合には、共通
の一定電位となるプレート電極（ＰＬ）（この例が図１
１に図示してある）、またＦＲＡＭモードの場合には、
ビット線と同じ方向（平行）に形成される各メモリセル
個別のプレート線（ドライブ線とも呼ぶ）となる下部電
極群（Ｓｉ基板４１中のＮ₊ 拡散層４２を深さ 0.1μm
程度形成（省略も可能））を形成し、さらに例えば膜厚
10nm程度のＳｒ_0.7Ｌａ_0.3 ＴｉＯ_2.9 膜を電極バッフ
ァ層４４として、また例えば膜厚20nm程度のＳｒＲｕＯ
₃ 膜を電極層４５として形成する。

【００８７】Ｎ⁺ 拡散層４２の形成には、例えばレジス
トマスク（図示せず）とＡｓ₊ イオン注入法を用いても
よい。また、電極バッファ層４４および電極層４５は、
600℃程度の基板加熟を行って、Ｓｒ_0.7 Ｌａ_0.3 Ｔｉ
Ｏ_2.9 膜とＳｒＲｕＯ₃ 膜を順次スパッタ法を用いて成
膜し、順次エピタキシャル成長させる。もし必要なら
ば、成膜した後に 700℃程度のアニールを行い、エピタ
キシャルさせてもよい。ここでの下部電極４３の電極バ
ッファ層４４は、Ｓｉ基板４１とキャパシタ誘電体膜４
６との間の相互拡散を防ぐ効果も有している。また、下
部電極層４３には誘電体膜４６のリーク電流が少なくな
るような材料を選択することが、ＤＲＡＭモードでの応
用上重要である。ここでは、ＳｒＲｕＯ₃ 膜などを一例
として用いている。

【００８８】次で、全面にキャパシタ絶縁膜４６として
例えば（Ｂａ，Ｓｒ）ＴｉＯ₃ 誘電体膜を形成する。誘
電体膜４６は、例えばＲＦマグネトロンスパッタリング
により、基板温度 600℃でＡｒとＯ₂ の混合ガス雰囲気
中で成膜する。スパッタのターゲットとしてはＢａＴｉ
Ｏ₃ 焼結体およびＳｒＴｉＯ₃ 焼結体の 2元ターゲット
を使用してもよい。誘電体の膜厚は例えば30nm程度とす
る。

【００８９】また、誘電体膜の組成すなわちＢａ、Ｓ
ｒ、Ｔｉの比率は、例えばＩＣＰ発光分光法により分折
して所望の組成比となるように調節することができる。
また、このようにして形成した誘電体膜は、例えばＸ線
回折法により (100)面に配向したエピタキシャル膜であ
ることを確かめておくことも重要である。なお、この誘
電体膜の形成にはマグネトロンスパッタ法のほかにＭＯ
ＣＶＤ法などを使用することもできる。

【００９０】次いで、全面に上部電極４７を形成する。
上部電極４７の形成には、 600℃程度の基板加熱を行
い、例えばＳｒＲｕＯ₃ をスパッタ法を用いて例えば膜
厚50nm程度成膜してエピタキシャル成長させる。もし必
要ならば、成膜した後に 700℃程度のアニールを行い、
界面特性の改善とエピタキシャル成長を促進させてもよ
い。次に、通常のフォトリソグラフィとプラズマエッチ
ング（例えばＲＩＥ）などにより上部電極４７の加工を
行う。

【００９１】上部電極４７はＤＲＡＭでの蓄積電極(Sto
rage Node)に相当している。さらに、全面にストッパ膜
としてシリコン窒化膜（Ｓｉ₃ Ｎ₄ ）５５を40nm程度推
積する。このストッパ膜５５は後工程で、エッチングス
トッパ膜としての役割を果たすと共に、例えば水素雰囲
気によるアニール時の誘電体膜４６や電極膜４４、４
５、４７の劣化（組成変化や相互拡散など）の防止に対
して有効である。

【００９２】この後、全面にＢＰＳＧなどの絶縁膜５６
を例えば 500nm程度堆積し、例えばＣＭＰ(Chemical Me
canical Polishig）法などにより平坦化する。この平坦
化絶縁膜５６は次の工程でＳＯＩ層の形成に使用する重
要な膜であり、Ｓｉ基板の張り合わせに必要なだけのウ
ェーハ面内での平坦性が要求される。

【００９３】次に、図１２（ｂ）に示すように、第２の
Ｓｉ基板４８′の表面に張り合わせ絶縁膜５７として、
熱酸化膜（ＳｉＯ₂ ）を10nm程度とＢＰＳＧ膜（または
ＣＶＤ−ＳｉＯ₂ 膜）を 200nm程度（省略可能）形成す
る。次いで、第２のＳｉ基板４８′の表面側（張り合わ
せ絶縁膜５７）を、第１のＳｉ基板４１の平坦化絶縁膜
５６と合せて、張り合わせ面５８で張り合わせる。張り
合わせには公知の方法、例えば 900℃程度の熱処理や張
り合わせの絶縁膜にＢＰＳＧなどの密着性を低温で実現
できる膜などを使う方法などを利用することができ、後
の接続孔の形成時にエッチングをＳｉ₃ Ｎ₄ 膜５５でス
トップさせるのに都合がよい（後の工程で詳述する）。

【００９４】次に、第２のＳｉ基板４８′の裏面から研
磨して行き、例えば 150nm程度の厚さのＳＯＩ基板（Ｓ
ＯＩ層）４８を形成する。このほかの張り合わせ／研磨
などの各種ＳＯＩ層の形成方法を用いてもよい。もちろ
んＳＯＩ基板４８の表面は後のトランジスタ形成に耐え
るように鏡面研磨されている。

【００９５】ここで、ＳＯＩ層４８の厚さについて、い
くつかの場合について考える。まず、 150nm〜 300nm程
度のＳＯＩ層の場合、約0.15μm 程度のＳＴＩ素子分離
を行ってもＳＯＩ層の下部の張り合わせ絶縁膜には達し
ない。すなわち、ＳＯＩ層のｐウェルまたはｎウェル
（トランジスタの基板）が接続されている状態になる。
このようなＳＯＩ層によれば、従来のＳＯＩを用いたＤ
ＲＡＭで問題になっていた基板浮遊効果による蓄積電荷
のリークが抑えられるという利点がある。

【００９６】また、60nm〜 150nm程度のＳＯＩ層の場
合、約0.15μm 程度のＳＴＩ素子分離で各ＳＯＩトラン
ジスタの基板は完全に分離される。すなわち、ＳＯＩ層
のトランジスタの基板は浮遊状態になるが、チャネル領
域はイオン注入状態を制御することによりＰＤ(Partial
Depletion）になるように設定できる。このようなＳＯ
Ｉでは、従来のＳＯＩ構造ではしきい値の設定が自由に
できないという問題があったが、しきい値の設定が比較
的簡単にできるようになるという利点がある。

【００９７】さらに、60nm以下程度のＳＯＩ層の場合、
ＳＯＩトランジスタのチャネルは完全に空乏化してお
り、いわゆるＦＤ(Fully Depletion）状態となる。この
ようなＳＯＩでは、トランジスタの短チャネル効果が抑
えられるなどの利点がある。

【００９８】次に、図１２（ｃ）に示すように、例えば
反応性イオンエッチング（ＲＩＥ法）を用いでＳＯＩ基
板４８に溝を掘り、その溝に絶縁膜を埋や込んで形成す
る、いわゆるトレンチ型素子分離層５９（トレンチ深さ
が約0.15μm 程度のＳＴＩ(Shallow Trench Isolatio
n)）を形成する。この際、ＳＯＩ層４８表面には予め厚
さ 5nm程度のＳｉＯ₂ 膜６０と膜厚 100nm程度のＳｉ₃
Ｎ₄ 膜６１を形成し、ＳＯＩ表面を保護するようにす
る。ＳＴＩの埋め込まれた絶縁膜の表面は、このＳｉ₃
Ｎ₄ 膜６１の表面に揃うように形成される。

【００９９】次いで、通常のフォトリソグラフィ法とＲ
ＩＥ法などのプラズマエッチングを用いて接続孔６２を
開孔する。この際のＲＥＩ条件として、まずＳＯＩ層
（Ｓｉ層）４８とＳＴＩ層５９のＳｉＯ₂ 層を共にエッ
チングする条件でエッチングした後、張り合わせ絶縁膜
５７および平坦化絶縁膜５６の酸化膜系のエッチングを
行い、エッチングをＳｉ₃ Ｎ₄ 膜５５で選択的にストッ
プさせる。これには絶縁膜膜，例えばＢＰＳＧ膜のエッ
チング速度がＳｉ₃ Ｎ₄ 膜のエッチング速度に比べて極
めで早い（約15程度）エッチング条件を用いるとよい。

【０１００】次に、図１２（ｄ）に示すように、接続孔
６２の底部のＳｉ₃ Ｎ₄ 膜５５を選択的に除去して上部
電極４７の表面を露出させる。このとき、ＳＯＩ表面の
Ｓｉ₃ Ｎ₄ 膜６１も同時に除去される。次いで、全面に
Ｎ⁺ 型不純物を含だポリＳｉ膜を約 200nm程度の膜厚で
推積し、全面をＣＭＰなどの方法でエッチバックするこ
とにより、接続孔６２にＮ⁺ ポリＳｉ層からなる埋め込
み層５４を形成する。この後、ＲＴＡ(Rapid Thermal A
nneal)法により窒素雰囲気中にて 800℃程度で20秒間ア
ニールすることにより、Ｎ⁺ 側壁拡散層６３を形成す
る。

【０１０１】この後、図１０および図１１に示したよう
に、ＳＯＩ基板４８表面のＳｉＯ₂膜６０を介して所望
のチャネルイオン注入を行い、ｎチャネル、ｐチャネル
トランジスタのためのチャネル不純物層（図示せず）を
形成する。ｎチャネルトランジスタの場合、例えば0.7V
程度のしきい値（Ｖth) を設定するためには、例えばボ
ロン（Ｂ⁺ ）を 10KeV、 5×10¹²cm^-2程度イオン注入
し、チャンネル領域にのみ選択的にｐ型チャンネル不純
物層（図示せず）を形成する。ＳｉＯ₂ 膜６０を除去し
た後に再度ＳｉＯ₂ 膜を形成してもよい。

【０１０２】次に、ＳＯＩ表面のＳｉＯ₂ 膜を除去し
て、ＳＯＩ基板４８の表面を露出させた後、ゲート絶縁
膜（ＳｉＯ₂ 膜）６４を例えば膜厚 6nm程度形成する。
次いで、Ｎ⁺ ポリＳｉ層６５（膜厚50nm程度）、ゲート
電極４９としてＷＳｉ膜（膜厚50nm程度）、キャップＳ
ｉ₃ Ｎ₄ 膜６６を順次推積する。

【０１０３】この後、例えばフォトリソグラフィ法とＲ
ＩＥ法などを用いて、まずキャップＳｉ₃ Ｎ₄ 膜６６を
加工し、この加工したキャップＳｉ₃ Ｎ₄ 膜６６をマス
クとしてＷＳｉ膜４９、Ｎ⁺ ポリＳｉ層６５をゲート電
極パターンに加工する。ここで、ゲート電極４９として
ＷＳｉ／Ｎ⁺ ポリＳｉを用いた例を示しているが、ポリ
Ｓｉ単層膜でもよいし、他の積層膜構造であってもよ
い。キャップＳｉ₃ Ｎ₄膜６６は後の工程での自己整合
コンタクトに用いるための膜である。

【０１０４】次に、ＬＤＤ(Lightly Doped Drain）構造
を形成するため、ゲート電極４９をマスクにして、フォ
トリソグラフィ法を用いて所望の領域に、例えばりン
（Ｐ⁺）イオンの注入を 70KeV、 4×10¹³cm^-2程度行
い、ｎ^- 型ソース／ドレイン拡膜層６７を形成する。次
いで、Ｓｉ₃ Ｎ₄ 膜を全面的に推積した後、レジストマ
スクで所望の領域のＲＩＥを行って、ゲート電極４９の
側壁部のＳｉ₃ Ｎ₄ 膜を残す、いわゆる側壁残しを行
い、ゲート電極４９の側壁に膜厚30nm程度のＳｉ₃ Ｎ₄
膜（図中にはない、周辺回路の部分に存在）を形成す
る。

【０１０５】その後、フォトリソグラフィ法を用いて所
望の領域に、例えば砒素（Ａｓ⁺ ）イオンの注入を 30K
eV、 5×10¹⁵cm^-2程度行って、ｎ⁺ 型拡散層（図中には
ない）を形成し、いわゆるＬＤＤ構造を形成する。ここ
ではＬＤＤ構造を用いているが、ｎ^- 型拡散層のみ、あ
るいはｎ⁺ 型拡散層のみのいわゆるシングル・ソース／
ドレイン方式でもよい。また、ここではｎチャネルの場
合のソース／ドレイン形成について説明したが、ｐチャ
ンネル場合はｐ^- 、ｐ⁺ のソース／ドレイン拡散層を形
成する。

【０１０６】次に、全面にＣＶＤ−Ｓｉ₃ Ｎ₄ を例えば
30nm程度堆積して、ストッパＳｉ₃Ｎ₄ 膜６６を形成
し、全面に層間絶縁膜５２としてＢＰＳＧ膜を 500nm程
度推積する。この後、例えば 800℃程度のＮ₂ 雰囲気で
30分程度デンシファイを行う。この熱工程はソース／ド
レインのイオン注入層の活性化を兼ねて行ってもよい。
拡散層の深さ（Ｘj)を抑えたいときは、デンシファイの
温度を 750℃程度に低温化し、 950℃で10秒程度のＲＴ
Ａプロセスを併用してイオン注入層の活性化を行っても
よい。

【０１０７】次いで、全面をＣＭＰすることにより平坦
化を行う。次に、ビット線コンタクト領域６９にＮ⁺ ポ
リＳｉを埋め込み形成し、次いでソース、ドレイン、ゲ
ート電極へのコンタクト（図示せず）、ビット線５０、
層間絶縁層５３、メタル配線層（Ａｌ−Ｃｕ）５１を順
次形成する。さらに、全面にパッシベーション膜（図示
せず）を推積して、ＤＲＡＭの基本構造が完成する。

【０１０８】このような素子構造では、キャパシタ絶縁
膜４６となる高誘電体膜（または強誘電体膜）の形成を
平坦なＳｉ基板表面で行えるため、高誘電体膜（または
強誘電体膜）の特性劣化（リーク電流の増加や膜疲労の
増大、誘電率や分極率のバラツキ増加など）を抑えるこ
とができる。

【０１０９】また、下地として (100)配向したＳｉ基板
４１が使えるため、Ｓｉ基板４１上に下部電極４３の電
極バッファ層４４や電極層４５としてＳｉとほぼ格子整
合するドープしたＳｒＴｉＯ₃ やＳｒＲｕＯ₃ などを介
して、キャパシタ絶縁膜４６を誘電体の (220)配向性が
損われないように安定して形成することができる。さら
に、キャパシタがトランジスタの下側に配置されている
ため、配線層の形成時にキャバシタの段差がなくなり、
コンタクトや配線形成工程が容易になり、工程の簡略化
や平坦化工程の簡略化を達成することが可能となる。

【０１１０】さらに、高誘電体膜（または強誘電体膜）
キャパシタがＳＯＩ層４８の下側に形成されているた
め、後工程のプロセス影響（コンタクトや配線形成時の
プラズマ・ダメージなど）の影響を受けにくく、キャパ
シタ膜へのプロセス・ダメージが低減でき、製品の歩留
りを向上させることができる。また、キャパシタがトラ
ンジスタの下部領域にあるので、トランジスタの下の領
域までキャパシタ領域として使用でき、メモリセル領域
におけるキャパシタの占める面積をメモリセル面積を大
きくせずに増大させることができる。その結果、蓄積電
荷量を増加させることができ、メモリセル動作マージン
を大きくすることができ、製品の歩留りを向上させるこ
とができる。

【０１１１】加えて、 (100)配向のＳｉ基板上に (100)
配向を持つ下部電極層４４、４５と(100)配向のエピタ
キシャル成長したぺロブスカイト結晶構造などを有する
誘電体膜４６を形成しているため、電極との拘束により
誘起された強誘電性や比誘電率の増大効果が利用でき
る。これは、薄膜化すると比誘電率などが低下するとい
う結晶性の誘電性材料の持つ問題の解消に大きく貢献す
るものである。これらによって、キャパシタに蓄積され
る蓄積容量を大きくすることが可能となる。

【０１１２】上述した各実施形態の半導体記憶装置は、
スイッチングトランジスタの上部に形成したプラグ上に
本発明による下部電極（電極バッファ層と電極層との積
層膜）を有する薄膜キャパシタを設けた例、並びに本発
明による下部電極（電極バッファ層と電極層との積層
膜）を有する薄膜キャパシタの上方にトランジスタを設
けた基板を張り合わせた例である。

【０１１３】本発明の半導体装置を適用した半導体記憶
装置は、これらに限られるものではなく、電極バッファ
層を電極層の上部に設けることも可能である。以下に、
本発明による電極バッファ層を電極層の上部に設けた電
極を有する薄膜キャパシタと、さらにその上方に設けた
トランジスタとを有する半導体記憶装置の実施形態につ
いて、図１３〜図１７を参照して説明する。

【０１１４】図１３は、この実施形態によるＤＲＡＭの
ユニットセル（メモリセル） 2つ分に対応する部分を模
式的に示す断面図である。同図において、ｐ型Ｓｉ(10
0) 基板から形成された薄膜シリコン層８４の第１の主
表面側には、第１の電極７３、誘電体膜７８、第２の電
極７９から構成されたエピタキシャル成長による薄膜キ
ャパシタ９６が形成されている。薄膜キャパシタ９６
は、隣接する 2つのメモリセルが形成された薄膜シリコ
ン層８４の第１の主表面側に、一様に連続した平面とし
て形成されている。この第１の主表面に対向した第２の
主表面側には、 2つのスイッチングトランジスタ８７
Ａ、８７Ｂが形成されている。

【０１１５】スイッチングトランジスタ８７Ａは、ｎ⁺
ソース領域８８、ｎ⁺ ドレイン領域８９、ゲート酸化膜
９０、ゲート電極９１とから形成されている。スイッチ
ングトランジスタ８７Ａのｎ⁺ ドレイン領域８９は、隣
接するスイッチングトランジスタ８７Ｂのｎ⁺ ドレイン
領域も兼ねている。すなわち、ｎ⁺ ドレイン領域４５、
ｎ⁺ ソース領域８８、ゲート酸化膜９０、ゲート電極９
１とによりスイッチングトランジスタ８７Ｂが形成され
ている。

【０１１６】スイッチングトランジスタ８７Ａ、８７Ｂ
のゲート電極９１は、ドーブド・ポリシリコン層９１ａ
とＷＳｉ₂ 、ＭｏＳｉ₂ 、ＴｉＳｉ₂ などの高融点金属
のシリサイド層９１ｂとからなる 2層構造を有してい
る。高融点金属のシリサイド層に代えて、Ｗ、Ｍｏ、Ｔ
ｉ、Ｃｏなどの高融点金属を用いてもよい。

【０１１７】ゲート電極９１はＤＲＡＭのワード線も兼
ねている。スイッチングトランジスタ８７ａ、８７Ｂに
共通のｎ⁺ ドレイン領域８９は、コンタクトプラグ９３
を介してビット線９４に接続されている。スイッチング
トランジスタ８７ａ、８７Ｂが形成されている薄膜シリ
コン層８４は、素子分離用絶縁膜７７により隣接する薄
膜シリコン層と互いに分離されている。薄膜シリコン層
８４の周辺にはｎ⁺ 側壁拡散層８６が形成され、ｎ⁺ 側
壁拡散層８６と素子分離用絶縁膜７７との間にはｎ⁺ ド
ープドポリシリコンからなるコンタクトプラグ８５が形
成されている。さらに、薄膜シリコン層８４の第１の主
表面側には、ｎ⁺ 不純物拡散層７２が形成されている。
ＤＲＡＭの薄膜キャパシタ９６を構成する第１の電極７
３の電極層７５とｎ⁺ 不純物拡散層７２との間には、Ｓ
ｒ_0.7 Ｌａ_0.3 ＴｉＯ₃ 膜などからなる電極バッファ層
７４が形成されている。第１の電極７３はキャパシタ分
離用絶縁膜７６により隣接するユニットセルと分離され
ている。

【０１１８】図１３に示すように、薄膜キャパシタ９６
の第１の電極７３の電極バッファ層７４は、コンタクト
プラグ８５、ｎ⁺ 側壁拡散層８６およびｎ⁺ 不純物拡散
層７２を介して、スイッチングトランジスタ８７Ａまた
は８７Ｂのｎ⁺ ソース領域８８と接続されているので、
コンタクト抵抗は極めて小さい。

【０１１９】さらに、図１３に示す構造によれば、下地
としてＳｉ基板７１の (100)面からなる薄膜シリコン層
８４が使用できるため、薄膜シリコン層８４の下部側
（第１の主表面側）全面に (100)配向したＳｒ_0.7 Ｌａ
_0.3 ＴｉＯ₃ 膜７４、 (100)配向したＳｒＲｕＯ₃ 膜７
５、７９、さらに (100)配向した（Ｂａ，Ｓｒ）ＴｉＯ
₃ 膜７８などを安定して作製することができる。このた
め、常請電体キャパシタの誘電率のばらつきやリーク電
流のばらつきを抑えることができる。

【０１２０】また、薄膜キャパシタ９６が各スイッチン
グトランジスタ８７Ａ、８７Ｂの下側に同一平面レベル
で形成されているため、配線層の形成時に薄膜キャパシ
タが存在することに起因した表面の段差がなくなり、コ
ンタクトや配線形成工程が容易になり、工程の簡略化や
平坦化工程の簡略化が達成できる。また、薄膜キャパシ
タ９６の第１の電極７３とスイッチングトランジスタ８
７Ａ、８７Ｂをキャパシタ分離用絶縁膜７６および素子
分離用絶縁膜７７により同時に分離できるため、マスク
合わせ誤差が少なく、製品の歩留りが向上する。

【０１２１】加えて、薄膜キャパシタ９６がスイッチン
グトランジスタ８７Ａ、８７Ｂの下部側（第１の主表面
側）の領域に立体化されているので、スイッチングトラ
ンジスタ８７Ａ、８７Ｂの下側（第１の主表面側）の領
域全てがキャパシタ領域として使用できる。このため、
各メモリセルにおける薄膜キャパシタの占める面積をメ
モリセルの面積を大きくせずに確保できる。その結果、
ＤＲＡＭの蓄積電荷量を大きくでき、メモリセル動作マ
ージンを大きくすることができる。また、図示はしない
が、周辺回路の部分については、薄膜キャパシタ４１の
代りに絶縁膜を充当することにより薄膜ＳＯＩ構造にす
ることが可能であり、トランジスタの高速動作や低消費
電力動作が可能となる。

【０１２２】次に、図１４〜図１７を参照して、この実
施形態のＤＲＡＭの製造方法をスイッチングトランジス
タ８７Ａ側のみに着目して説明する。

【０１２３】まず、図１４（ａ）に示すように、ｐ型Ｓ
ｉ(100) 基板７１の第１の主表面に、深さ 0.1μm 程度
のｎ⁺ 不純物拡散層７２を形成した後、第１の電極７３
の電極バッファ層７４として膜厚10nmのＳｒ_0.7 Ｌａ
_0.3 ＴｉＯ₃ 膜と電極層７５として膜厚20nmのＳｒＲｕ
Ｏ₃ 膜を、いずれもスパッタ法により基板温度 600℃で
連続してエピタキシャル成長する。

【０１２４】次いで、図１４（ｂ）に示すように、隣接
するキャパシタを分離するための第１の溝および素子分
離用の第２の溝をフォトリソグラフィおよび反応性イオ
ンエッチング（ＲＩＥ）法により形成し、それぞれにキ
ャパシタ分離用絶縁膜７６および素子分離用絶縁膜７７
として酸化膜（ＳｉＯ₂ 膜）をＣＶＤ法を用いて成膜す
る。その後、ＣＭＰにより第１の主表面側を平坦化す
る。なお、このときに電極層７５の表面を保護するため
に、研磨停止層として予めＴｉＮ膜などを形成してお
き、ＣＭＰ後にエッチング除去するなどの方法を使用す
ることができる。

【０１２５】次に、図１４（ｃ）に示すように、誘電体
薄膜７８としてＢａモル分率が 30%で厚さ20nmのＢＳＴ
Ｏ薄膜、さらに第２の電極７９として厚さ20nmＳｒＲｕ
Ｏ₃膜を、それぞれＲＦおよびＤＣスパッタ法により基
板温度 600℃でエピタキシャル成長する。キャパシタ分
離用絶縁膜７６および素子分離用絶縁膜７７の上部のＢ
ＳＴＯ膜およびＳｒＲｕＯ₃ 膜は多結晶膜となる。以降
においては、多結晶化したＢＳＴＯ膜およびＳｒＲｕＯ
₃ 膜をそれぞれ「ポリＢＳＴＯ膜７８ｐ」および「ポリ
ＳｒＲｕＯ₃ ７９ｐ」と呼ぶ。さらに、プレート電極８
０として室温で膜厚 200nmＴｉＮ膜を全面に形成する。

【０１２６】次に、図１５（ａ）に示すように、張り合
わせ用絶縁膜８１としてＢＰＳＧ膜を例えば 500nm程度
成膜した後、その表面を例えばＣＭＰにより平坦化して
鏡面を得る。

【０１２７】一方、支持基板８２を用意し、図１５
（ｂ）に示すように、支持基板８２上に他のＢＰＳＧ膜
８３を形成し、その表面を平坦化して鏡面を得る。そし
て、ＢＰＳＧ膜の鏡面同士を突き合わせて、ｐ型Ｓｉ(1
00) 基板７１と支持基板８２とを接着する。接着には前
述した実施形態で示した公知の方法が使用される。

【０１２８】次に、図１６（ａ）に示すように、ｐ型Ｓ
ｉ(100) 基板７１の第２の主表面側から研磨していき、
素子分離用絶縁膜７７を停止層として、例えば 150nm程
度の厚さの薄膜シリコン層８４を形成する。薄膜シリコ
ン層８４を得るためには、スマートカット基板などの接
着、ＲＩＥによるＳＯＩの形成方法を用いてもよい。も
ちろん薄膜シリコン層８４の第２の主表面は、後のトラ
ンジスタ形成工程に耐え得るように鏡面研磨する。ま
た、第１の主表面側から形成された素子分離用絶縁膜７
７によりトランジスタ形成領域についても同時に素子分
離されている。

【０１２９】次いで、通常のフォトリソグラフィ法とＲ
ＩＥ法などのドライエッチング技術を用いて、素子分離
用絶縁膜７７に隣接して接続孔を開口する。このときの
エッチング条件は電極バッファ層７４（Ｓｒ_0.7 Ｌａ
_0.3 ＴｉＯ₃ 膜）や電極層７５（ＳｒＲｕＯ₃ 膜）をス
トッパとして用いて選択的にストッブさせるとよい。

【０１３０】次に、図１６（ｂ）に示すように、接続孔
の全面に例えばｎ⁺ 型不純物を含んだドープド・ポリシ
リコン膜を約 200nm程度の膜厚で堆積し、全面をＣＭＰ
などでエッチバックすることにより、接続孔にｎ⁺ ドー
プド・ポリシリコン膜からなるコンタクトプラグ８５を
形成する。この後、ＲＴＡ法で 800℃程度、20秒間窒素
雰囲気でアニールすることにより、ｎ⁺ 型不純物をｐ型
Ｓｉ(100) 基板７１に接続孔の側面より拡散しｎ⁺ 側壁
拡散層８６を形成する。

【０１３１】次に、一般的なＭＯＳプロセスを使用し
て、スイッチングトランジスタ８７Ａを薄膜シリコン層
８４の第２の主表面側に形成する。すなわち、図１７に
示すように、ｎ⁺ ソース領域８８、ｎ⁺ ドレイン領域８
９、ゲート酸化膜９０、ゲート電極９１からなるスイッ
チングトランジスタ８７Ａを形成する。さらに、第１の
層間絶縁膜９２を堆積し、ｎ⁺ ドレイン領域８９の上部
の層間絶縁膜９２を除去し、コンタクトプラグ９３を埋
め込みビット線９４を形成する。さらに、ビット線９４
の上部に第２の層間絶縁膜９５を堆積すれば、図１７に
示すＤＲＡＭが完成する。

【０１３２】なお、以上の説明ではスイッチングトラン
ジスタ８７Ａのみに着目して説明したが、スイッチング
トランジスタ８７Ｂも同一工程で同時に完成することは
もちろんである。ただし、図１７に示すように、上記製
造工程ではキャパシタ分離用絶縁膜７６および素子分離
用絶縁膜７７の下部がポリＢＳＴＯ７８ｐ、ポリＳｒＲ
ｕＯ₃ 膜７９ｐとなっている点で、厳密には図１３に示
したＤＲＡＭ構造とは若干異なる。

【０１３３】図１４〜図１７に示す方法によりＤＲＡＭ
を製造することによって、薄膜キャパシタの第１および
第２の電極と誘電体膜はｐ型Ｓｉ(100) 基板の方位に合
わせて (100)面でエピタキシヤル成長していることが確
かめられた。このため、非常に高い誘電率の常誘電体膜
が得られ、その誘電率は 930と非常に大きな値が得られ
た。このような常誘電体膜を使用した薄板キャパシタに
よって、良好なＤＲＡＭの動作が確認された。

【０１３４】次に、本発明の半導体装置をＭＭＩＣ用キ
ャパシタを有する半導体装置に適用した実施形態につい
て、図１８を参照して説明する。

【０１３５】図１８に示す半導体装置において、ＧａＡ
ｓ基板１０１上にはＳｒＴｉＯ₃ 膜１０２とＳｒ_0.5 Ｌ
ａ_0.5 ＴｉＯ₃ 膜からなる第１の配線層１０３とがこの
順に配設されている。第１の配線層１０３上にはキャパ
シタ１０４が形成されている。キャパシタ１０４の下部
電極１０５はＳｒＲｕＯ₃ からなり、誘電体膜１０６は
ＳｒＴｉＯ₃ （ＳＴＯ）からなる。

【０１３６】キャパシタ１０４の上部電極１０７は、下
から順にＳｒＲｕＯ₃ 、ＷＮ_x （窒化タングステン）層
１０７ａ(120nm)/Ｗ層１０７ｂ(300nm）からなる多層構
造を有している。すなわち、誘電体膜１０６に接する上
部電極１０７の接触面はＳｒＲｕＯ₃ である。このキャ
パシタ１０４では下部バッファ層が第１の配線層１０３
の役割も果たしており、ＳＴＯ膜１０２、当該バッファ
層１０３、下部電極１０５、誘電体膜１０６および上部
電極１０７の最下面はいずれもエピタキシャル膜となっ
ている。なお、１０８は絶縁層、１０９は配線層であ
る。

【０１３７】誘電体膜１０６の材料としてはＳＴＯのほ
か、Ｂａ_x Ｓｒ_1-x ＴｉＯ₃ （ＢＳＴＯ）、Ｔａ
₂ Ｏ₅ 、ＰｂＺｒ_x Ｔｉ_1-x Ｏ₃ 、Ｐｂ_x Ｌａ_1-x Ｚｒ
_y Ｔｉ_l-yＯ₃ などの金属酸化物高誘電体を用いること
ができる。なお、ＭＭＩＣ用のキャパシタの場合、800M
Hz以上の周波数で使用されることを想定しているため、
周波数特性がよくない強誘電性の誘電体よりも、若干比
誘電率が低くても常誘電性のぺロプスカイト系誘電体が
適している。

【０１３８】このようなエピタキシャルキャパシタをＧ
ａＡｓ基板上に作製するためには、前述した各実施例で
述べてきたＳｉ基板上のキャパシタに比べてより低温で
の成膜が必要となる。この場合、例えばＭＯＣＶＤ法を
用いることにより 450〜 500℃での成膜で単結晶エピタ
キシャルキャパシタを作製することができる。このよう
な低温で作製したキャパシタは、エピタキシャル構造を
有するとはいえ、より高温で成膜した場合に比べて誘電
率はわずかに小さな値を示すものの、通常の多結晶キャ
パシタに比べればより大きな誘電率と小さなリーク電流
を示すため、マイクロ波用途に用いるＭＭＩＣとして優
れた特性を示す。

【０１３９】

【発明の効果】以上説明したように、本発明の半導体装
置によれば、導電性ペロブスカイトをキャパシタ電極と
して用いた場合に起こる界面反応や表面酸化、さらには
それらに基づく表面荒れや拡散によるキャパシタ特性の
劣化を防止することができる。従って、良好な誘電特性
や高い信頼性を持つキャパシタを有する半導体記憶装置
などの半導体装置を提供することが可能となる。

【図面の簡単な説明】

【図１】 本発明を適用した半導体記憶装置の第１の実
施形態のキャパシタ部分を示す断面図である。

【図２】 図１に示すキャパシタの変形例を示す断面図
である。

【図３】 本発明の実施例１による半導体記憶装置のキ
ャパシタ部分を示す断面図である。

【図４】 本発明の実施例２による半導体記憶装置の印
加電圧と誘電率との関係を示す図である。

【図５】 本発明の実施例２による半導体記憶装置の印
加電圧とリーク電流密度との関係を示す図である。

【図６】 本発明の実施例３による半導体記憶装置のキ
ャパシタ部分を示す断面図である。

【図７】 本発明の実施例７による半導体記憶装置のキ
ャパシタ部分の製造工程の要部を示す断面図である。

【図８】 図７に続くキャパシタ部分の製造工程を示す
断面図である。

【図９】 本発明を適用した半導体記憶装置の第２の実
施形態を示す平面図である。

【図１０】 図９に示す半導体記憶装置のＸ−Ｘ′線に
沿った断面図である。

【図１１】 図９に示す半導体記憶装置のＹ−Ｙ′線に
沿った断面図である。

【図１２】 図９に示す半導体記憶装置の製造工程の一
例の要部を示す断面図である。

【図１３】 本発明を適用した半導体記憶装置の第３の
実施形態を示す断面図である。

【図１４】 図１３に示す半導体記憶装置の製造工程の
要部を示す断面図である。

【図１５】 図１４に続く半導体記憶装置の製造工程を
示す断面図である。

【図１６】 図１５に続く半導体記憶装置の製造工程を
示す断面図である。

【図１７】 図１６に続く半導体記憶装置の製造工程を
示す断面図である。

【図１８】 本発明の半導体装置の第４の実施形態を示
す断面図である。

【符号の説明】

２、１１、２１、３２……プラグ ３……薄膜キャパシタ ４……下部電極 ５、１６、２８、３６……誘電体薄膜 ６、１７、２９、３７……上部電極 ７、１４、２６、３３……電極バッファ層 ８、１５、２７、３５……電極層 １３、２５……非酸化物バッファ層

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 29/792 (72)発明者 梁瀬 直子 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 阿部 和秀 神奈川県川崎市幸区柳町70番地 株式会社 東芝柳町工場内 (72)発明者 川久保 隆 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 下部電極と、前記下部電極上に配置され
   たぺロブスカイト型酸化物からなる誘電体薄膜と、前記
   誘電体薄膜上に配置された上部電極とを有する薄膜キャ
   パシタを具備する半導体装置において、 前記下部電極および上部電極の少なくとも一方は、少な
   くとも 2種類の導電性ぺロブスカイト型酸化物の積層膜
   からなることを特徴とする半導体装置。
2. 【請求項２】 請求項１記載の半導体装置において、 前記下部電極および上部電極の少なくとも一方は、前記
   誘電体薄膜と接するように配置された導電性ぺロブスカ
   イト型酸化物からなる電極層と、前記電極層を構成する
   前記導電性ぺロブスカイト型酸化物とは異なり、かつ低
   酸素分圧下で安定な導電性ぺロブスカイト型酸化物から
   なる電極バッファ層とを有することを特徴とする半導体
   装置。
3. 【請求項３】 請求項１記載の半導体装置において、 前記下部電極および上部電極の少なくとも一方は、前記
   誘電体薄膜と接するように配置され、ＳｒＲｕＯ₃ 、Ｓ
   ｒ_1-x Ｂａ_x ＲｕＯ₃ およびＳｒ_1-y ＲＥ_y ＣｏＯ
   ₃ （ＲＥはＬａ、Ｐｒ、ＳｍおよびＮｄから選ばれる少
   なくとも 1種の元素を、ｘおよびｙは 0＜ｘ＜ 1、 0＜
   ｙ＜ 1を満足する数を示す）から選ばれる少なくとも 1
   種の導電性ぺロブスカイト型酸化物からなる電極層と、
   酸素欠損を有するＡＥＴｉＯ_3-d （ＡＥはＳｒおよびＢ
   ａから選ばれる少なくとも 1種の元素を示す）および構
   成元素の一部をＭ元素（ＭはＮｂおよび希土類元素から
   選ばれる少なくとも 1種の元素を示す）で置換したＡＥ
   ＴｉＯ₃ から選ばれる少なくとも 1種の導電性ぺロブス
   カイト型酸化物からなる電極バッファ層とを有すること
   を特徴とする半導体装置。
4. 【請求項４】 請求項２または請求項３記載の半導体装
   置において、前記電極バッファ層は、単結晶Ｓｉ上に接
   続配置されていることを特徴とする半導体装置。
5. 【請求項５】 請求項２または請求項３記載の半導体装
   置において、 前記電極バッファ層は、導電性を有する非酸化物からな
   る第２のバッファ層を介して、単結晶Ｓｉ上に接続配置
   されていることを特徴とする半導体装置。