JPH11233762A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH11233762A JPH11233762A JP2848598A JP2848598A JPH11233762A JP H11233762 A JPH11233762 A JP H11233762A JP 2848598 A JP2848598 A JP 2848598A JP 2848598 A JP2848598 A JP 2848598A JP H11233762 A JPH11233762 A JP H11233762A
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Landscapes
- Chemical Vapour Deposition (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】ゲート電極の形成におけるドープトアモルファ
スシリコン中の微結晶の発生を防止しゲートパターニン
グ時の基板掘れを防止することができる半導体装置およ
びその製造方法を提供する。 【解決手段】ゲート酸化膜１０２を形成後、アンドープ
のアモルファスシリコン膜１０３を形成し、同一装置内
で２×１０20ｃｍ-3に制御されたリンがドープされたゲ
ート電極となるドープトアモルファスシリコン膜１０４
を連続して形成し、レジストパターン１０５でパターニ
ングしてゲート電極１０６を形成し、電界効果トランジ
スタを形成する。
スシリコン中の微結晶の発生を防止しゲートパターニン
グ時の基板掘れを防止することができる半導体装置およ
びその製造方法を提供する。 【解決手段】ゲート酸化膜１０２を形成後、アンドープ
のアモルファスシリコン膜１０３を形成し、同一装置内
で２×１０20ｃｍ-3に制御されたリンがドープされたゲ
ート電極となるドープトアモルファスシリコン膜１０４
を連続して形成し、レジストパターン１０５でパターニ
ングしてゲート電極１０６を形成し、電界効果トランジ
スタを形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関するものである。
びその製造方法に関するものである。
【０００２】
【従来の技術】半導体素子は、加工精度の微細化や高集
積化によって、その性能と機能を向上させている。素子
寸法の微細化は、膜厚方向の微細化を伴う必要がある
が、実際には、素子の電気的特性や信頼性を低下させる
こともある。近年、ＣＭＯＳやＤＲＡＭプロセスで使用
するゲート電極には、ドープトシリコン膜を使用するこ
とがある。ドープトシリコン膜は、縦型減圧ＣＶＤを用
いて、反応室内にＳｉＨ4 ガス、ＰＨ3 等のドーパント
ガス、Ｎ2 等のキャリアガスを導入し、気相反応で形成
されている。
積化によって、その性能と機能を向上させている。素子
寸法の微細化は、膜厚方向の微細化を伴う必要がある
が、実際には、素子の電気的特性や信頼性を低下させる
こともある。近年、ＣＭＯＳやＤＲＡＭプロセスで使用
するゲート電極には、ドープトシリコン膜を使用するこ
とがある。ドープトシリコン膜は、縦型減圧ＣＶＤを用
いて、反応室内にＳｉＨ4 ガス、ＰＨ3 等のドーパント
ガス、Ｎ2 等のキャリアガスを導入し、気相反応で形成
されている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来の技術を用いた場合、ゲート電極で使用するリン濃度
が４〜８×１０20ｃｍ-3では、完全アモルファスで堆積
できた条件でも、リン濃度が１〜３×１０20ｃｍ-3では
ドープトシリコン膜中に微結晶が発生する。微結晶が膜
中に存在すると、ゲート電極をドライエッチングで形成
する際、アモルファス領域に比べ微結晶部分の領域が早
くエッチングされ、微結晶下のゲート酸化膜を突き抜け
て基板掘れを起こす。
来の技術を用いた場合、ゲート電極で使用するリン濃度
が４〜８×１０20ｃｍ-3では、完全アモルファスで堆積
できた条件でも、リン濃度が１〜３×１０20ｃｍ-3では
ドープトシリコン膜中に微結晶が発生する。微結晶が膜
中に存在すると、ゲート電極をドライエッチングで形成
する際、アモルファス領域に比べ微結晶部分の領域が早
くエッチングされ、微結晶下のゲート酸化膜を突き抜け
て基板掘れを起こす。
【０００４】この様子を図３に示す。シリコン基板３０
１上に熱酸化でゲート酸化膜３０２を形成する。次にゲ
ート酸化膜３０２上に不純物濃度が１〜３×１０20ｃｍ
-3のドープトアモルファスシリコン３０３を形成する。
不純物濃度が１〜３×１０20ｃｍ-3でドープトアモルフ
ァスシリコン３０３を縦型減圧ＣＶＤ装置で形成する
と、図３（ａ）に示すようにドープトアモルファスシリ
コン３０３中に微結晶３０４が混在する。この膜をドラ
イエッチングすると、図３（ｂ）に示すように、ドープ
トアモルファスシリコン３０３より微結晶３０４が早く
エッチングされ、図３（ｃ）に示すように、ゲート酸化
膜３０２を突き抜け、シリコン基板３０１までエッチン
グしてしまい、基板掘れ３０５を発生する。この基板掘
れ３０５に電界効果型トランジスタのソース、ドレイン
部が形成されるため、トランジスタの信頼性が低下して
しまう。
１上に熱酸化でゲート酸化膜３０２を形成する。次にゲ
ート酸化膜３０２上に不純物濃度が１〜３×１０20ｃｍ
-3のドープトアモルファスシリコン３０３を形成する。
不純物濃度が１〜３×１０20ｃｍ-3でドープトアモルフ
ァスシリコン３０３を縦型減圧ＣＶＤ装置で形成する
と、図３（ａ）に示すようにドープトアモルファスシリ
コン３０３中に微結晶３０４が混在する。この膜をドラ
イエッチングすると、図３（ｂ）に示すように、ドープ
トアモルファスシリコン３０３より微結晶３０４が早く
エッチングされ、図３（ｃ）に示すように、ゲート酸化
膜３０２を突き抜け、シリコン基板３０１までエッチン
グしてしまい、基板掘れ３０５を発生する。この基板掘
れ３０５に電界効果型トランジスタのソース、ドレイン
部が形成されるため、トランジスタの信頼性が低下して
しまう。
【０００５】また、この課題を解決するために、完全ア
モルファスでドープトアモルファスシリコン３０３を堆
積するには、２０〜３０℃温度を下げなければならない
が、成膜レートが半分以下になり、生産性が低下すると
いう問題が発生する。したがって、生産性を低下させる
ことなく完全アモルファスで、リン濃度が１〜３×１０
20ｃｍ-3のドープトシリコン膜を成膜できるドープトア
モルファスシリコン膜を形成でき、ドープトアモルファ
スシリコン膜をゲート電極に使用することができること
が望まれた。
モルファスでドープトアモルファスシリコン３０３を堆
積するには、２０〜３０℃温度を下げなければならない
が、成膜レートが半分以下になり、生産性が低下すると
いう問題が発生する。したがって、生産性を低下させる
ことなく完全アモルファスで、リン濃度が１〜３×１０
20ｃｍ-3のドープトシリコン膜を成膜できるドープトア
モルファスシリコン膜を形成でき、ドープトアモルファ
スシリコン膜をゲート電極に使用することができること
が望まれた。
【０００６】この発明の目的は、上記課題に鑑み、ゲー
ト電極の形成時における微結晶の発生を抑え、基板掘れ
を防止することができる半導体装置およびその製造方法
を提供するものである。
ト電極の形成時における微結晶の発生を抑え、基板掘れ
を防止することができる半導体装置およびその製造方法
を提供するものである。
【０００７】
【課題を解決するための手段】この発明の目的を達成す
るために、この発明は、ゲート電極として使用するドー
プトアモルファスシリコンを微結晶の混在しない条件で
形成することで、ゲート電極をパターニングする際に、
ドライエッチング時に均一にエッチングできるようにす
るものである。
るために、この発明は、ゲート電極として使用するドー
プトアモルファスシリコンを微結晶の混在しない条件で
形成することで、ゲート電極をパターニングする際に、
ドライエッチング時に均一にエッチングできるようにす
るものである。
【０００８】請求項１記載の半導体装置は、半導体基板
と、この半導体基板の表面に形成されたゲート絶縁膜
と、このゲート絶縁膜上に形成されたゲート電極とを備
え、ゲート電極の底部の不純物濃度よりもゲート電極の
上部の不純物濃度が大きいことを特徴とするものであ
る。請求項１記載の半導体装置によれば、ゲート電極の
底部の不純物濃度を小さくすることにより微結晶の発生
を防止でき、ゲート電極を形成する際のアッチングでゲ
ート絶縁膜を突き抜ける基板掘れを防止することができ
る。このため、生産性を低下させることなく完全アモル
ファスでリン濃度が１〜３×１０20ｃｍ-3のドープトシ
リコン膜を成膜できるドープトアモルファスシリコン膜
を形成でき、ドープトアモルファスシリコン膜をゲート
電極に使用することができる。
と、この半導体基板の表面に形成されたゲート絶縁膜
と、このゲート絶縁膜上に形成されたゲート電極とを備
え、ゲート電極の底部の不純物濃度よりもゲート電極の
上部の不純物濃度が大きいことを特徴とするものであ
る。請求項１記載の半導体装置によれば、ゲート電極の
底部の不純物濃度を小さくすることにより微結晶の発生
を防止でき、ゲート電極を形成する際のアッチングでゲ
ート絶縁膜を突き抜ける基板掘れを防止することができ
る。このため、生産性を低下させることなく完全アモル
ファスでリン濃度が１〜３×１０20ｃｍ-3のドープトシ
リコン膜を成膜できるドープトアモルファスシリコン膜
を形成でき、ドープトアモルファスシリコン膜をゲート
電極に使用することができる。
【０００９】請求項２記載の半導体装置は、半導体基板
と、この半導体基板の表面に形成されたゲート絶縁膜
と、このゲート絶縁膜上に形成されたゲート電極とを備
え、ゲート電極の底部の不純物濃度が０〜１×１０20ｃ
ｍ-3であり、ゲート電極の上部の不純物濃度が１〜８×
１０20ｃｍ-3であり、底部の不純物濃度より大きいこと
を特徴とするものである。
と、この半導体基板の表面に形成されたゲート絶縁膜
と、このゲート絶縁膜上に形成されたゲート電極とを備
え、ゲート電極の底部の不純物濃度が０〜１×１０20ｃ
ｍ-3であり、ゲート電極の上部の不純物濃度が１〜８×
１０20ｃｍ-3であり、底部の不純物濃度より大きいこと
を特徴とするものである。
【００１０】請求項２記載の半導体装置によれば、請求
項１と同様な効果がある。請求項３記載の半導体装置
は、請求項１または請求項２において、ゲート電極に添
加されている不純物が、リン、ヒ素、ホウ素、またはア
ンチモンである。請求項３記載の半導体装置によれば、
請求項１または請求項２と同様な効果がある。
項１と同様な効果がある。請求項３記載の半導体装置
は、請求項１または請求項２において、ゲート電極に添
加されている不純物が、リン、ヒ素、ホウ素、またはア
ンチモンである。請求項３記載の半導体装置によれば、
請求項１または請求項２と同様な効果がある。
【００１１】請求項４記載の半導体装置の製造方法は、
半導体基板上にゲート絶縁膜を形成する工程と、ゲート
絶縁膜上に不純物を含む第１のアモルファスシリコン膜
を形成する工程と、第１のアモルファスシリコン膜上に
第１のアモルファスシリコン膜の不純物濃度よりも大き
い第２のアモルファスシリコン膜を形成する工程と、第
２のアモルファスシリコン膜上のゲート電極形成領域に
マスクパターンを形成した後、マスクパターンを用いて
第１のアモルファスシリコン膜および第２のアモルファ
スシリコン膜に対し一連のエッチングを行うことにより
ゲート電極を形成する工程を含むものである。
半導体基板上にゲート絶縁膜を形成する工程と、ゲート
絶縁膜上に不純物を含む第１のアモルファスシリコン膜
を形成する工程と、第１のアモルファスシリコン膜上に
第１のアモルファスシリコン膜の不純物濃度よりも大き
い第２のアモルファスシリコン膜を形成する工程と、第
２のアモルファスシリコン膜上のゲート電極形成領域に
マスクパターンを形成した後、マスクパターンを用いて
第１のアモルファスシリコン膜および第２のアモルファ
スシリコン膜に対し一連のエッチングを行うことにより
ゲート電極を形成する工程を含むものである。
【００１２】請求項４記載の半導体装置の製造方法によ
れば、ゲート電極となるアモルファスシリコンを形成す
る際に、まずたとえば不純物濃度が０〜１×１０20ｃｍ
-3のアモルファスシリコンを成膜し、これに連続してた
とえば不純物濃度が１〜８×１０20ｃｍ-3のアモルファ
スシリコンを成長させることで、ゲートのパターニング
後のドライエッチング時の基板掘れの原因になる微結晶
の発生を防止することができる。また、成膜条件を大き
く変更せずに対応できるため、生産性の低下も防止でき
る。
れば、ゲート電極となるアモルファスシリコンを形成す
る際に、まずたとえば不純物濃度が０〜１×１０20ｃｍ
-3のアモルファスシリコンを成膜し、これに連続してた
とえば不純物濃度が１〜８×１０20ｃｍ-3のアモルファ
スシリコンを成長させることで、ゲートのパターニング
後のドライエッチング時の基板掘れの原因になる微結晶
の発生を防止することができる。また、成膜条件を大き
く変更せずに対応できるため、生産性の低下も防止でき
る。
【００１３】請求項５記載の半導体装置の製造方法は、
請求項４において、第１のアモルファスシリコン膜は不
純物濃度が０〜１×１０20ｃｍ-3で膜厚が５〜５０ｎｍ
であり、第２のアモルファスシリコン膜は不純物濃度が
１〜８×１０20ｃｍ-3で膜厚が１５０〜４００ｎｍであ
る。請求項５記載の半導体装置の製造方法によれば、請
求項４と同様な効果がある。
請求項４において、第１のアモルファスシリコン膜は不
純物濃度が０〜１×１０20ｃｍ-3で膜厚が５〜５０ｎｍ
であり、第２のアモルファスシリコン膜は不純物濃度が
１〜８×１０20ｃｍ-3で膜厚が１５０〜４００ｎｍであ
る。請求項５記載の半導体装置の製造方法によれば、請
求項４と同様な効果がある。
【００１４】請求項６記載の半導体装置の製造方法は、
請求項５において、第１のアモルファスシリコン膜の膜
厚が約２０〜３０ｎｍであり、第２のアモルファスシリ
コン膜の膜厚が約２００ｎｍ〜３５０ｎｍである。請求
項６記載の半導体装置の製造方法によれば、請求項５よ
りも一層優れた効果がある。
請求項５において、第１のアモルファスシリコン膜の膜
厚が約２０〜３０ｎｍであり、第２のアモルファスシリ
コン膜の膜厚が約２００ｎｍ〜３５０ｎｍである。請求
項６記載の半導体装置の製造方法によれば、請求項５よ
りも一層優れた効果がある。
【００１５】
【発明の実施の形態】以下、この発明の一実施の形態に
ついて図１および図２を用いて説明する。この実施の形
態の半導体装置は、図１に示すように、半導体基板であ
るシリコン基板１０１と、このシリコン基板１０１の表
面に形成されたゲート絶縁膜であるゲート酸化膜１０２
と、このゲート酸化膜１０２上に対して垂直に形成され
たゲート電極１０６とを備え、ゲート電極１０６の底部
の不純物濃度よりもゲート電極１０６の上部の不純物濃
度が大きくしている。ここで、ゲート電極１０６の底部
の不純物濃度は０〜１×１０20ｃｍ-3であり、これ以上
では微結晶が発生するという問題が生じる。また底部の
不純物濃度は、好ましくは０（アンドープ）がよい。ま
た、ゲート電極の不純物濃度は１〜８×１０20ｃｍ-3で
あり、従来のリン濃度を含むが、最大値以上では不純物
の析出という問題があり、なお最小値以下ではゲート電
極の空乏化という問題が生じる。
ついて図１および図２を用いて説明する。この実施の形
態の半導体装置は、図１に示すように、半導体基板であ
るシリコン基板１０１と、このシリコン基板１０１の表
面に形成されたゲート絶縁膜であるゲート酸化膜１０２
と、このゲート酸化膜１０２上に対して垂直に形成され
たゲート電極１０６とを備え、ゲート電極１０６の底部
の不純物濃度よりもゲート電極１０６の上部の不純物濃
度が大きくしている。ここで、ゲート電極１０６の底部
の不純物濃度は０〜１×１０20ｃｍ-3であり、これ以上
では微結晶が発生するという問題が生じる。また底部の
不純物濃度は、好ましくは０（アンドープ）がよい。ま
た、ゲート電極の不純物濃度は１〜８×１０20ｃｍ-3で
あり、従来のリン濃度を含むが、最大値以上では不純物
の析出という問題があり、なお最小値以下ではゲート電
極の空乏化という問題が生じる。
【００１６】またゲート電極１０６に添加されている不
純物は、リン、ヒ素、ホウ素、またはアンチモンなどが
ある。つぎに、この半導体装置の製造方法、とくにゲー
ト電極の形成方法は、図１（ａ）および（ｂ）に示すよ
うに、シリコン基板１０１上にゲート酸化膜１０２を形
成する工程と、ゲート酸化膜１０２上に第１のアモルフ
ァスシリコン膜であるアンドープアモルファスシリコン
ゲート酸化膜１０３を形成する工程と、アンドープアモ
ルファスシリコンゲート酸化膜１０３上に不純物濃度が
アンドープアモルファスシリコンゲート酸化膜１０３の
不純物濃度よりも大きい第２のアモルファスシリコン膜
であるドープトアモルファスシリコンゲート酸化膜１０
４を形成する工程と、ドープトアモルファスシリコンゲ
ート酸化膜１０４上のゲート電極形成領域にマスクパタ
ーンであるレジストパターン１０５を形成した後、この
レジストパターン１０５を用いてアンドープアモルファ
スシリコンゲート酸化膜１０３およびドープトアモルフ
ァスシリコンゲート酸化膜１０４に対し一連のエッチン
グを行うことにより柱状のゲート電極１０６を形成する
工程を含んでいる。
純物は、リン、ヒ素、ホウ素、またはアンチモンなどが
ある。つぎに、この半導体装置の製造方法、とくにゲー
ト電極の形成方法は、図１（ａ）および（ｂ）に示すよ
うに、シリコン基板１０１上にゲート酸化膜１０２を形
成する工程と、ゲート酸化膜１０２上に第１のアモルフ
ァスシリコン膜であるアンドープアモルファスシリコン
ゲート酸化膜１０３を形成する工程と、アンドープアモ
ルファスシリコンゲート酸化膜１０３上に不純物濃度が
アンドープアモルファスシリコンゲート酸化膜１０３の
不純物濃度よりも大きい第２のアモルファスシリコン膜
であるドープトアモルファスシリコンゲート酸化膜１０
４を形成する工程と、ドープトアモルファスシリコンゲ
ート酸化膜１０４上のゲート電極形成領域にマスクパタ
ーンであるレジストパターン１０５を形成した後、この
レジストパターン１０５を用いてアンドープアモルファ
スシリコンゲート酸化膜１０３およびドープトアモルフ
ァスシリコンゲート酸化膜１０４に対し一連のエッチン
グを行うことにより柱状のゲート電極１０６を形成する
工程を含んでいる。
【００１７】ここで、アンドープアモルファスシリコン
ゲート酸化膜１０３は不純物濃度が０〜１×１０20ｃｍ
-3で膜厚が５〜５０ｎｍであるが、膜厚は最大値以上で
はゲート電極の空乏化という問題が生じる。また、最小
値以下では図２に示すように微結晶が増加するからであ
り、好ましくは約２０〜３０ｎｍの範囲がよい。またド
ープトアモルファスシリコンゲート酸化膜１０４は不純
物濃度が１〜８×１０ 20ｃｍ-3で膜厚が１５０〜４００
ｎｍであるが、膜厚は最大値以上では微結晶が発生する
という問題が生じる。また、最小値以下では電極の空乏
化という問題が生じる。好ましくは約２００〜３５０ｎ
ｍの範囲がよい。
ゲート酸化膜１０３は不純物濃度が０〜１×１０20ｃｍ
-3で膜厚が５〜５０ｎｍであるが、膜厚は最大値以上で
はゲート電極の空乏化という問題が生じる。また、最小
値以下では図２に示すように微結晶が増加するからであ
り、好ましくは約２０〜３０ｎｍの範囲がよい。またド
ープトアモルファスシリコンゲート酸化膜１０４は不純
物濃度が１〜８×１０ 20ｃｍ-3で膜厚が１５０〜４００
ｎｍであるが、膜厚は最大値以上では微結晶が発生する
という問題が生じる。また、最小値以下では電極の空乏
化という問題が生じる。好ましくは約２００〜３５０ｎ
ｍの範囲がよい。
【００１８】つぎにこの実施の形態の実施例について説
明する。ここでは、縦型減圧ＣＶＤで評価した。図１に
試作したウエハの断面図フローを示す。図１（ａ）は、
８インチのシリコン基板１０１の表面に、９００℃ドラ
イ酸化によって厚さ７ｎｍのゲート酸化膜１０２を形成
する。次に、縦型減圧ＣＶＤ装置内で、温度５３０℃に
保ち、ＳｉＨ4 ガスを１０００ｃｃ流し、圧力を１３０
Ｐａに制御する。その状態で、０〜４０ｎｍのアンドー
プのアモルファスシリコン膜１０３を堆積する。同一装
置内でさらにＰＨ3 ガスを導入して、２×１０20ｃｍ-3
のドープトアモルファスシリコン膜１０４を堆積し、ゲ
ート電極形成領域に、フォトリソグラフィーを用いて所
定のパターンに転写されたレジストパターン１０５を形
成する。
明する。ここでは、縦型減圧ＣＶＤで評価した。図１に
試作したウエハの断面図フローを示す。図１（ａ）は、
８インチのシリコン基板１０１の表面に、９００℃ドラ
イ酸化によって厚さ７ｎｍのゲート酸化膜１０２を形成
する。次に、縦型減圧ＣＶＤ装置内で、温度５３０℃に
保ち、ＳｉＨ4 ガスを１０００ｃｃ流し、圧力を１３０
Ｐａに制御する。その状態で、０〜４０ｎｍのアンドー
プのアモルファスシリコン膜１０３を堆積する。同一装
置内でさらにＰＨ3 ガスを導入して、２×１０20ｃｍ-3
のドープトアモルファスシリコン膜１０４を堆積し、ゲ
ート電極形成領域に、フォトリソグラフィーを用いて所
定のパターンに転写されたレジストパターン１０５を形
成する。
【００１９】次に、図１（ｂ）に示すように、ドープト
アモルファスシリコン１０４およびアンドープのアモル
ファスシリコン１０３をエッチングし、ゲート電極１０
６を形成する。その後、レジストパターン１０５を除去
して、トランジスタのゲートを形成する。なお、電界効
果トランジスタではゲート電極の両側にソース、ドレイ
ンを形成する。
アモルファスシリコン１０４およびアンドープのアモル
ファスシリコン１０３をエッチングし、ゲート電極１０
６を形成する。その後、レジストパターン１０５を除去
して、トランジスタのゲートを形成する。なお、電界効
果トランジスタではゲート電極の両側にソース、ドレイ
ンを形成する。
【００２０】微結晶が混在していない完全アモルファス
シリコンかどうかの判断は、膜形成後、アモルファスシ
リコンのドライエッチングを行い、表面パターン欠陥装
置を用いて評価し、インラインＳＥＭで確認した。図２
はアンドープのアモルファスシリコン１０３の膜厚と表
面欠陥数の関係を示している。横軸にアンドープのアモ
ルファスシリコンが無いもの、１０ｎｍ、２０ｎｍ、３
０ｎｍ成膜したもの、縦軸に８インチウエハ内の欠陥数
を示している。また、膜形成温度を５２０℃、５３０
℃、５４０℃で評価した。この様に、アンドープ層を成
膜することで、ドープトアモルファスシリコン膜１０４
中に微結晶が発生しなくなることが確認された。このド
ープトアモルファスシリコン膜１０４をゲート電極１０
６として使用することで、ゲート酸化膜１０２の突き抜
ける基板掘れを防止できる。
シリコンかどうかの判断は、膜形成後、アモルファスシ
リコンのドライエッチングを行い、表面パターン欠陥装
置を用いて評価し、インラインＳＥＭで確認した。図２
はアンドープのアモルファスシリコン１０３の膜厚と表
面欠陥数の関係を示している。横軸にアンドープのアモ
ルファスシリコンが無いもの、１０ｎｍ、２０ｎｍ、３
０ｎｍ成膜したもの、縦軸に８インチウエハ内の欠陥数
を示している。また、膜形成温度を５２０℃、５３０
℃、５４０℃で評価した。この様に、アンドープ層を成
膜することで、ドープトアモルファスシリコン膜１０４
中に微結晶が発生しなくなることが確認された。このド
ープトアモルファスシリコン膜１０４をゲート電極１０
６として使用することで、ゲート酸化膜１０２の突き抜
ける基板掘れを防止できる。
【００２１】この実施例によれば、ドープトシリコン膜
を成膜する時、アンドープのアモルファスシリコン膜を
成膜し、連続してドープトアモルファスシリコンを成膜
することにより、微結晶の混在しない完全なドープトア
モルファスシリコン膜を成膜することができ、アモルフ
ァスシリコンのパターニング時にドライエッチングの時
にゲート酸化膜を突き抜ける基板掘れを防止することが
でき、電界効果型トランジスタの信頼性を向上させるこ
とができる。また、ドープトアモルファスシリコン膜の
成膜条件を大きく変更する必要が無いため、生産性を低
下することも生じない。
を成膜する時、アンドープのアモルファスシリコン膜を
成膜し、連続してドープトアモルファスシリコンを成膜
することにより、微結晶の混在しない完全なドープトア
モルファスシリコン膜を成膜することができ、アモルフ
ァスシリコンのパターニング時にドライエッチングの時
にゲート酸化膜を突き抜ける基板掘れを防止することが
でき、電界効果型トランジスタの信頼性を向上させるこ
とができる。また、ドープトアモルファスシリコン膜の
成膜条件を大きく変更する必要が無いため、生産性を低
下することも生じない。
【００２２】なお、この実施の形態では、シリコンウエ
ハを対象としたが、ＳＯＳ基板やＳＯＩ基板などにも当
然利用できる。また、ゲート絶縁膜に熱酸化膜を使用し
たが、酸窒化膜やＨＴＯ膜などの他の絶縁膜を使用して
も同様の効果を得られることは言うまでもない。また、
アモルファスシリコン膜を形成するのに縦型減圧ＣＶＤ
装置を使用したが、枚葉装置など他のＣＶＤ装置を使用
しても同様の効果を得られることは言うまでもない。
ハを対象としたが、ＳＯＳ基板やＳＯＩ基板などにも当
然利用できる。また、ゲート絶縁膜に熱酸化膜を使用し
たが、酸窒化膜やＨＴＯ膜などの他の絶縁膜を使用して
も同様の効果を得られることは言うまでもない。また、
アモルファスシリコン膜を形成するのに縦型減圧ＣＶＤ
装置を使用したが、枚葉装置など他のＣＶＤ装置を使用
しても同様の効果を得られることは言うまでもない。
【００２３】また、ドープトアモルファスシリコン膜１
０４の濃度を２×１０20ｃｍ-3にしたが、１〜８×１０
20ｃｍ-3の濃度範囲でも同様の効果を得られることは言
うまでもない。ここで、特許請求の範囲に示された発明
は上記実施の形態で説明した態様に限られるものではな
い。
０４の濃度を２×１０20ｃｍ-3にしたが、１〜８×１０
20ｃｍ-3の濃度範囲でも同様の効果を得られることは言
うまでもない。ここで、特許請求の範囲に示された発明
は上記実施の形態で説明した態様に限られるものではな
い。
【００２４】
【発明の効果】請求項１記載の半導体装置によれば、ゲ
ート電極の底部の不純物濃度を小さくすることにより微
結晶の発生を防止でき、ゲート電極を形成する際のアッ
チングでゲート絶縁膜を突き抜ける基板掘れを防止する
ことができる。このため、生産性を低下させることなく
完全アモルファスでリン濃度が１〜３×１０20ｃｍ-3の
ドープトシリコン膜を成膜できるドープトアモルファス
シリコン膜を形成でき、ドープトアモルファスシリコン
膜をゲート電極に使用することができる。
ート電極の底部の不純物濃度を小さくすることにより微
結晶の発生を防止でき、ゲート電極を形成する際のアッ
チングでゲート絶縁膜を突き抜ける基板掘れを防止する
ことができる。このため、生産性を低下させることなく
完全アモルファスでリン濃度が１〜３×１０20ｃｍ-3の
ドープトシリコン膜を成膜できるドープトアモルファス
シリコン膜を形成でき、ドープトアモルファスシリコン
膜をゲート電極に使用することができる。
【００２５】請求項２記載の半導体装置によれば、請求
項１と同様な効果がある。請求項３記載の半導体装置に
よれば、請求項１または請求項２と同様な効果がある。
請求項４記載の半導体装置の製造方法によれば、ゲート
電極となるアモルファスシリコンを形成する際に、まず
たとえば不純物濃度が０〜１×１０20ｃｍ-3のアモルフ
ァスシリコンを成膜し、これに連続してたとえば不純物
濃度が１〜８×１０20ｃｍ-3のアモルファスシリコンを
成長させることで、ゲートのパターニング後のドライエ
ッチング時の基板掘れの原因になる微結晶の発生を防止
することができる。また、成膜条件を大きく変更せずに
対応できるため、生産性の低下も防止できる。
項１と同様な効果がある。請求項３記載の半導体装置に
よれば、請求項１または請求項２と同様な効果がある。
請求項４記載の半導体装置の製造方法によれば、ゲート
電極となるアモルファスシリコンを形成する際に、まず
たとえば不純物濃度が０〜１×１０20ｃｍ-3のアモルフ
ァスシリコンを成膜し、これに連続してたとえば不純物
濃度が１〜８×１０20ｃｍ-3のアモルファスシリコンを
成長させることで、ゲートのパターニング後のドライエ
ッチング時の基板掘れの原因になる微結晶の発生を防止
することができる。また、成膜条件を大きく変更せずに
対応できるため、生産性の低下も防止できる。
【００２６】請求項５記載の半導体装置の製造方法によ
れば、請求項４と同様な効果がある。請求項６記載の半
導体装置の製造方法によれば、請求項５よりも一層優れ
た効果がある。
れば、請求項４と同様な効果がある。請求項６記載の半
導体装置の製造方法によれば、請求項５よりも一層優れ
た効果がある。
【図１】この発明のゲート電極の形成方法すなわちドー
プトアモルファスシリコン膜の形成方法の一実施の形態
における断面図である。
プトアモルファスシリコン膜の形成方法の一実施の形態
における断面図である。
【図２】この発明のドープトアモルファスシリコン膜の
形成方法の一実施の形態におけるアンドープ層の膜厚と
ドライエッチング後の欠陥数との関係図である。
形成方法の一実施の形態におけるアンドープ層の膜厚と
ドライエッチング後の欠陥数との関係図である。
【図３】従来方法でドープトアモルファスシリコン膜を
形成したときの工程断面図である。
形成したときの工程断面図である。
１０１ 半導体基板であるシリコン基板 １０２ ゲート酸化膜 １０３ アンドープのアモルファスシリコン膜 １０４ ドープトアモルファスシリコン膜 １０５ レジストパターン １０６ ゲート電極 ３０１ シリコン基板 ３０２ ゲート酸化膜 ３０３ ドープトアモルファスシリコン ３０４ 微結晶 ３０５ 基板掘れ
Claims (6)
- 【請求項１】 半導体基板と、この半導体基板の表面に
形成されたゲート絶縁膜と、このゲート絶縁膜上に形成
されたゲート電極とを備え、前記ゲート電極の底部の不
純物濃度よりも前記ゲート電極の上部の不純物濃度が大
きいことを特徴とする半導体装置。 - 【請求項２】 半導体基板と、この半導体基板の表面に
形成されたゲート絶縁膜と、このゲート絶縁膜上に形成
されたゲート電極とを備え、前記ゲート電極の底部の不
純物濃度が０〜１×１０20ｃｍ-3であり、前記ゲート電
極の上部の不純物濃度が１〜８×１０20ｃｍ-3であり、
前記底部の不純物濃度より大きいことを特徴とする半導
体装置。 - 【請求項３】 前記ゲート電極に添加されている不純物
は、リン、ヒ素、ホウ素、またはアンチモンである請求
項１または請求項２記載の半導体装置。 - 【請求項４】 半導体基板上にゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜上に第１のアモルファスシリ
コン膜を形成する工程と、前記第１のアモルファスシリ
コン膜上に不純物濃度が前記第１のアモルファスシリコ
ン膜の不純物濃度よりも大きい第２のアモルファスシリ
コン膜を形成する工程と、前記第２のアモルファスシリ
コン膜上のゲート電極形成領域にマスクパターンを形成
した後、前記マスクパターンを用いて前記第１のアモル
ファスシリコン膜および前記第２のアモルファスシリコ
ン膜に対し一連のエッチングを行うことによりゲート電
極を形成する工程を含む半導体装置の製造方法。 - 【請求項５】 第１のアモルファスシリコン膜は不純物
濃度が０〜１×１０ 20ｃｍ-3で膜厚が５〜５０ｎｍであ
り、第２のアモルファスシリコン膜は不純物濃度が１〜
８×１０20ｃｍ-3で膜厚が１５０〜４００ｎｍである請
求項４記載の半導体装置の製造方法。 - 【請求項６】 第１のアモルファスシリコン膜の膜厚は
約２０〜３０ｎｍであり、第２のアモルファスシリコン
膜の膜厚は２００ｎｍ〜３５０ｎｍである請求項５記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2848598A JPH11233762A (ja) | 1998-02-10 | 1998-02-10 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2848598A JPH11233762A (ja) | 1998-02-10 | 1998-02-10 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11233762A true JPH11233762A (ja) | 1999-08-27 |
Family
ID=12249977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2848598A Pending JPH11233762A (ja) | 1998-02-10 | 1998-02-10 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11233762A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100914284B1 (ko) * | 2006-12-29 | 2009-08-27 | 주식회사 하이닉스반도체 | 반도체 소자의 듀얼 폴리게이트 및 그 형성방법 |
| JP2009295802A (ja) * | 2008-06-05 | 2009-12-17 | Seiko Epson Corp | 半導体装置及びその製造方法 |
-
1998
- 1998-02-10 JP JP2848598A patent/JPH11233762A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100914284B1 (ko) * | 2006-12-29 | 2009-08-27 | 주식회사 하이닉스반도체 | 반도체 소자의 듀얼 폴리게이트 및 그 형성방법 |
| JP2009295802A (ja) * | 2008-06-05 | 2009-12-17 | Seiko Epson Corp | 半導体装置及びその製造方法 |
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