JPH11234112A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH11234112A JPH11234112A JP10029761A JP2976198A JPH11234112A JP H11234112 A JPH11234112 A JP H11234112A JP 10029761 A JP10029761 A JP 10029761A JP 2976198 A JP2976198 A JP 2976198A JP H11234112 A JPH11234112 A JP H11234112A
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- JP
- Japan
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- circuit
- capacitor
- buffer
- terminals
- current
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- 239000004065 semiconductor Substances 0.000 title claims description 16
- 239000003990 capacitor Substances 0.000 abstract description 21
- 238000007599 discharging Methods 0.000 abstract description 6
- 230000003071 parasitic effect Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 5
- 239000013078 crystal Substances 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 出力回路と同一の電源で動作する内部回路の
動作をより安定させることができる半導体集積回路を提
供する。 【解決手段】 バッファ（出力回路）８と同じ電源によ
り動作する内部回路１０を有する半導体集積回路におい
て、その端子にコンデンサＣを接続することによって、
電源に対して出力回路８とコンデンサＣとが直に並列に
接続される端子ＰＤ、ＰＧを設ける。
動作をより安定させることができる半導体集積回路を提
供する。 【解決手段】 バッファ（出力回路）８と同じ電源によ
り動作する内部回路１０を有する半導体集積回路におい
て、その端子にコンデンサＣを接続することによって、
電源に対して出力回路８とコンデンサＣとが直に並列に
接続される端子ＰＤ、ＰＧを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、出力回路と同じ電
源により動作する内部回路を有する半導体集積回路に関
するものである。
源により動作する内部回路を有する半導体集積回路に関
するものである。
【０００２】
【従来の技術】図６は従来の半導体集積回路の一回路構
成を示している。同図において、内部回路１０及び出力
回路２０は共通の電源から供給される電源電圧ＶDDで動
作する。出力回路２０は、ＣＭＯＳインバータ回路であ
って、ＰチャネルのＭＯＳ型ＦＥＴ２１とＮチャネルの
ＭＯＳ型ＦＥＴ２２（以下、ＭＯＳ型ＦＥＴを単に「ト
ランジスタ」と呼ぶ）とで構成されており、入力側ＩＮ
にＰチャネルのトランジスタ２１とＮチャネルのトラン
ジスタ２２とのゲート同士が接続されており、また、Ｐ
チャネルのトランジスタ２１のソースは電源電圧ＶDDに
接続される端子Ｄに接続されており、また、Ｎチャネル
のトランジスタ２２のソースはグランドＧＮＤに接続さ
れる端子Ｇに接続されており、また、Ｐチャネルのトラ
ンジスタ２１とＮチャネルのトランジスタ２２とのドレ
イン同士が接続されており、この接続点に出力端子ＯＵ
Ｔが接続されている。
成を示している。同図において、内部回路１０及び出力
回路２０は共通の電源から供給される電源電圧ＶDDで動
作する。出力回路２０は、ＣＭＯＳインバータ回路であ
って、ＰチャネルのＭＯＳ型ＦＥＴ２１とＮチャネルの
ＭＯＳ型ＦＥＴ２２（以下、ＭＯＳ型ＦＥＴを単に「ト
ランジスタ」と呼ぶ）とで構成されており、入力側ＩＮ
にＰチャネルのトランジスタ２１とＮチャネルのトラン
ジスタ２２とのゲート同士が接続されており、また、Ｐ
チャネルのトランジスタ２１のソースは電源電圧ＶDDに
接続される端子Ｄに接続されており、また、Ｎチャネル
のトランジスタ２２のソースはグランドＧＮＤに接続さ
れる端子Ｇに接続されており、また、Ｐチャネルのトラ
ンジスタ２１とＮチャネルのトランジスタ２２とのドレ
イン同士が接続されており、この接続点に出力端子ＯＵ
Ｔが接続されている。
【０００３】以上の構成により、入力側ＩＮの電位がロ
ーレベルとなった場合、Ｐチャネルのトランジスタ２１
がＯＮ、Ｎチャネルのトランジスタ２２がＯＦＦとな
り、出力端子ＯＵＴの電位はハイレベル（電源電圧
ＶDD）となる。一方、入力側ＩＮの電位がハイレベルと
なった場合、Ｐチャネルのトランジスタ２１がＯＦＦ、
Ｎチャネルのトランジスタ２２がＯＮとなり、出力端子
ＯＵＴの電位はローレベル（グランドレベル）となる。
ーレベルとなった場合、Ｐチャネルのトランジスタ２１
がＯＮ、Ｎチャネルのトランジスタ２２がＯＦＦとな
り、出力端子ＯＵＴの電位はハイレベル（電源電圧
ＶDD）となる。一方、入力側ＩＮの電位がハイレベルと
なった場合、Ｐチャネルのトランジスタ２１がＯＦＦ、
Ｎチャネルのトランジスタ２２がＯＮとなり、出力端子
ＯＵＴの電位はローレベル（グランドレベル）となる。
【０００４】
【発明が解決しようとする課題】ここで、上記従来の半
導体集積回路において、図６に示すように、出力端子Ｏ
ＵＴに容量性の負荷１００が接続された場合について考
えてみる。出力回路２０の入力側ＩＮの電位がハイレベ
ルからローレベルに切り換わった際には、電源電圧ＶDD
からＰチャネルのトランジスタ２１を介して負荷容量Ｃ
Kを充電する電流が流れる。一方、出力回路２０の入力
側ＩＮの電位がローレベルからハイレベルに切り換わっ
た際には、Ｎチャネルのトランジスタ２２を介してグラ
ンドＧＮＤに負荷容量ＣKを放電する電流が流れる。
導体集積回路において、図６に示すように、出力端子Ｏ
ＵＴに容量性の負荷１００が接続された場合について考
えてみる。出力回路２０の入力側ＩＮの電位がハイレベ
ルからローレベルに切り換わった際には、電源電圧ＶDD
からＰチャネルのトランジスタ２１を介して負荷容量Ｃ
Kを充電する電流が流れる。一方、出力回路２０の入力
側ＩＮの電位がローレベルからハイレベルに切り換わっ
た際には、Ｎチャネルのトランジスタ２２を介してグラ
ンドＧＮＤに負荷容量ＣKを放電する電流が流れる。
【０００５】そして、図６に示すように、電源電圧ＶDD
から内部回路１０と出力回路２０への分岐点Ａまでの電
源ライン、及び、内部回路１０と出力回路２０との合流
点ＢからグランドＧＮＤまでの電源ラインには、それぞ
れ抵抗ＲD、ＲGが小さな値ながらも必ず寄生する。
から内部回路１０と出力回路２０への分岐点Ａまでの電
源ライン、及び、内部回路１０と出力回路２０との合流
点ＢからグランドＧＮＤまでの電源ラインには、それぞ
れ抵抗ＲD、ＲGが小さな値ながらも必ず寄生する。
【０００６】以上の内容から、出力回路２０の入力側Ｉ
Ｎの電位が切り換わる際には、抵抗ＲD、ＲGに電流が流
れ、内部回路１０の動作電圧が変動してしまい、内部回
路１０の動作が不安定になることがあるという問題があ
った。
Ｎの電位が切り換わる際には、抵抗ＲD、ＲGに電流が流
れ、内部回路１０の動作電圧が変動してしまい、内部回
路１０の動作が不安定になることがあるという問題があ
った。
【０００７】尚、出力端子ＯＵＴに多くの容量性の負荷
が並列に接続されるなどして、出力端子ＯＵＴに接続さ
れる負荷容量の値が大きくなるほど、また、Ｐチャネル
のトランジスタ２１またはＮチャネルのトランジスタ２
２の電流能力が高くなるほど、負荷容量を充放電する電
流が大きくなり、この問題は顕著なものとなる。また、
多くの出力回路が同時に変化する場合も同様である。
が並列に接続されるなどして、出力端子ＯＵＴに接続さ
れる負荷容量の値が大きくなるほど、また、Ｐチャネル
のトランジスタ２１またはＮチャネルのトランジスタ２
２の電流能力が高くなるほど、負荷容量を充放電する電
流が大きくなり、この問題は顕著なものとなる。また、
多くの出力回路が同時に変化する場合も同様である。
【０００８】そこで、本発明は、出力回路と同一の電源
で動作する内部回路の動作をより安定させることができ
る半導体集積回路を提供することを目的とする。
で動作する内部回路の動作をより安定させることができ
る半導体集積回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体集積回路では、共通の電源端子を介
して電源が供給される出力回路と内部回路とを有する半
導体集積回路において、前記出力回路に近い側に電源の
インピーダンスを低下させるための素子を接続するため
の端子を設けている。
め、本発明の半導体集積回路では、共通の電源端子を介
して電源が供給される出力回路と内部回路とを有する半
導体集積回路において、前記出力回路に近い側に電源の
インピーダンスを低下させるための素子を接続するため
の端子を設けている。
【００１０】以上の構成において、新たに設けた端子に
容量素子を接続すれば、容量性の負荷が接続された場
合、負荷容量を充放電する電流は上記容量素子からも供
給されるようになり、電源端子側から供給される充放電
電流が減少する。これにより、出力回路が動作したとき
の電源電圧の変動による内部回路への影響が低減され
る。
容量素子を接続すれば、容量性の負荷が接続された場
合、負荷容量を充放電する電流は上記容量素子からも供
給されるようになり、電源端子側から供給される充放電
電流が減少する。これにより、出力回路が動作したとき
の電源電圧の変動による内部回路への影響が低減され
る。
【００１１】
【発明の実施の形態】以下に、本発明の実施形態を図面
を参照しながら説明する。多くの出力回路が同期して動
作することにより、瞬間的に大電流が流れることが多い
クロックジェネレータの場合について説明する。図１は
本発明の半導体集積回路の一実施形態であるクロックジ
ェネレータのブロック図である。位相比較器３、ローパ
スフィルタ４、及び、電圧制御発振器５によりＰＬＬ
（位相同期ループ）が形成されている。水晶発振器１か
らのクロックが分周期２により１／Ｎ倍に分周されて位
相比較器３に入力される。また、電圧制御発振器５の出
力は分周期６により１／Ｍ倍に分周されて位相比較器３
に入力されるとともに、電圧制御発振器５の出力は分周
期７により１／Ｐに分周されて、バッファ（出力回路）
８に入力される。以上の構成により、水晶発振器１の発
振周波数をｆXとすると、クロックジェネレータの出力
周波数ｆOUTは、ｆOUT＝ｆX×Ｍ／Ｎ×１／Ｐとなる。
を参照しながら説明する。多くの出力回路が同期して動
作することにより、瞬間的に大電流が流れることが多い
クロックジェネレータの場合について説明する。図１は
本発明の半導体集積回路の一実施形態であるクロックジ
ェネレータのブロック図である。位相比較器３、ローパ
スフィルタ４、及び、電圧制御発振器５によりＰＬＬ
（位相同期ループ）が形成されている。水晶発振器１か
らのクロックが分周期２により１／Ｎ倍に分周されて位
相比較器３に入力される。また、電圧制御発振器５の出
力は分周期６により１／Ｍ倍に分周されて位相比較器３
に入力されるとともに、電圧制御発振器５の出力は分周
期７により１／Ｐに分周されて、バッファ（出力回路）
８に入力される。以上の構成により、水晶発振器１の発
振周波数をｆXとすると、クロックジェネレータの出力
周波数ｆOUTは、ｆOUT＝ｆX×Ｍ／Ｎ×１／Ｐとなる。
【００１２】そして、図２に示すように、バッファ８は
従来技術として挙げた半導体集積回路における出力回路
２０と同一の構成であるが、それらの端子間に所定の素
子を接続することによって、電源に対してバッファ８と
所定の素子とが直に並列に接続される端子ＰＤ、ＰＧを
設けている。尚、本実施形態のクロックジェネレータで
は、水晶発振器１、位相比較器３、ローパスフィルタ
４、及び、電圧制御発振器５が出力回路であるバッファ
８と同一の電源により動作する内部回路１０に相当す
る。
従来技術として挙げた半導体集積回路における出力回路
２０と同一の構成であるが、それらの端子間に所定の素
子を接続することによって、電源に対してバッファ８と
所定の素子とが直に並列に接続される端子ＰＤ、ＰＧを
設けている。尚、本実施形態のクロックジェネレータで
は、水晶発振器１、位相比較器３、ローパスフィルタ
４、及び、電圧制御発振器５が出力回路であるバッファ
８と同一の電源により動作する内部回路１０に相当す
る。
【００１３】さて、図２に示すように、端子ＰＤと端子
ＰＧとの間にコンデンサＣを接続するとともに、出力端
子ＯＵＴに容量性の負荷１００が接続された場合につい
て考えてみる。尚、コンデンサＣは外付けであって、負
荷容量ＣKは負荷内に寄生したものであるとして、コン
デンサＣの容量値は負荷容量ＣKの値よりも十分大きく
なっており、また、コンデンサＣは電源電圧ＶDDにより
予め充電されているものとする。
ＰＧとの間にコンデンサＣを接続するとともに、出力端
子ＯＵＴに容量性の負荷１００が接続された場合につい
て考えてみる。尚、コンデンサＣは外付けであって、負
荷容量ＣKは負荷内に寄生したものであるとして、コン
デンサＣの容量値は負荷容量ＣKの値よりも十分大きく
なっており、また、コンデンサＣは電源電圧ＶDDにより
予め充電されているものとする。
【００１４】バッファ８の入力側ＩＮがハイレベルから
ローレベルになると、負荷容量ＣKを充電する充電電流
が流れるが、この充電電流は端子ＰＤ側からコンデンサ
Ｃに蓄積された電荷が放電することによっても供給さ
れ、端子Ｄ側から供給する電流が減少する。また、バッ
ファ８の入力側ＩＮがローレベルからハイレベルになる
と、負荷容量ＣKを放電する放電電流が流れるが、この
放電電流は端子ＰＧを介してコンデンサＣを充電する電
流として流れ、端子Ｇ側に流れ込む電流が減少する。
ローレベルになると、負荷容量ＣKを充電する充電電流
が流れるが、この充電電流は端子ＰＤ側からコンデンサ
Ｃに蓄積された電荷が放電することによっても供給さ
れ、端子Ｄ側から供給する電流が減少する。また、バッ
ファ８の入力側ＩＮがローレベルからハイレベルになる
と、負荷容量ＣKを放電する放電電流が流れるが、この
放電電流は端子ＰＧを介してコンデンサＣを充電する電
流として流れ、端子Ｇ側に流れ込む電流が減少する。
【００１５】以上のように、負荷容量を充放電する電流
が端子ＰＤ及びＰＧを介してコンデンサＣによって吸収
され、端子Ｄ及びＧを介して電源から供給される電流が
減少するので、内部回路１０の動作電圧の変動が抑制さ
れる。したがって、容量性の負荷１００が接続された際
における内部回路１０の動作はより安定したものとな
り、本実施形態のクロックジェネレータによれば、安定
したクロックを得ることができる。
が端子ＰＤ及びＰＧを介してコンデンサＣによって吸収
され、端子Ｄ及びＧを介して電源から供給される電流が
減少するので、内部回路１０の動作電圧の変動が抑制さ
れる。したがって、容量性の負荷１００が接続された際
における内部回路１０の動作はより安定したものとな
り、本実施形態のクロックジェネレータによれば、安定
したクロックを得ることができる。
【００１６】そして、図３に示すように、バッファ８と
電源との間、すなわち、バッファ８とコンデンサＣとの
接続点ＳD、ＳGと点Ａ、Ｂとのそれぞれの間に意図的に
インダクタンスＬを設けるようにしてもよい。このよう
にすれば、インダクタンスは高周波成分に対しては高い
抵抗値を示すことから、負荷容量ＣKを充放電する電流
の高周波成分についてはより確実にコンデンサＣによっ
て吸収され、内部回路の動作はより一層安定する。
電源との間、すなわち、バッファ８とコンデンサＣとの
接続点ＳD、ＳGと点Ａ、Ｂとのそれぞれの間に意図的に
インダクタンスＬを設けるようにしてもよい。このよう
にすれば、インダクタンスは高周波成分に対しては高い
抵抗値を示すことから、負荷容量ＣKを充放電する電流
の高周波成分についてはより確実にコンデンサＣによっ
て吸収され、内部回路の動作はより一層安定する。
【００１７】次に、図４にＩＣチップの構造及びＩＣチ
ップをパッケージに封止するときの構造を示す。同図に
おいて、ｄは電源電圧ＶDDに接続されるピンＤに導通す
るパッドであり、ｇはグランドＧＮＤに接続されるピン
Ｇに導通するパッドであり、また、ｐｄ、ｐｇはそれら
のピン間にコンデンサＣが接続されるピンＰＤ、ＰＧに
それぞれ導通するとともに、バッファ８に電源を供給す
るパッドである。そして、パッドｄとパッドｐｄとの
間、及び、パッドｇとパッドｐｇとの間は、例えばアル
ミ配線を細くするとともに、ジグザグに引き回すなどし
て距離をかせぐことによって、インダクタンスを大きく
している。
ップをパッケージに封止するときの構造を示す。同図に
おいて、ｄは電源電圧ＶDDに接続されるピンＤに導通す
るパッドであり、ｇはグランドＧＮＤに接続されるピン
Ｇに導通するパッドであり、また、ｐｄ、ｐｇはそれら
のピン間にコンデンサＣが接続されるピンＰＤ、ＰＧに
それぞれ導通するとともに、バッファ８に電源を供給す
るパッドである。そして、パッドｄとパッドｐｄとの
間、及び、パッドｇとパッドｐｇとの間は、例えばアル
ミ配線を細くするとともに、ジグザグに引き回すなどし
て距離をかせぐことによって、インダクタンスを大きく
している。
【００１８】ここで、パッドとピンとをワイヤボンディ
ングで導通させる場合、通常１つのピンに２本のワイヤ
を張ることができるので、図５に示すような構造にして
もよい。同図において、ｐｄ１、ｐｇ１はパッドｄ、ｇ
に配線間のインダクタンスが大きくなるようにそれぞれ
接続されたパッドであり、また、ｐｄ２、ｐｇ２はバッ
ファ８に電源を供給するパッドであり、パッドｐｄ１と
パッドｐｄ２とをピンＰＤに、パッドｐｇ１とパッドｐ
ｇ２とをピンＰＧに、それぞれワイヤボンディングして
いる。
ングで導通させる場合、通常１つのピンに２本のワイヤ
を張ることができるので、図５に示すような構造にして
もよい。同図において、ｐｄ１、ｐｇ１はパッドｄ、ｇ
に配線間のインダクタンスが大きくなるようにそれぞれ
接続されたパッドであり、また、ｐｄ２、ｐｇ２はバッ
ファ８に電源を供給するパッドであり、パッドｐｄ１と
パッドｐｄ２とをピンＰＤに、パッドｐｇ１とパッドｐ
ｇ２とをピンＰＧに、それぞれワイヤボンディングして
いる。
【００１９】このようにすれば、パッドとピンとを導通
させるワイヤにもインダクタンスが存在することを考え
ると、図４に示したパッドとピンとの関係でワイヤボン
ディングするよりも、バッファ８と電源との間のインダ
クタンスに対して、バッファ８とコンデンサＣとの間の
インダクタンスをより小さくすることができ、さらに効
果的である。
させるワイヤにもインダクタンスが存在することを考え
ると、図４に示したパッドとピンとの関係でワイヤボン
ディングするよりも、バッファ８と電源との間のインダ
クタンスに対して、バッファ８とコンデンサＣとの間の
インダクタンスをより小さくすることができ、さらに効
果的である。
【００２０】また、ピンＰＤとピンＰＧとの間にコンデ
ンサＣが外付けされるわけであるが、この外付けの配線
に寄生するインダクタンスが大きくなってしまうと、電
源とバッファ８との間に設けたインダクタンスＬが無駄
になってしまうので、コンデンサＣとの配線長ができる
だけ小さくなる（バッファ８とコンデンサＣとの間のイ
ンダクタンスが小さくなる）ように、ピンＰＤとピンＰ
Ｇとを配置することが望ましい。従って、コンデンサＣ
をパッケージ内に封止して、パッドとコンデンサＣとを
直接ワイヤボンディングするようにしても構わない。
ンサＣが外付けされるわけであるが、この外付けの配線
に寄生するインダクタンスが大きくなってしまうと、電
源とバッファ８との間に設けたインダクタンスＬが無駄
になってしまうので、コンデンサＣとの配線長ができる
だけ小さくなる（バッファ８とコンデンサＣとの間のイ
ンダクタンスが小さくなる）ように、ピンＰＤとピンＰ
Ｇとを配置することが望ましい。従って、コンデンサＣ
をパッケージ内に封止して、パッドとコンデンサＣとを
直接ワイヤボンディングするようにしても構わない。
【００２１】尚、本発明は上記実施形態に限定されるも
のではなく、出力回路と同一の電源により動作する内部
回路を有するものであれば、様々な機能の半導体集積回
路に適用され得る。
のではなく、出力回路と同一の電源により動作する内部
回路を有するものであれば、様々な機能の半導体集積回
路に適用され得る。
【００２２】
【発明の効果】以上説明したように、本発明の半導体集
積回路によれば、出力回路に瞬間的に大電流が流れた場
合における内部回路の動作電圧の変動が抑制されるの
で、出力回路と同一の電源により動作する内部回路の動
作をより安定させることができる。
積回路によれば、出力回路に瞬間的に大電流が流れた場
合における内部回路の動作電圧の変動が抑制されるの
で、出力回路と同一の電源により動作する内部回路の動
作をより安定させることができる。
【図１】 本発明の一実施形態であるクロックジェネレ
ータのブロック図である。
ータのブロック図である。
【図２】 バッファ周辺の構成を示す図である。
【図３】 バッファ周辺の構成を示す図である。
【図４】 本発明の半導体集積回路のチップ上面図であ
る。
る。
【図５】 本発明の半導体集積回路のチップ上面図であ
る。
る。
【図６】 従来の半導体集積回路の一回路構成を示す図
である。
である。
１ 水晶発振器 ２ 分周期（１／Ｎ倍） ３ 位相比較器 ４ ローパスフィルタ ５ 電圧制御発振器 ６ 分周期（１／Ｍ倍） ７ 分周期（１／Ｐ倍） ８ バッファ １０ 内部回路 ２０ 出力回路 ２１ ＰチャネルのＭＯＳ型ＦＥＴ ２２ ＮチャネルのＭＯＳ型ＦＥＴ １００ 容量性の負荷 Ｃ コンデンサ ＣK 負荷容量 ＲD、ＲG 寄生抵抗 Ｌ インダクタンス
Claims (1)
- 【請求項１】 共通の電源端子を介して電源が供給され
る出力回路と内部回路とを有する半導体集積回路におい
て、前記出力回路に近い側に電源のインピーダンスを低
下させるための素子を接続するための端子を設けたこと
を特徴とする半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02976198A JP3693481B2 (ja) | 1998-02-12 | 1998-02-12 | 半導体集積回路 |
| US09/225,496 US6140865A (en) | 1998-02-12 | 1999-01-06 | Semiconductor integrated circuit device with a stable operating internal circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02976198A JP3693481B2 (ja) | 1998-02-12 | 1998-02-12 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11234112A true JPH11234112A (ja) | 1999-08-27 |
| JP3693481B2 JP3693481B2 (ja) | 2005-09-07 |
Family
ID=12285060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02976198A Expired - Fee Related JP3693481B2 (ja) | 1998-02-12 | 1998-02-12 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6140865A (ja) |
| JP (1) | JP3693481B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19855445C1 (de) * | 1998-12-01 | 2000-02-24 | Siemens Ag | Vorrichtung zur Verringerung der elektromagnetischen Emission bei integrierten Schaltungen mit Treiberstufen |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4783603A (en) * | 1987-01-08 | 1988-11-08 | Cypress Semiconductor Corporation | TTL to MOS converter with power supply noise rejection |
| US5315187A (en) * | 1992-08-05 | 1994-05-24 | Acer Incorporated | Self-controlled output stage with low power bouncing |
| US5444402A (en) * | 1993-01-29 | 1995-08-22 | Advanced Micro Devices | Variable strength clock signal driver and method of manufacturing the same |
-
1998
- 1998-02-12 JP JP02976198A patent/JP3693481B2/ja not_active Expired - Fee Related
-
1999
- 1999-01-06 US US09/225,496 patent/US6140865A/en not_active Expired - Fee Related
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