JPH1123666A - ジッター発生回路 - Google Patents
ジッター発生回路Info
- Publication number
- JPH1123666A JPH1123666A JP9178619A JP17861997A JPH1123666A JP H1123666 A JPH1123666 A JP H1123666A JP 9178619 A JP9178619 A JP 9178619A JP 17861997 A JP17861997 A JP 17861997A JP H1123666 A JPH1123666 A JP H1123666A
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- Japan
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- signal
- jitter
- clock signal
- clock
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- Testing Electric Properties And Detecting Electric Faults (AREA)
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Abstract
(57)【要約】
【課題】クロック信号に応答して作動するシステムやＩ
Ｃへジッターを有するクロック信号を発生するジッター
発生回路に関し、クロック信号に応答して作動するシス
テムやＩＣの耐ジッター量を測定する、または許容ジッ
ター規格を検査する場合に不可欠なジッターを有するク
ロック信号の発生を容易に実現すること。 【解決手段】入力されたクロック信号を信号遅延手段と
クロック分周手段で受けそれぞれの出力信号の駆動能力
を電流制御手段により調整し、その接続信号を論理ゲー
トへ入力するように構成する。 【効果】クロック信号に応答して作動するシステムやＩ
Ｃへジッターを有したクロック信号を容易に入力するこ
とができ、システムやＩＣの耐ジッター量の測定、及び
検査を簡単かつ低コストで行うことが可能となる。
Ｃへジッターを有するクロック信号を発生するジッター
発生回路に関し、クロック信号に応答して作動するシス
テムやＩＣの耐ジッター量を測定する、または許容ジッ
ター規格を検査する場合に不可欠なジッターを有するク
ロック信号の発生を容易に実現すること。 【解決手段】入力されたクロック信号を信号遅延手段と
クロック分周手段で受けそれぞれの出力信号の駆動能力
を電流制御手段により調整し、その接続信号を論理ゲー
トへ入力するように構成する。 【効果】クロック信号に応答して作動するシステムやＩ
Ｃへジッターを有したクロック信号を容易に入力するこ
とができ、システムやＩＣの耐ジッター量の測定、及び
検査を簡単かつ低コストで行うことが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック信号に応
答して作動するシステムやＩＣへジッターを有するクロ
ック信号を発生するジッター発生回路に関する。
答して作動するシステムやＩＣへジッターを有するクロ
ック信号を発生するジッター発生回路に関する。
【０００２】
【従来の技術】一般に、クロック信号に応答して作動す
るシステムやＩＣへ入力する前記クロック信号には、前
記システムやＩＣの動作保証のため、前記クロック信号
に対し、許容ジッター値が規定されている。ジッターと
は、クロック信号の本来のデューティにおける変化点に
対する変化点のずれを言う。低周波クロック信号で作動
するシステムの場合は、特に許容ジッター値の規定を行
っていないものが大半を占めているが、マイクロプロセ
ッサに代表される高周波クロック信号で作動するシステ
ムやＩＣの場合、許容ジッター値の規定は動作保証のた
め不可欠である。
るシステムやＩＣへ入力する前記クロック信号には、前
記システムやＩＣの動作保証のため、前記クロック信号
に対し、許容ジッター値が規定されている。ジッターと
は、クロック信号の本来のデューティにおける変化点に
対する変化点のずれを言う。低周波クロック信号で作動
するシステムの場合は、特に許容ジッター値の規定を行
っていないものが大半を占めているが、マイクロプロセ
ッサに代表される高周波クロック信号で作動するシステ
ムやＩＣの場合、許容ジッター値の規定は動作保証のた
め不可欠である。
【０００３】システムやＩＣの入力クロック信号に対す
る許容ジッター値の規定は、前記システムやＩＣが耐え
うるジッター量（以後「耐ジッター量」と呼ぶ）で決定
される。従って、前記システムやＩＣの耐ジッター量の
測定を行わなければならず、その測定に不可欠なジッタ
ーを有するクロック信号の生成には専用発生器を用いた
り、専用回路を構成し実現していた。また、許容ジッタ
ー規格を有するシステムやＩＣの検査には、検査用治具
に外付けの専用回路が必要となっていた。しかし、専用
発生器は高額のためコストの増大を招き、専用回路もま
た構成が複雑のため工数及びコストの増大を招いてい
た。
る許容ジッター値の規定は、前記システムやＩＣが耐え
うるジッター量（以後「耐ジッター量」と呼ぶ）で決定
される。従って、前記システムやＩＣの耐ジッター量の
測定を行わなければならず、その測定に不可欠なジッタ
ーを有するクロック信号の生成には専用発生器を用いた
り、専用回路を構成し実現していた。また、許容ジッタ
ー規格を有するシステムやＩＣの検査には、検査用治具
に外付けの専用回路が必要となっていた。しかし、専用
発生器は高額のためコストの増大を招き、専用回路もま
た構成が複雑のため工数及びコストの増大を招いてい
た。
【０００４】
【発明が解決しようとする課題】本発明の目的は、クロ
ック信号に応答して作動するシステムやＩＣの耐ジッタ
ー量を測定する場合、または許容ジッター規格を検査す
る場合に不可欠なジッターを有するクロック信号の発生
を容易に実現することにある。
ック信号に応答して作動するシステムやＩＣの耐ジッタ
ー量を測定する場合、または許容ジッター規格を検査す
る場合に不可欠なジッターを有するクロック信号の発生
を容易に実現することにある。
【０００５】
【課題を解決するための手段】クロック信号に応答して
作動するシステムやＩＣへクロック信号を発生するクロ
ック発生回路において、発振器から出力されたクロック
信号を入力とする信号遅延手段と、同じく前記クロック
信号を入力とするクロック分周手段と、前記信号遅延手
段の出力に少なくとも１つ直列接続された第１の電流制
御手段と、前記クロック分周手段の出力に少なくとも１
つ直列接続された第２の電流制御手段と、前記第１及び
第２の電流制御手段出力を接続した信号を入力とし、シ
ステムやＩＣへ供給するクロック信号を出力とする論理
ゲートとを具備することによって達成される。
作動するシステムやＩＣへクロック信号を発生するクロ
ック発生回路において、発振器から出力されたクロック
信号を入力とする信号遅延手段と、同じく前記クロック
信号を入力とするクロック分周手段と、前記信号遅延手
段の出力に少なくとも１つ直列接続された第１の電流制
御手段と、前記クロック分周手段の出力に少なくとも１
つ直列接続された第２の電流制御手段と、前記第１及び
第２の電流制御手段出力を接続した信号を入力とし、シ
ステムやＩＣへ供給するクロック信号を出力とする論理
ゲートとを具備することによって達成される。
【０００６】
【発明の実施の形態】以下、本発明について実施例に基
づいて詳細に説明する。
づいて詳細に説明する。
【０００７】図１は本発明のジッター発生回路のブロッ
ク図を示している。図１において１は発振器等から出力
されたクロック信号が入力される入力端子、２は前記入
力端子１より入力されたクロック信号に遅延を付加する
信号遅延手段、３は前記入力端子１より入力されたクロ
ック信号を分周するクロック分周手段、４は前記信号遅
延手段２から出力された信号の駆動能力を決定する第１
の電流制御手段、５は前記クロック分周手段３から出力
された信号の駆動能力を決定する第２の電流制御手段、
６は前記第１の電流制御手段４の出力と前記第２の電流
制御手段の出力の接続信号を入力とする論理ゲート、７
は前記論理ゲート６の出力信号をクロック信号に応答し
て作動するシステムやＩＣ等へ伝える出力端子である。
ク図を示している。図１において１は発振器等から出力
されたクロック信号が入力される入力端子、２は前記入
力端子１より入力されたクロック信号に遅延を付加する
信号遅延手段、３は前記入力端子１より入力されたクロ
ック信号を分周するクロック分周手段、４は前記信号遅
延手段２から出力された信号の駆動能力を決定する第１
の電流制御手段、５は前記クロック分周手段３から出力
された信号の駆動能力を決定する第２の電流制御手段、
６は前記第１の電流制御手段４の出力と前記第２の電流
制御手段の出力の接続信号を入力とする論理ゲート、７
は前記論理ゲート６の出力信号をクロック信号に応答し
て作動するシステムやＩＣ等へ伝える出力端子である。
【０００８】図２、図３は本発明のジッター発生回路の
一例を示している。図２、図３において図１と対応する
部分には同じ符号を記す。図２において８は前記信号遅
延手段２中に並列に複数設けられた遅延信号線のうち、
第１の遅延信号線に遅延素子として挿入されたバッファ
回路、９、１０は第２の遅延信号線に遅延素子として挿
入されたバッファ回路、１１は前記第１の遅延信号線、
または前記第２の遅延信号線を任意選択するための切り
替えスイッチ、１２は前記クロック分周手段３中に並列
に複数設けられた分周回路のうち、第１の分周回路（１
／２分周）を構成するフリップフロップ回路、１３、１
４は第２の分周回路（１／４分周）を構成するフリップ
フロップ回路、１５は前記第１の分周回路の出力、また
は前記第２の分周回路の出力を任意選択するための切り
替えスイッチ、１６は前記切り替えスイッチ１１により
選択された遅延信号の駆動能力を決定する電流制御用の
可変抵抗、１７は前記切り替えスイッチ１５により選択
された分周回路出力信号の駆動能力を決定する電流制御
用の可変抵抗、１８は前記可変抵抗１６の出力と前記可
変抵抗１７の出力の接続信号を入力とするバッファ回路
である。また、図３において１９は前記信号遅延手段２
中に並列に複数設けられた遅延信号線のうち、第１の遅
延信号線に遅延素子として挿入された配線抵抗、２０は
前記第１の遅延信号線に遅延素子として挿入された配線
容量、２１、２２は第２の遅延信号線に遅延素子として
挿入された配線抵抗、２３、２４は第２の遅延信号線に
遅延素子として挿入された配線容量である。
一例を示している。図２、図３において図１と対応する
部分には同じ符号を記す。図２において８は前記信号遅
延手段２中に並列に複数設けられた遅延信号線のうち、
第１の遅延信号線に遅延素子として挿入されたバッファ
回路、９、１０は第２の遅延信号線に遅延素子として挿
入されたバッファ回路、１１は前記第１の遅延信号線、
または前記第２の遅延信号線を任意選択するための切り
替えスイッチ、１２は前記クロック分周手段３中に並列
に複数設けられた分周回路のうち、第１の分周回路（１
／２分周）を構成するフリップフロップ回路、１３、１
４は第２の分周回路（１／４分周）を構成するフリップ
フロップ回路、１５は前記第１の分周回路の出力、また
は前記第２の分周回路の出力を任意選択するための切り
替えスイッチ、１６は前記切り替えスイッチ１１により
選択された遅延信号の駆動能力を決定する電流制御用の
可変抵抗、１７は前記切り替えスイッチ１５により選択
された分周回路出力信号の駆動能力を決定する電流制御
用の可変抵抗、１８は前記可変抵抗１６の出力と前記可
変抵抗１７の出力の接続信号を入力とするバッファ回路
である。また、図３において１９は前記信号遅延手段２
中に並列に複数設けられた遅延信号線のうち、第１の遅
延信号線に遅延素子として挿入された配線抵抗、２０は
前記第１の遅延信号線に遅延素子として挿入された配線
容量、２１、２２は第２の遅延信号線に遅延素子として
挿入された配線抵抗、２３、２４は第２の遅延信号線に
遅延素子として挿入された配線容量である。
【０００９】図４は本発明のジッター発生回路をＩＣ内
部に設けた場合の一例を示す図である。図１〜図３と対
応する部分には同じ符号を記す。図４において２５はＩ
Ｃに設けられたクロック信号入力端子、２６、２７は前
記入力端子２５の一般的な静電気保護素子、２８は
「Ｌ」レベルでテストモードとなるテストモード切り替
え信号、２９は前記テストモード切り替え信号２８によ
って制御されるセレクタ、３０は本発明のジッター発生
回路、３１はＩＣ内部のクロック信号に応答して作動す
る内部回路である。
部に設けた場合の一例を示す図である。図１〜図３と対
応する部分には同じ符号を記す。図４において２５はＩ
Ｃに設けられたクロック信号入力端子、２６、２７は前
記入力端子２５の一般的な静電気保護素子、２８は
「Ｌ」レベルでテストモードとなるテストモード切り替
え信号、２９は前記テストモード切り替え信号２８によ
って制御されるセレクタ、３０は本発明のジッター発生
回路、３１はＩＣ内部のクロック信号に応答して作動す
る内部回路である。
【００１０】図５は図２における入出力例である。３２
は前記入力端子１より入力されたクロック信号波形、３
３は前記バッファ回路８の出力信号波形、３４は前記フ
リップフロップ回路１４の出力信号波形、３５は前記バ
ッファ回路１８の入力信号波形、３６は前記出力端子７
から出力される信号波形である。
は前記入力端子１より入力されたクロック信号波形、３
３は前記バッファ回路８の出力信号波形、３４は前記フ
リップフロップ回路１４の出力信号波形、３５は前記バ
ッファ回路１８の入力信号波形、３６は前記出力端子７
から出力される信号波形である。
【００１１】次に、図２のような構成において、図５の
入出力例を参照しつつ動作を説明する。図２において、
切り替えスイッチ１１、１５はそれぞれ前記第１の遅延
信号線、前記第２の分周回路の出力を選択しているもの
とする。また可変抵抗１６、１７へは、抵抗値が（可変
抵抗１６＞可変抵抗１７）の関係になるよう任意の設定
がされているものとする。いま入力端子１に図５に示す
信号波形３２のようなクロック信号が入力されたとする
と、前記第１の遅延信号線に挿入されたバッファ回路８
の出力波形は前記バッファ回路８の素子遅延分だけ遅れ
て図５に示す信号波形３３のようになる。また、前記第
２の分周回路の出力は１／４分周されて図５に示す信号
波形３４のようになる。次に、前記可変抵抗１６の出力
と前記可変抵抗１７の出力の接続信号波形は図５に示す
信号波形３５のようになる。前記信号波形３５の変化点
の傾きの大小関係は前記可変抵抗１６、１７の抵抗値の
大小関係で決定され、本例の場合は前記第１の遅延信号
線に挿入された前記バッファ回路８の駆動能力よりも、
前記第２のフリップフロップ回路１４の駆動能力が大き
くなる（可変抵抗１６＞可変抵抗１７）ため、図示のよ
うな関係になる。従って、前記バッファ回路１８の論理
レベルを１／２ＶＤＤとすると出力端子７に出力される
信号波形は、３６のように前記クロック信号波形３２に
対してジッターを有するクロック信号が出力される。前
述のように発生させるジッターの大きさは、前記可変抵
抗１６、１７の大小関係、及び前記バッファ回路１８の
論理レベルで調整可能である。また、前記信号遅延手段
２は図３に示すように配線負荷で代用でき、前記可変抵
抗１６、１７は通常の抵抗素子で代用できることは言う
までもない。
入出力例を参照しつつ動作を説明する。図２において、
切り替えスイッチ１１、１５はそれぞれ前記第１の遅延
信号線、前記第２の分周回路の出力を選択しているもの
とする。また可変抵抗１６、１７へは、抵抗値が（可変
抵抗１６＞可変抵抗１７）の関係になるよう任意の設定
がされているものとする。いま入力端子１に図５に示す
信号波形３２のようなクロック信号が入力されたとする
と、前記第１の遅延信号線に挿入されたバッファ回路８
の出力波形は前記バッファ回路８の素子遅延分だけ遅れ
て図５に示す信号波形３３のようになる。また、前記第
２の分周回路の出力は１／４分周されて図５に示す信号
波形３４のようになる。次に、前記可変抵抗１６の出力
と前記可変抵抗１７の出力の接続信号波形は図５に示す
信号波形３５のようになる。前記信号波形３５の変化点
の傾きの大小関係は前記可変抵抗１６、１７の抵抗値の
大小関係で決定され、本例の場合は前記第１の遅延信号
線に挿入された前記バッファ回路８の駆動能力よりも、
前記第２のフリップフロップ回路１４の駆動能力が大き
くなる（可変抵抗１６＞可変抵抗１７）ため、図示のよ
うな関係になる。従って、前記バッファ回路１８の論理
レベルを１／２ＶＤＤとすると出力端子７に出力される
信号波形は、３６のように前記クロック信号波形３２に
対してジッターを有するクロック信号が出力される。前
述のように発生させるジッターの大きさは、前記可変抵
抗１６、１７の大小関係、及び前記バッファ回路１８の
論理レベルで調整可能である。また、前記信号遅延手段
２は図３に示すように配線負荷で代用でき、前記可変抵
抗１６、１７は通常の抵抗素子で代用できることは言う
までもない。
【００１２】図４に示すようにＩＣ内部に本発明のジッ
ター発生回路を内蔵し、前記テストモード切り替え信号
２８を「Ｌ」レベルにすることで、ジッターを有するク
ロック信号を内部回路へ入力すればジッター発生回路を
外付けすることなく、容易にジッターを有するクロック
信号をＩＣ内部へ入力することができる。従って、ＩＣ
の許容ジッター規格の検査を行う場合には、テストモー
ド切り替えのみで行うことができる。
ター発生回路を内蔵し、前記テストモード切り替え信号
２８を「Ｌ」レベルにすることで、ジッターを有するク
ロック信号を内部回路へ入力すればジッター発生回路を
外付けすることなく、容易にジッターを有するクロック
信号をＩＣ内部へ入力することができる。従って、ＩＣ
の許容ジッター規格の検査を行う場合には、テストモー
ド切り替えのみで行うことができる。
【００１３】以上、このような構成によれば、ジッター
発生回路を実現することができ、しかも簡単に構成する
ことができる。
発生回路を実現することができ、しかも簡単に構成する
ことができる。
【００１４】
【発明の効果】本発明によれば、クロック信号に応答し
て作動するシステムやＩＣ等へジッターを有したクロッ
ク信号を容易に入力することができ、システムやＩＣの
耐ジッター量の測定、及び検査を簡単かつ低コストで行
うことが可能となる。また、本発明の回路を応用すれ
ば、将来、自己ジッター耐量測定も実現できるだろう。
て作動するシステムやＩＣ等へジッターを有したクロッ
ク信号を容易に入力することができ、システムやＩＣの
耐ジッター量の測定、及び検査を簡単かつ低コストで行
うことが可能となる。また、本発明の回路を応用すれ
ば、将来、自己ジッター耐量測定も実現できるだろう。
【図１】本発明のジッター発生回路のブロック図であ
る。
る。
【図２】本発明のジッター発生回路の１構成例の図であ
る。
る。
【図３】本発明のジッター発生回路の１構成例の図であ
る。
る。
【図４】本発明のジッター発生回路をＩＣに内蔵した場
合の１構成例の図である。
合の１構成例の図である。
【図５】図２におけるタイムチャートである。
１ 入力端子 ２ 信号遅延手段 ３ クロック分周手段 ４ 第１の電流制御手段 ５ 第２の電流制御手段 ６ 論理ゲート ７ 出力端子 ８・９・１０・１８ バッファ回路 １１・１５ スイッチ １２・１３・１４ フリップフロップ回路 １６・１７ 可変抵抗 １９・２１・２２ 配線抵抗 ２０・２３・２４ 配線容量 ２５ ＩＣの入力端子 ２６・２７ 静電気保護素子 ２８ テストモード切り替え信号 ２９ セレクタ ３０ 本発明のジッター発生回路 ３１ ＩＣ内部回路 ３２ 入力端子１へのクロック信号波形 ３３ バッファ回路８の出力信号波形 ３４ フリップフロップ回路１４の出力信号波形 ３５ バッファ回路１８の入力信号波形 ３６ 出力端子７からの出力信号波形
Claims (6)
- 【請求項１】クロック信号に応答して作動するシステム
やＩＣへクロック信号を発生するクロック発生回路にお
いて、発振器から出力されたクロック信号を入力とする
信号遅延手段と、同じく前記クロック信号を入力とする
クロック分周手段と、前記信号遅延手段の出力に少なく
とも１つ直列接続された第１の電流制御手段と、前記ク
ロック分周手段の出力に少なくとも１つ直列接続された
第２の電流制御手段と、前記第１及び第２の電流制御手
段出力を接続した信号を入力とし、システムやＩＣへ供
給するクロック信号を出力とする論理ゲートとを具備し
たことを特徴とするジッター発生回路。 - 【請求項２】請求項１記載のジッター発生回路であっ
て、発振器から出力されたクロック信号を入力とする前
記信号遅延手段が、異なる論理ゲート遅延を有する複数
の信号線と前記信号線を選択する切り替えスイッチを具
備することにより、遅延量を任意に選択可能にしたこと
を特徴とするジッター発生回路。 - 【請求項３】請求項１記載のジッター発生回路であっ
て、発振器から出力されたクロック信号を入力とする前
記信号遅延手段が、異なる配線遅延を有する複数の信号
線と前記信号線を選択する切り替えスイッチを具備する
ことにより、遅延量を任意に選択可能にしたことを特徴
とするジッター発生回路。 - 【請求項４】請求項１記載のジッター発生回路であっ
て、発振器から出力されたクロック信号を入力とする前
記クロック分周手段が、異なる分周比を有する複数の分
周回路と前記分周回路を選択する切り替えスイッチを具
備することにより、分周比を任意に選択可能にしたこと
を特徴とするジッター発生回路。 - 【請求項５】請求項１記載のジッター発生回路であっ
て、前記第１及び第２の電流制御手段の少なくとも一方
を可変抵抗とし、許容電流値を任意に選択可能にしたこ
とを特徴とするジッター発生回路。 - 【請求項６】請求項１乃至請求項５記載のジッター発生
回路の何れかであって、前記ジッター発生回路がＩＣ内
部に存在し、テストモード切り替えにより使用可能にな
ることを特徴とするジッター発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9178619A JPH1123666A (ja) | 1997-07-03 | 1997-07-03 | ジッター発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9178619A JPH1123666A (ja) | 1997-07-03 | 1997-07-03 | ジッター発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1123666A true JPH1123666A (ja) | 1999-01-29 |
Family
ID=16051621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9178619A Withdrawn JPH1123666A (ja) | 1997-07-03 | 1997-07-03 | ジッター発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1123666A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005121827A1 (ja) * | 2004-06-09 | 2005-12-22 | Advantest Corporation | タイミング発生器および半導体試験装置 |
-
1997
- 1997-07-03 JP JP9178619A patent/JPH1123666A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005121827A1 (ja) * | 2004-06-09 | 2005-12-22 | Advantest Corporation | タイミング発生器および半導体試験装置 |
| US7665004B2 (en) | 2004-06-09 | 2010-02-16 | Advantest Corporation | Timing generator and semiconductor testing apparatus |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040907 |