JPH1123674A - Ｉｃ試験装置のタイミング発生装置 - Google Patents

Abstract

(57)【要約】 【課題】 回路規模を大きくすることなく、所定の分解
能で任意のタイミングに信号を発生できるようにする。 【解決手段】 カウンタ手段は、基準クロックをカウン
トし、複数ビットの第１のデータに対応した時間が経過
した時点でカウント信号を出力する。遅延手段は、この
カウント信号を複数ビットの第２のデータに対応した時
間だけ遅延してタイミング信号をＩＣ試験装置内の他の
機器に出力する。メモリ手段は、第１及び第２のデータ
の合計ビット数よりも少ないビット数で構成された第３
のデータを複数記憶し、その中からアドレス信号に対応
した第３のデータを出力する。選択手段は、第３のデー
タの最上位ビットに基づいて、遅延手段を用いた細かな
時間設定が必要か否かを判断し、細かな時間設定が必要
な場合には、第３のデータの一部を第２のデータとして
遅延手段に供給し、それ以外の場合には、第３のデータ
をそのまま第１のデータとしてカウンタ手段に供給す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＩＣデバイス（集
積回路）の電気的特性を検査するＩＣ試験装置のタイミ
ング発生装置に係り、特にＩＣデバイスの１ピンに対し
て複数エッジのタイミング信号を発生することのできる
ＩＣ試験装置のタイミング発生装置に関する。

【０００２】

【従来の技術】性能や品質の保証されたＩＣデバイスを
最終製品として出荷するためには、製造部門、検査部門
の各工程でＩＣデバイスの全部又は一部を抜き取り、そ
の電気的特性を検査する必要がある。ＩＣ試験装置はこ
のような電気的特性を検査する装置である。ＩＣ試験装
置は、被測定ＩＣに所定の試験用パターンデータを与
え、それによる被測定ＩＣの出力データを読み取り、被
測定ＩＣの基本的動作及び機能に問題が無いかどうかを
被測定ＩＣの出力データから不良情報を解析し、電気的
特性を検査している。ＩＣ試験装置におけるファンクシ
ョン試験は被測定ＩＣの入力端子にパターン発生手段か
ら所定の試験用パターンデータを与え、それによる被測
定ＩＣの出力データを読み取り、被測定ＩＣの基本的動
作及び機能に問題が無いかどうかを検査するものであ
る。すなわち、ファンクション試験は、アドレス、デー
タ、書込みイネーブル信号、チップセレクト信号などの
被測定ＩＣの各入力信号の入力タイミングや振幅などの
入力条件などを変化させて、その出力タイミングや出力
振幅などを試験したりするものである。

【０００３】図３は従来のＩＣ試験装置の概略構成を示
すブロック図である。ＩＣ試験装置は大別してテスタ部
５０とＩＣ取付装置７０とから構成される。テスタ部５
０は制御手段５１、ＤＣ測定手段５２、タイミング発生
手段５３、パターン発生手段５４、ピン制御手段５５、
ピンエレクトロニクス５６、フェイルメモリ５７及び入
出力切替手段５８から構成される。テスタ部５０はこの
他にも種々の構成部品を有するが、本明細書中では必要
な部分のみが示されている。制御手段５１はＩＣ試験装
置全体の制御、運用及び管理等を行うものであり、マイ
クロプロセッサ構成になっている。従って、図示してい
ないが、制御手段５１はシステムプログラムを格納する
ＲＯＭや各種データ等を格納するＲＡＭ等を有する。制
御手段５１は、ＤＣ測定手段５２、タイミング発生手段
５３、パターン発生手段５４、ピン制御手段５５及びフ
ェイルメモリ５７にテスタバス（データバス、アドレス
バス、制御バス）６９を介して接続されている。制御手
段５１は、直流試験用のデータをＤＣ測定手段５２に、
ファンクション試験開始用のタイミングデータをタイミ
ング発生手段５３に、テストパターン発生に必要なプロ
グラムや各種データ等をパターン発生手段５４に出力す
る。この他にも制御手段５１は各種のデータをテスタバ
ス６９を介してそれぞれの構成部品に出力している。ま
た、制御手段５１は、ＤＣ測定手段５２内の内部レジス
タ、フェイルメモリ５７及びピン制御手段５５内のパス
／フェイル（ＰＡＳＳ／ＦＡＩＬ）レジスタ６３Ｐから
試験結果を示すデータ（直流データやパス／フェイルデ
ータＦａｉｌ）を読み出して、それらを解析し、被測定
ＩＣ７１の良否を判定する。

【０００４】タイミング発生手段５３は、制御手段５１
からのタイミングデータを内部メモリに記憶し、それに
基づいてパターン発生手段５４、ピン制御手段５５及び
フェイルメモリ５７に高速の動作クロックＣＬＫを出力
すると共にデータの書込及び読出のタイミング信号ＰＨ
をピン制御手段５５やフェイルメモリ５７に出力する。
従って、パターン発生手段５４、ピン制御手段５５及び
フェイルメモリ５７の動作速度は、この高速動作クロッ
クＣＬＫによって決定し、被測定ＩＣ７１に対するデー
タ書込及び読出のタイミングはこのタイミング信号ＰＨ
によって決定する。フォーマッタ６０からピンエレクト
ロニクス５６に出力される試験信号Ｐ２、及びＩ／Ｏフ
ォーマッタ６１から入出力切替手段５８に出力される切
替信号Ｐ６の出力タイミングはタイミング発生手段５３
からのタイミング信号ＰＨに応じて制御される。また、
タイミング発生手段５３は、パターン発生手段５４から
のタイミング切替用制御信号ＣＨを入力し、それに基づ
いて動作周期や位相等を適宜切り替えるようになってい
る。

【０００５】パターン発生手段５４は、制御手段５１か
らのパターン作成用のデータ（マイクロプログラム又は
パターンデータ）を入力し、それに基づいたパターンデ
ータＰＤをピン制御手段５５のデータセレクタ５９に出
力する。すなわち、パターン発生手段５４はマイクロプ
ログラム方式に応じた種々の演算処理によって規則的な
試験パターンデータを出力するプログラム方式と、被測
定ＩＣに書き込まれるデータと同じデータを内部メモリ
（パターンメモリと称する）に予め書き込んでおき、そ
れを被測定ＩＣと同じアドレスで読み出すことによって
不規則（ランダム）なパターンデータ（期待値データ）
を出力するメモリストアド方式で動作する。

【０００６】ピン制御手段５５はデータセレクタ５９、
フォーマッタ６０、Ｉ／Ｏフォーマッタ６１、コンパレ
ータロジック回路６２及びパス／フェイル（ＰＡＳＳ／
ＦＡＬＩ）レジスタ６３Ｐから構成される。データセレ
クタ５９は、各種の試験信号作成データ（アドレスデー
タ・書込データ・読み書き制御信号）Ｐ１、切替信号作
成データＰ５及び期待値データＰ４を記憶したメモリで
構成されており、パターン発生手段５４からのパターン
データをアドレスとして入力し、そのアドレスに応じた
試験信号作成データＰ１及び切替信号作成データＰ５を
フォーマッタ６０及びＩ／Ｏフォーマッタ６１に、期待
値データＰ４をコンパレータロジック回路６２にそれぞ
れ出力する。フォーマッタ６０は、データセレクタ５９
からの試験信号作成データ（アドレスデータ・書込デー
タ、読み書き制御信号）Ｐ１をタイミング発生手段５３
からのタイミング信号ＰＨに同期したタイミングで加工
して所定の印加波形を作成し、それを試験信号Ｐ２とし
てピンエレクトロニクス５６のドライバ６４に出力す
る。Ｉ／Ｏフォーマッタ６１はデータセレクタ５９から
の切替信号作成データＰ５をタイミング発生手段５３か
らのタイミング信号ＰＨに同期したタイミングで加工し
て所定の印加波形を作成し、それを切替信号Ｐ６として
入出力切替手段５８に出力する。

【０００７】コンパレータロジック回路６２は、ピンエ
レクトロニクス５６のアナログコンパレータ６５からの
出力Ｐ３と、データセレクタ５９からの期待値データＰ
４とをタイミング発生手段５３からのタイミングで比較
判定し、その判定結果を示すパス／フェイルデータＦａ
ｉｌをパス／フェイルレジスタ６３Ｐ及びフェイルメモ
リ５７に出力する。パス／フェイルレジスタ６３Ｐは、
ファンクション試験においてコンパレータロジック回路
６２によってフェイル（ＦＡＩＬ）と判定されたかどう
かを記憶するレジスタである。ピンエレクトロニクス５
６は、複数のドライバ６４及びアナログコンパレータ６
５から構成される。アナログコンパレータ６５はＩＣ取
付装置７０のそれぞれの入出力端子に対して１個ずつ設
けられており、入出力切替手段５８を介してドライバ６
４といずれか一方が接続されるようになっている。入出
力切替手段５８は、Ｉ／Ｏフォーマッタ６１からの切替
信号Ｐ６に応じてドライバ６４及びアナログコンパレー
タ６５のいずれか一方と、ＩＣ取付装置７０の入出力端
子との間の接続状態を切り替えるものである。

【０００８】ドライバ６４は、ＩＣ取付装置７０の入出
力端子、すなわち被測定ＩＣ７１のアドレス端子、デー
タ入力端子、チップセレクト端子、ライトイネーブル端
子等の信号入力端子に、入出力切替手段５８を介して、
ピン制御手段５５のフォーマッタ６０からの試験信号Ｐ
２に応じたレベルの信号を印加し、所望のテストパター
ンを被測定ＩＣ７１に書き込む。アナログコンパレータ
６５は、被測定ＩＣ７１のデータ出力端子から入出力切
替手段５８を介して出力される信号を入力し、基準電圧
ＶＯＨ，ＶＯＬと比較し、その比較結果を読出データＰ
３としてコンパレータロジック回路６２に出力する。通
常、アナログコンパレータ６５は基準電圧ＶＯＨ用と基
準電圧ＶＯＬ用の２つのコンパレータから構成される
が、図では省略してある。フェイルメモリ５７は、コン
パレータロジック回路６２から出力されるパス／フェイ
ルデータＦａｉｌをパターン発生手段５４からのアドレ
ス信号ＰＧＡＤに対応したアドレス位置にタイミング発
生手段５３からの高速動作クロックＣＬＫのタイミング
で記憶するものである。フェイルメモリ５７は被測定Ｉ
Ｃ７１が不良だと判定された場合にその不良箇所などを
詳細に解析する場合に用いられるものである。このフェ
イルメモリ５７に記憶されたパス／フェイルデータＦａ
ｉｌは制御手段５１によって読み出され、図示していな
いデータ処理用の装置に転送され、解析される。

【０００９】

【発明が解決しようとする課題】従来のＩＣ試験装置の
タイミング発生手段５３は、１エッジ分のタイミング信
号ＰＨを発生するものとして、図４に示すような一例の
ものが考えられる。このようなタイミング発生手段５３
は２８ビット×１ｋｗ（キロワード）のメモリ回路６
と、フリップフロップ回路５と、２０ビット構成のカウ
ンタ回路３と、８ビット構成のデータで制御される遅延
回路４とを含んで構成されている。メモリ回路６は、１
０ビット構成のリアルタイムタイミングコントロール信
号、すなわちアドレス信号ＡＤＲの入力に応じて、２８
ビット構成のデータをフリップフロップ回路５を介して
カウンタ回路３及び遅延回路４に出力する。このとき、
メモリ回路６の下位８ビットＱ０〜Ｑ７のデータは遅延
回路４に供給され、残りの上位２０ビットＱ８〜Ｑ２７
のデータはカウンタ回路３に供給される。カウンタ回路
３は、基準クロックＣＬＫをカウントし、メモリ回路６
からの上位２０ビットのデータに対応した時間が経過し
た時点で出力信号を遅延回路４に出力する。例えば、基
準クロックＣＬＫの周波数が２５０ＭＨｚだとすると、
カウンタ回路３は最大４ｍｓの時間内において４ｎｓの
分解能で任意のタイミングに出力信号を遅延回路４に出
力することになる。遅延回路４は、メモリ回路６からの
下位８ビットのデータに対応して、カウンタ回路３から
の出力信号を最大４ｎｓの時間内において１５．６ｐｓ
の分解能で任意の時間だけ遅延させるものである。従っ
て、カウンタ回路３と遅延回路４とによって、最大４ｍ
ｓの範囲内において１５．６ｐｓの分解能で任意のタイ
ミングにタイミング信号ＰＨを発生することができる。
ところが、被測定ＩＣ７１をパーピン方式で検査する場
合、タイミング発生手段５３は１ピン当たり最大で６エ
ッジ分のタイミング信号ＰＨを発生することができなけ
ればならない。従って、被測定ＩＣ７１のピン数が１０
００ピンだとすると、タイミング発生手段５３は６００
０エッジ分のタイミング信号ＰＨを出力することができ
なけばならない。すなわち、タイミング発生手段５３は
図４のような回路を６０００個分備えなければならない
こととなり、その回路規模も非常に大がかりになるとい
う問題を有していた。本発明は、上述の点に鑑みてなさ
れたものであり、回路規模を大きくすることなく、所定
の分解能で任意のタイミングに信号を発生することので
きるＩＣ試験装置のタイミング発生装置を提供すること
を目的とする。

【００１０】

【課題を解決するための手段】この発明に係るＩＣ試験
装置の試験信号発生装置は、基準クロックをカウント
し、複数ビットの第１のデータに対応した時間が経過し
た時点でカウント信号を出力するカウンタ手段と、この
カウント信号を複数ビットの第２のデータに対応した時
間だけ遅延してタイミング信号を出力する遅延手段と、
前記第１及び第２のデータの合計ビット数よりも少ない
ビット数で構成された第３のデータを複数記憶し、その
中からアドレス信号に対応した第３のデータを出力する
メモリ手段と、前記第３のデータの一部のデータに基づ
いて、前記第３のデータの中で前記カウンタ手段に供給
される前記第１のデータ及び前記遅延手段に供給される
前記第２のデータを選択する選択手段とを具えたもので
ある。カウンタ手段の計時可能な時間間隔は、基準クロ
ックの周波数に基づいて決定される。例えば、基準クロ
ックの周波数が２５０ＭＨｚの場合には、カウンタ手段
は最小分解能４ｎｓで計時することになる。遅延手段は
このカウンタ手段の最小分解能よりも小さな分解能でカ
ウント信号を遅延して、タイミング信号としてＩＣ試験
装置内の他の機器に出力する。従来はこれらのカウンタ
手段及び遅延手段に供給される第１及び第２のデータを
全て記憶していたが、この発明ではメモリ手段にこれら
のデータよりも少ないビット数の第３のデータを記憶す
るものを用いるようにした。選択手段は、この第３のデ
ータの一部のデータ（例えば最上位ビット）に基づい
て、第３のデータの中でカウンタ手段に供給される第１
のデータと、遅延手段に供給される第２のデータとを選
択して供給する。具体的には、メモリ手段とカウンタ手
段とを同じビット数で構成し、遅延手段を用いた細かな
時間設定が必要な場合には、第３のデータの一部を第２
のデータとして遅延手段に供給し、それ以外の場合に
は、第３のデータをそのまま第１のデータとしてカウン
タ手段に供給するようにした。これによって、回路規模
を大きくすることなく、所定の分解能で任意のタイミン
グに信号を発生することができる。

【００１１】

【発明の実施の形態】以下、本発明の一実施の形態を添
付図面に従って説明する。図１は、本発明のタイミング
発生装置の１エッジの位相信号を発生する具体的な回路
構成を示す図である。図２は、図１の具体的回路がどの
ように動作するのかその動作概念を示す図であり、図２
（Ａ）はメモリ回路１の最上位ビットＱ１９がローレベ
ル“０”の場合（レンジ０）を示し、図２（Ｂ）はハイ
レベル“１”の場合（レンジ１）を示す。なお、以下の
実施の形態では、図４の従来技術と同レベルの性能、す
なわち、最大４ｍｓの時間内において１５．６ｐｓの分
解能で任意のタイミングで信号ＰＨを発生することので
きるタイミング発生装置の構成について説明する。

【００１２】図１において、カウンタ回路３と遅延回路
４は、図４の従来のものと同じ構成である。すなわち、
カウンタ回路３は、基準クロックＣＬＫをカウントし、
セレクタ回路２からの上位２０ビットＱ８〜Ｑ２７のデ
ータに対応した時間が経過した時点で出力信号を遅延回
路４に出力する。例えば、基準クロックが２５０ＭＨｚ
だとすると、カウンタ回路３は最大４ｍｓの時間内にお
いて４ｎｓの分解能で任意のタイミングで出力信号を遅
延回路４に出力する。遅延回路４は、セレクタ回路２か
らの下位８ビットＱ０〜Ｑ７のデータに対応して、カウ
ンタ回路３からの出力信号を最大４ｎｓの時間内におい
て１５．６ｐｓの分解能で任意に遅延し、それをタイミ
ング信号ＰＨとして出力する。メモリ回路１は、１０ビ
ット構成のリアルタイムタイミングコントロール信号、
すなわちアドレス信号ＡＤＲの入力に応じた２０ビット
Ｑ０〜Ｑ１９のデータを出力する。このとき、メモリ回
路１の最上位ビットＱ１９の出力は、次段のセレクタ回
路２の選択端子ＳＥＬに供給される。また、下位１９ビ
ットＱ０〜Ｑ１８のデータは、セレクタ回路２のＡ入力
端子Ａ０〜Ａ１８、並びにＢ入力端子Ｂ９〜Ｂ２７にそ
れぞれ並列的に供給される。

【００１３】セレクタ回路２はセレクタ端子ＳＥＬの入
力信号、すなわちメモリ回路１の最上位ビットＱ１９の
データの状態（ローレベル“０”又はハイレベル
“１”）に応じて、Ａ入力端子Ａ０〜Ａ２７又はＢ入力
端子Ｂ０〜Ｂ２７のいずれか一方の入力データを選択的
に出力端子Ｑ０〜Ｑ２７から出力する。すなわち、メモ
リ回路１の最上位ビットＱ１９がローレベル“０”の場
合はＡ入力端子Ａ０〜Ａ２７が選択され、ハイレベル
“１”の場合はＢ入力端子Ｂ０〜Ｂ２７が選択される。
セレクタ回路２の上位９ビットＱ１９〜Ｑ２７に対応す
るＡ入力端子Ａ１９〜Ａ２７は接地され、ローレベル
“０”に対応するデータが常時入力している。また、セ
レクタ回路２の下位９ビットＱ０〜Ｑ８に対応するＢ入
力端子Ｂ０〜Ｂ８も接地され、ローレベル“０”に対応
するデータが常時入力している。セレクタ回路２の出力
端子Ｑ０〜Ｑ７から出力される下位８ビットのデータは
遅延回路４に供給され、出力端子Ｑ８〜Ｑ２７から出力
される上位２０ビットのデータはカウンタ回路３に供給
される。すなわち、セレクタ回路２は、メモリ回路１の
下位１９ビットＱ０〜Ｑ１８のデータを、最上位ビット
Ｑ１９のデータに応じて９ビット相当分シフトするデー
タシフト回路として動作する。

【００１４】メモリ回路１の最上位ビットＱ１９がロー
レベル“０”のレンジ０の場合には、メモリ回路１の下
位１９ビットＱ０〜Ｑ１８のデータがそのままセレタク
回路２の下位１９ビットＱ０〜Ｑ１８のデータとして出
力される。すなわち、図２（Ａ）に示すように遅延回路
４にはメモリ回路１の下位８ビットＱ０〜Ｑ７のデータ
が、カウンタ回路３の下位１１ビットにはメモリ回路１
の１１ビットＱ８〜Ｑ１８のデータが、カウンタ回路３
の上位９ビットにはローレベル“０”のデータがそれぞ
れ入力される。これによって、カウンタ回路３は最大４
μｓの時間内において４ｎｓの分解能で任意のタイミン
グで出力信号を遅延回路４に出力するようになる。な
お、遅延回路４は、カウンタ回路３からの出力信号を最
大４ｎｓの時間内において１５．６ｐｓの分解能で任意
に遅延し、それをタイミング信号ＰＨとして出力する。
従って、レンジ０の場合には、カウンタ回路３と遅延回
路４とで最大４μｓの時間内に１５．６ｐｓの分解能で
任意にタイミング信号ＰＨを出力することができる。

【００１５】一方、メモリ回路１の最上位ビットＱ１９
がハイレベル“１”のレンジ１の場合には、メモリ回路
１の下位１９ビットＱ０〜Ｑ１８のデータは９ビット分
上位方向にシフトされて、セレクタ回路２の上位１９ビ
ットＱ９〜Ｑ２７のデータとして出力される。すなわ
ち、図２（Ｂ）に示すように遅延回路４及びカウンタ回
路３の最下位ビットにはローレベル“０”のデータが、
カウンタ回路３の上位１９ビットにはメモリ回路１の１
９ビットＱ０〜Ｑ１８のデータがそれぞれ入力される。
これによって、カウンタ回路３は最大４ｍｓの時間内に
おいて８ｎｓの分解能で任意のタイミングで出力信号を
遅延回路４に出力するようになる。なお、遅延回路４に
は、ローレベル“０”のデータだけが入力しているの
で、遅延時間はゼロとなり、カウンタ回路３からの出力
がそのままタイミング信号ＰＨとして出力することにな
る。従って、レンジ１の場合には、カウンタ回路３と遅
延回路４とで最大４μｓの時間内に８ｎｓの分解能で任
意にタイミング信号ＰＨを出力することができる。

【００１６】なお、上述の実施の形態では、メモリ回路
１とカウンタ回路３の構成ビット数が同じ２０ビット構
成の場合について説明したが、両者の構成ビット数は互
いに異なっていてもよいことはいうまでもない。また、
上述の実施の形態では、セレクタ回路２のビットシフト
量が９ビットの場合について説明したが、これ以外のシ
フト量でもよいことはいうまでもない。シフト量が少な
くなると、カウンタ回路の最大計時時間や遅延回路の最
大遅延時間も変動する。さらに、上述の実施の形態で
は、セレクタ回路を用いてビットシフトする場合につい
て説明したが、これ以外の方法でビットシフトするよう
にしてもよい。

【００１７】

【発明の効果】本発明のＩＣ試験装置のタイミング発生
装置によれば、回路規模を大きくすることなく、所定の
分解能で任意のタイミングに信号を発生することができ
るという効果がある。

【図面の簡単な説明】

【図１】 本発明に係るＩＣ試験装置のタイミング発生
装置の１エッジのタイミング信号を発生する具体的な回
路構成を示す図である。

【図２】 図２は、図１の具体的回路がどのように動作
するのかその動作概念を示す図である。

【図３】 従来のＩＣ試験装置の概略構成を示すブロッ
ク図である。

【図４】 従来のＩＣ試験装置のタイミング発生装置の
１エッジのタイミング信号を発生する回路構成を示す図
である。

【符号の説明】

１，６…メモリ回路、２…セレクタ回路、３…カウンタ
回路、４…遅延回路、５…フリップフロップ回路、５０
…テスタ部、５１…制御手段、５２…ＤＣ測定手段、５
３…タイミング発生手段、５４…パターン発生手段、５
５…ピン制御手段、５６…ピンエレクトロニクス、５
７，５７ａ〜５７ｄ…フェイルメモリ、５８…入出力切
替手段、５９…データセレクタ、６０…フォーマッタ、
６１…Ｉ／Ｏフォーマッタ、６２…コンパレータロジッ
ク回路、６３Ｐ…パス／フェイルレジスタ、６４…ドラ
イバ、６５…アナログコンパレータ、６６…データ保持
回路、６７…マルチプレクサ、６８…フリップフロップ
回路、６９…テスタバス、７０…ＩＣ取付装置、７１…
被測定ＩＣ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 基準クロックをカウントし、複数ビット
   の第１のデータに対応した時間が経過した時点でカウン
   ト信号を出力するカウンタ手段と、 このカウント信号を複数ビットの第２のデータに対応し
   た時間だけ遅延してタイミング信号を出力する遅延手段
   と、 前記第１及び第２のデータの合計ビット数よりも少ない
   ビット数で構成された第３のデータを複数記憶し、その
   中からアドレス信号に対応した第３のデータを出力する
   メモリ手段と、 前記第３のデータの一部のデータに基づいて、前記第３
   のデータの中で前記カウンタ手段に供給される前記第１
   のデータ及び前記遅延手段に供給される前記第２のデー
   タを選択する選択手段とを備えたことを特徴とするＩＣ
   試験装置のタイミング発生装置。
2. 【請求項２】 前記メモリ手段は前記カウンタ手段と同
   じビット数で構成されていることを特徴とする請求項１
   に記載のＩＣ試験装置のタイミング発生装置。
3. 【請求項３】 前記選択手段は、前記第３のデータの最
   上位ビット又は最下位ビットのデータに基づいて、前記
   第３のデータを所定のビット数だけシフトして、又はシ
   フトしないで前記第１及び第２のデータを前記カウンタ
   手段及び前記遅延手段に選択的に供給することを特徴と
   する請求項１に記載のＩＣ試験装置のタイミング発生装
   置。