JPH11238845A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH11238845A JPH11238845A JP10037403A JP3740398A JPH11238845A JP H11238845 A JPH11238845 A JP H11238845A JP 10037403 A JP10037403 A JP 10037403A JP 3740398 A JP3740398 A JP 3740398A JP H11238845 A JPH11238845 A JP H11238845A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- semiconductor device
- lead
- electrode
- anisotropic conductive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/551—Materials of bond wires
- H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
- H10W72/5522—Materials of bond wires comprising metals or metalloids, e.g. silver comprising gold [Au]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
- H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
- H10W74/15—Encapsulations, e.g. protective coatings characterised by their shape or disposition on active surfaces of flip-chip devices, e.g. underfills
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/726—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked lead frame, conducting package substrate or heat sink
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
- H10W90/736—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 半導体素子の実装スペースが厚さおよび幅方
向に縮小され、半導体素子の高集積、大容量、高速度の
機能が実現された半導体装置を提供する。 【解決手段】 本発明の半導体装置では、絶縁性樹脂フ
ィルム１２の片面に、アウターリード１３群が外側に延
出して設けられ、これらの端部に連接してインナーリー
ド１４群が配設されている。そして、このようなフィル
ムのデバイスホール１２ａ内に、２個の半導体チップ１
５が各電極形成面を対向させて配置されており、これら
の半導体チップの電極バンプ１６間に、インナーリード
１４が挟み込まれている。また、上下２段の半導体チッ
プ１５ａ、１５ｂの対向面間、および各電極バンプ１６
ａ、１６ｂとインナーリード１４との間には、異方性導
電膜１７の層が設けられ、半導体チップ１５の電極端子
とインナーリード１４とは電気的に接続されている。
向に縮小され、半導体素子の高集積、大容量、高速度の
機能が実現された半導体装置を提供する。 【解決手段】 本発明の半導体装置では、絶縁性樹脂フ
ィルム１２の片面に、アウターリード１３群が外側に延
出して設けられ、これらの端部に連接してインナーリー
ド１４群が配設されている。そして、このようなフィル
ムのデバイスホール１２ａ内に、２個の半導体チップ１
５が各電極形成面を対向させて配置されており、これら
の半導体チップの電極バンプ１６間に、インナーリード
１４が挟み込まれている。また、上下２段の半導体チッ
プ１５ａ、１５ｂの対向面間、および各電極バンプ１６
ａ、１６ｂとインナーリード１４との間には、異方性導
電膜１７の層が設けられ、半導体チップ１５の電極端子
とインナーリード１４とは電気的に接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係わ
り、特に薄く小型で高集積、大容量、高速度の半導体装
置に関する。
り、特に薄く小型で高集積、大容量、高速度の半導体装
置に関する。
【０００２】
【従来の技術】近年、周辺機器の薄型化・小型化の進行
にしたがって、限られた実装エリアに半導体素子を実装
し、高集積、大容量、高速度の機能を持たせた半導体装
置の開発が求められており、このような要求に対して、
薄い樹脂封止型の半導体パッケージを多段に重ねる手法
が一般的に採られている。
にしたがって、限られた実装エリアに半導体素子を実装
し、高集積、大容量、高速度の機能を持たせた半導体装
置の開発が求められており、このような要求に対して、
薄い樹脂封止型の半導体パッケージを多段に重ねる手法
が一般的に採られている。
【０００３】そして、さらに制約された実装エリアに半
導体素子を実装したものとして、図５に示すように、フ
ィルムキャリアテープ１に半導体チップ２を搭載し実装
したＴＣＰ（テープキャリアパッケージ）３の複数個
を、チップの厚さ方向に多段に重ねて配置し、各ＴＣＰ
３の外部接続用リード４をマザーボードであるプリント
配線基板５に配線パッドに接続した構造の半導体装置が
提案されている。なお、図５において、符号６はインナ
ーリード、７は樹脂封止層をそれぞれ示している。
導体素子を実装したものとして、図５に示すように、フ
ィルムキャリアテープ１に半導体チップ２を搭載し実装
したＴＣＰ（テープキャリアパッケージ）３の複数個
を、チップの厚さ方向に多段に重ねて配置し、各ＴＣＰ
３の外部接続用リード４をマザーボードであるプリント
配線基板５に配線パッドに接続した構造の半導体装置が
提案されている。なお、図５において、符号６はインナ
ーリード、７は樹脂封止層をそれぞれ示している。
【０００４】また、図６に示すように、リードフレーム
８のダイパッド９の上下両面に２個の半導体チップ２を
それぞれマウント（接着）し、これらの半導体チップ２
の各電極端子とリードフレーム８とを、金線のようなボ
ンディングワイヤ１０により接続するとともに、外側を
樹脂モールドにより封止した構造の半導体装置も提案さ
れている。なお、図中符号１１は、エポキシ樹脂等から
なる樹脂モールド層を示している。
８のダイパッド９の上下両面に２個の半導体チップ２を
それぞれマウント（接着）し、これらの半導体チップ２
の各電極端子とリードフレーム８とを、金線のようなボ
ンディングワイヤ１０により接続するとともに、外側を
樹脂モールドにより封止した構造の半導体装置も提案さ
れている。なお、図中符号１１は、エポキシ樹脂等から
なる樹脂モールド層を示している。
【０００５】
【発明が解決しようとする課題】しかしながら、これら
の半導体装置においては、それぞれ以下に示す問題があ
った。すなわち、図５に示す半導体装置では、複数のＴ
ＣＰ３を多段に積み重ねて製造するため、積み重ねの工
程が付加されて工程数が増加するばかりでなく、重ねる
ための構造上のスペースを必要とするという問題があっ
た。
の半導体装置においては、それぞれ以下に示す問題があ
った。すなわち、図５に示す半導体装置では、複数のＴ
ＣＰ３を多段に積み重ねて製造するため、積み重ねの工
程が付加されて工程数が増加するばかりでなく、重ねる
ための構造上のスペースを必要とするという問題があっ
た。
【０００６】また、図６に示す半導体装置では、半導体
チップ２とリードフレーム８とをワイヤボンディングに
より接続しているため、ボンディングワイヤ１０の高さ
分だけ装置が厚くなり、より薄型が要求される用途への
使用には限界があった。
チップ２とリードフレーム８とをワイヤボンディングに
より接続しているため、ボンディングワイヤ１０の高さ
分だけ装置が厚くなり、より薄型が要求される用途への
使用には限界があった。
【０００７】本発明は、これらの問題を解決するために
なされたもので、半導体素子の実装スペースが厚さ方向
および幅（長さ）方向でさらに縮小され、かつ半導体素
子の高集積、大容量、高速度の機能が実現された半導体
装置を提供することを目的とする。
なされたもので、半導体素子の実装スペースが厚さ方向
および幅（長さ）方向でさらに縮小され、かつ半導体素
子の高集積、大容量、高速度の機能が実現された半導体
装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
電極形成面が互いに対向するように配置された２個の半
導体素子と、外部接続用のリード、および該リードの端
部に連接して形成された内部接続用のリードをそれぞれ
備え、前記２個の半導体素子の対応する電極端子間に前
記内部接続用リードがそれぞれ挟持され、これらのリー
ドと前記電極端子とが電気的に接続されていることを特
徴とする。
電極形成面が互いに対向するように配置された２個の半
導体素子と、外部接続用のリード、および該リードの端
部に連接して形成された内部接続用のリードをそれぞれ
備え、前記２個の半導体素子の対応する電極端子間に前
記内部接続用リードがそれぞれ挟持され、これらのリー
ドと前記電極端子とが電気的に接続されていることを特
徴とする。
【０００９】本発明において、外部接続用のリードであ
るアウターリード、およびその端部に連接して形成され
た内部接続用のリードであるインナーリードは、例えば
Ｃｕ、Ｃｕ系合金、42アロイのようなＮｉ系合金等から
構成され、これらの導体リードは、ポリイミド樹脂フィ
ルムやガラス−エポキシ積層基板のような板状またはシ
ート状の絶縁基材の主面に配設された形態で、あるいは
このような絶縁基材により支持されないリードフレーム
の形態で用いられる。
るアウターリード、およびその端部に連接して形成され
た内部接続用のリードであるインナーリードは、例えば
Ｃｕ、Ｃｕ系合金、42アロイのようなＮｉ系合金等から
構成され、これらの導体リードは、ポリイミド樹脂フィ
ルムやガラス−エポキシ積層基板のような板状またはシ
ート状の絶縁基材の主面に配設された形態で、あるいは
このような絶縁基材により支持されないリードフレーム
の形態で用いられる。
【００１０】本発明では、対向配置された２個の半導体
素子の電極端子間に、それぞれ内部接続用のインナーリ
ードが挟持され、これらのインナーリードと半導体素子
の電極端子とが電気的に接続されている。インナーリー
ドと電極端子との接続は、金等のバンプを介し加熱・加
圧して接合させる方式（インナーリードボンディング）
により行なうことができるが、接続作業の効率および接
続安定性の観点から、異方性導電膜（ＡＣＦ）を介して
接続することが望ましい。すなわち、熱可塑性樹脂や熱
硬化性樹脂などの接着性樹脂（バインダ）中に、微細な
導電粒子を分散させた異方性導電材料から成る膜（異方
性導電膜）を介して、インナーリードと電極端子とを接
続することで、安定した良好な接続を効率的に行なうこ
とができる。また、このような異方性導電膜を、半導体
素子の電極端子とインナーリードとの間に介挿するとと
もに、２個の半導体素子間にこれらの電極形成面を覆う
ように設けた構造では、異方性導電膜が封止材としての
機能を有するので、別に樹脂封止層を設ける必要がな
い。
素子の電極端子間に、それぞれ内部接続用のインナーリ
ードが挟持され、これらのインナーリードと半導体素子
の電極端子とが電気的に接続されている。インナーリー
ドと電極端子との接続は、金等のバンプを介し加熱・加
圧して接合させる方式（インナーリードボンディング）
により行なうことができるが、接続作業の効率および接
続安定性の観点から、異方性導電膜（ＡＣＦ）を介して
接続することが望ましい。すなわち、熱可塑性樹脂や熱
硬化性樹脂などの接着性樹脂（バインダ）中に、微細な
導電粒子を分散させた異方性導電材料から成る膜（異方
性導電膜）を介して、インナーリードと電極端子とを接
続することで、安定した良好な接続を効率的に行なうこ
とができる。また、このような異方性導電膜を、半導体
素子の電極端子とインナーリードとの間に介挿するとと
もに、２個の半導体素子間にこれらの電極形成面を覆う
ように設けた構造では、異方性導電膜が封止材としての
機能を有するので、別に樹脂封止層を設ける必要がな
い。
【００１１】本発明の半導体装置では、それぞれの電極
形成面を対向させて配置された２個の半導体素子の各電
極端子間に、内部接続用リードであるインナーリードが
それぞれ挟持されており、これらのリードと電極端子と
の接続が、異方性導電膜を介する等の方法で、安定的に
かつ良好になされているので、厚さ方向に薄く小型で、
高集積、大容量、高速度の半導体装置が得られる。
形成面を対向させて配置された２個の半導体素子の各電
極端子間に、内部接続用リードであるインナーリードが
それぞれ挟持されており、これらのリードと電極端子と
の接続が、異方性導電膜を介する等の方法で、安定的に
かつ良好になされているので、厚さ方向に薄く小型で、
高集積、大容量、高速度の半導体装置が得られる。
【００１２】
【発明の実施の形態】以下、本発明の実施例を図面に基
づいて説明する。
づいて説明する。
【００１３】図１は、本発明の半導体装置の第１の実施
例を断面的に示したものである。図において、符号１２
は、デバイスホール１２ａを有するポリイミド樹脂フィ
ルムのような絶縁性樹脂フィルムを示し、この絶縁性樹
脂フィルム１２の一方の主面（図では下面）には、外部
接続用のリードであるアウターリード１３群が、それぞ
れ絶縁性樹脂フィルム１２の外周端から延出して設けら
れている。また、このようなアウターリード１３群の内
側端部に連接して、先端部がデバイスホール１２ａに突
出したインナーリード１４群が配設されている。なお、
これらのアウターリード１３およびインナーリード１４
を形成するには、銅箔のフォトエッチング等の方法が用
いられる。また、アウターリード１３の延出部は、マザ
ーボード等との接続を容易にするために、折り曲げ加工
等によりフォーミングしておくことも可能である。
例を断面的に示したものである。図において、符号１２
は、デバイスホール１２ａを有するポリイミド樹脂フィ
ルムのような絶縁性樹脂フィルムを示し、この絶縁性樹
脂フィルム１２の一方の主面（図では下面）には、外部
接続用のリードであるアウターリード１３群が、それぞ
れ絶縁性樹脂フィルム１２の外周端から延出して設けら
れている。また、このようなアウターリード１３群の内
側端部に連接して、先端部がデバイスホール１２ａに突
出したインナーリード１４群が配設されている。なお、
これらのアウターリード１３およびインナーリード１４
を形成するには、銅箔のフォトエッチング等の方法が用
いられる。また、アウターリード１３の延出部は、マザ
ーボード等との接続を容易にするために、折り曲げ加工
等によりフォーミングしておくことも可能である。
【００１４】このようなリード等の配線がなされた配線
フィルムのデバイスホール１２ａ内に、２個の半導体チ
ップ１５が、各々の電極形成面を対向させて上下に配置
されており、これらの半導体チップ１５の各電極端子上
に金バンプのような電極バンプ１６がそれぞれ設けられ
ている。そして、フェースダウンに配置された上段の半
導体チップ１５ａの電極バンプ１６ａと、フェースアッ
プに配置された下段の半導体チップ１５ｂの電極バンプ
１６ｂとの間に、インナーリード１４の先端部が挟み込
まれている。さらに、これら上下２段の半導体チップ１
５ａ、１５ｂの対向する電極形成面間には、異方性導電
膜１７の層が設けられている。この異方性導電膜１７の
層は、半導体チップ１５ａ、１５ｂの各電極バンプ１６
ａ、１６ｂとインナーリード１４との間にも介挿されて
おり、半導体チップ１５の電極端子とインナーリード１
４とは、異方性導電膜１７を介して電気的に接続されて
いる。
フィルムのデバイスホール１２ａ内に、２個の半導体チ
ップ１５が、各々の電極形成面を対向させて上下に配置
されており、これらの半導体チップ１５の各電極端子上
に金バンプのような電極バンプ１６がそれぞれ設けられ
ている。そして、フェースダウンに配置された上段の半
導体チップ１５ａの電極バンプ１６ａと、フェースアッ
プに配置された下段の半導体チップ１５ｂの電極バンプ
１６ｂとの間に、インナーリード１４の先端部が挟み込
まれている。さらに、これら上下２段の半導体チップ１
５ａ、１５ｂの対向する電極形成面間には、異方性導電
膜１７の層が設けられている。この異方性導電膜１７の
層は、半導体チップ１５ａ、１５ｂの各電極バンプ１６
ａ、１６ｂとインナーリード１４との間にも介挿されて
おり、半導体チップ１５の電極端子とインナーリード１
４とは、異方性導電膜１７を介して電気的に接続されて
いる。
【００１５】このような半導体装置は、例えば以下に示
すようにして製造される。すなわち、図２（ａ）に示す
ように、フェースアップに配置された下段の半導体チッ
プ１５ｂの各電極端子上に、それぞれ電極バンプ１６ｂ
を形成し、これらの電極バンプ１６ｂ上に、下段の半導
体チップ１５ｂとほぼ同じ大きさを有する第１（下側）
の異方性導電膜１７ａを載せる。次いで、図２（ｂ）に
示すように、その上に、片面にアウターリード１３およ
びインナーリード１４等がそれぞれ形成された配線フィ
ルムを、これらのリード形成面を下側にし、かつインナ
ーリード１４の先端部が、第１の異方性導電膜１７ａに
接するように載せた後、配線フィルムの上から加熱・加
圧機構１８により、第１の異方性導電膜１７ａを加熱し
ながら加圧する。そして、こうして加圧方向に導電性が
付与された第１の異方性導電膜１７ａを介して、下段の
半導体チップ１５ｂの電極端子とインナーリード１４と
を電気的に接続する。
すようにして製造される。すなわち、図２（ａ）に示す
ように、フェースアップに配置された下段の半導体チッ
プ１５ｂの各電極端子上に、それぞれ電極バンプ１６ｂ
を形成し、これらの電極バンプ１６ｂ上に、下段の半導
体チップ１５ｂとほぼ同じ大きさを有する第１（下側）
の異方性導電膜１７ａを載せる。次いで、図２（ｂ）に
示すように、その上に、片面にアウターリード１３およ
びインナーリード１４等がそれぞれ形成された配線フィ
ルムを、これらのリード形成面を下側にし、かつインナ
ーリード１４の先端部が、第１の異方性導電膜１７ａに
接するように載せた後、配線フィルムの上から加熱・加
圧機構１８により、第１の異方性導電膜１７ａを加熱し
ながら加圧する。そして、こうして加圧方向に導電性が
付与された第１の異方性導電膜１７ａを介して、下段の
半導体チップ１５ｂの電極端子とインナーリード１４と
を電気的に接続する。
【００１６】次に、図２（ｃ）に示すように、こうして
インナーリード１４が接続された配線フィルムのデバイ
スホール内で、第１の異方性導電膜１７ａの上に、第１
の異方性導電膜１７ａと同じ大きさサイズの第２（上
層）の異方性導電膜１７ｂを載せ、さらにその上に、図
２（ｄ）に示すように、各電極端子にそれぞれ電極バン
プ１６ａを形成した上段の半導体チップ１５ａを、フェ
ースダウンに配置して載せる。そして、上段の半導体チ
ップ１５ａの上から加熱・加圧機構１８により加熱・加
圧し、上段の半導体チップ１５ａの電極端子とインナー
リード１４とを、加圧方向に導電性が付与された第２の
異方性導電膜１７ｂを介して電気的に接続する。こうし
て、図２（ｅ）に示す半導体装置を得る。なお、図２
（ｂ）および図２（ｄ）において、符号１９は加熱・加
圧の際の基台を示す。また、これらの製造工程では、上
下２段の半導体チップ１５ａ、１５ｂの電極形成面間に
異方性導電膜１７の層を設けるために、予め成形された
異方性導電膜１７を挟み込んでいるが、この方法に代わ
り、バインダ中に微細な導電粒子を分散させたペースト
状の異方性導電材料を、そのまま所定の部位に塗布する
方法を採ることもできる。
インナーリード１４が接続された配線フィルムのデバイ
スホール内で、第１の異方性導電膜１７ａの上に、第１
の異方性導電膜１７ａと同じ大きさサイズの第２（上
層）の異方性導電膜１７ｂを載せ、さらにその上に、図
２（ｄ）に示すように、各電極端子にそれぞれ電極バン
プ１６ａを形成した上段の半導体チップ１５ａを、フェ
ースダウンに配置して載せる。そして、上段の半導体チ
ップ１５ａの上から加熱・加圧機構１８により加熱・加
圧し、上段の半導体チップ１５ａの電極端子とインナー
リード１４とを、加圧方向に導電性が付与された第２の
異方性導電膜１７ｂを介して電気的に接続する。こうし
て、図２（ｅ）に示す半導体装置を得る。なお、図２
（ｂ）および図２（ｄ）において、符号１９は加熱・加
圧の際の基台を示す。また、これらの製造工程では、上
下２段の半導体チップ１５ａ、１５ｂの電極形成面間に
異方性導電膜１７の層を設けるために、予め成形された
異方性導電膜１７を挟み込んでいるが、この方法に代わ
り、バインダ中に微細な導電粒子を分散させたペースト
状の異方性導電材料を、そのまま所定の部位に塗布する
方法を採ることもできる。
【００１７】このように製造される第１の実施例の半導
体装置では、２個の半導体チップ１５が、電極形成面が
対向するようにそれぞれ配置され、これら上下２段の半
導体チップ１５ａ、１５ｂの各電極端子間に、それぞれ
インナーリード１４が挟み込まれている。そして、各電
極端子（電極バンプ１６）とインナーリード１４とが、
半導体チップ１５間に介挿された異方性導電膜１７の層
を介して電気的に接続されているので、上段および下段
の半導体チップ１５ａ、１５ｂの安定かつ良好な実装が
なされている。また、半導体チップ１５の実装スペース
が、厚さ方向および幅（長さ）方向に大幅に縮小されて
おり、薄く小型で高集積、大容量、高速度の半導体装置
が得られる。
体装置では、２個の半導体チップ１５が、電極形成面が
対向するようにそれぞれ配置され、これら上下２段の半
導体チップ１５ａ、１５ｂの各電極端子間に、それぞれ
インナーリード１４が挟み込まれている。そして、各電
極端子（電極バンプ１６）とインナーリード１４とが、
半導体チップ１５間に介挿された異方性導電膜１７の層
を介して電気的に接続されているので、上段および下段
の半導体チップ１５ａ、１５ｂの安定かつ良好な実装が
なされている。また、半導体チップ１５の実装スペース
が、厚さ方向および幅（長さ）方向に大幅に縮小されて
おり、薄く小型で高集積、大容量、高速度の半導体装置
が得られる。
【００１８】次に、本発明の半導体装置の別の実施例に
ついて説明する。
ついて説明する。
【００１９】本発明の第２の実施例においては、図３に
示すように、配線フィルムに代わって、ＣｕまたはＣｕ
系合金からなるリードフレーム２０が使用されており、
このリードフレームのインナーリード部２０ａが、フェ
ースダウンに配置された上段の半導体チップ１５ａの電
極バンプ１６ａと、フェースアップに配置された下段の
半導体チップ１５ｂの電極バンプ１６ｂとの間に挟み込
まれている。そして、これら上下２段の半導体チップ１
５ａ、１５ｂの各電極バンプ１６ａ、１６ｂとインナー
リード部２０ａとの間には、異方性導電膜１７の層が介
挿されており、この異方性導電膜１７を介して電気的に
接続されている。異方性導電膜１７の層は、半導体チッ
プ１５ａ、１５ｂの対向する電極形成面間にも隙間無く
設けられている。また、これら２個の半導体チップ１５
の外側およびリードフレーム２０のインナーリード部２
０ａの外側を覆うように、エポキシ樹脂等の樹脂モール
ド層２１が設けられており、さらに樹脂モールド層２１
から外側に延出したリードフレーム２０のアウターリー
ド部２０ｂは、ガルウィング形状にフォーミングされて
いる。
示すように、配線フィルムに代わって、ＣｕまたはＣｕ
系合金からなるリードフレーム２０が使用されており、
このリードフレームのインナーリード部２０ａが、フェ
ースダウンに配置された上段の半導体チップ１５ａの電
極バンプ１６ａと、フェースアップに配置された下段の
半導体チップ１５ｂの電極バンプ１６ｂとの間に挟み込
まれている。そして、これら上下２段の半導体チップ１
５ａ、１５ｂの各電極バンプ１６ａ、１６ｂとインナー
リード部２０ａとの間には、異方性導電膜１７の層が介
挿されており、この異方性導電膜１７を介して電気的に
接続されている。異方性導電膜１７の層は、半導体チッ
プ１５ａ、１５ｂの対向する電極形成面間にも隙間無く
設けられている。また、これら２個の半導体チップ１５
の外側およびリードフレーム２０のインナーリード部２
０ａの外側を覆うように、エポキシ樹脂等の樹脂モール
ド層２１が設けられており、さらに樹脂モールド層２１
から外側に延出したリードフレーム２０のアウターリー
ド部２０ｂは、ガルウィング形状にフォーミングされて
いる。
【００２０】このように構成される第２の実施例におい
ても、第１の実施例と同様に、半導体チップ１５の安定
かつ良好な実装がなされているうえに、半導体チップ１
５の実装スペースが厚さおよび幅の両方向で大幅に縮小
されているので、薄く小型で高集積、大容量、高速度の
半導体装置が得られる。
ても、第１の実施例と同様に、半導体チップ１５の安定
かつ良好な実装がなされているうえに、半導体チップ１
５の実装スペースが厚さおよび幅の両方向で大幅に縮小
されているので、薄く小型で高集積、大容量、高速度の
半導体装置が得られる。
【００２１】なお、以上説明した第１および第２の実施
例では、いずれも２個の半導体チップ１５の対向する電
極形成面間に異方性導電膜１７の層が介挿され、これら
の半導体チップ１５の各電極端子とインナーリード１４
あるいはリードフレーム２０のインナーリード部２０ａ
とが、この異方性導電膜１７を介して電気的に接続され
ているが、本発明の半導体装置は、このような構造に限
定されない。すなわち、図４に示すように、電極形成面
が対向するように配置された２個の半導体チップ１５
ａ、１５ｂの各電極端子とリードフレーム２０のインナ
ーリード部２０ａとが、電極端子上に設けた金等の電極
バンプ１６ａ、１６ｂを介して加熱・加圧接合（インナ
ーリードボンディング）されており、半導体チップ１５
の間に、異方性導電膜の層に代わって、エポキシ樹脂等
の樹脂モールド層２１が介挿されて封止された構造とす
ることもできる。
例では、いずれも２個の半導体チップ１５の対向する電
極形成面間に異方性導電膜１７の層が介挿され、これら
の半導体チップ１５の各電極端子とインナーリード１４
あるいはリードフレーム２０のインナーリード部２０ａ
とが、この異方性導電膜１７を介して電気的に接続され
ているが、本発明の半導体装置は、このような構造に限
定されない。すなわち、図４に示すように、電極形成面
が対向するように配置された２個の半導体チップ１５
ａ、１５ｂの各電極端子とリードフレーム２０のインナ
ーリード部２０ａとが、電極端子上に設けた金等の電極
バンプ１６ａ、１６ｂを介して加熱・加圧接合（インナ
ーリードボンディング）されており、半導体チップ１５
の間に、異方性導電膜の層に代わって、エポキシ樹脂等
の樹脂モールド層２１が介挿されて封止された構造とす
ることもできる。
【００２２】
【発明の効果】以上の説明から明らかなように、本発明
においては、半導体素子の実装スペースが厚さ、幅（長
さ）の両方向でそれぞれ縮小されており、薄く小型で、
高集積、大容量、高速度の半導体装置が得られる。
においては、半導体素子の実装スペースが厚さ、幅（長
さ）の両方向でそれぞれ縮小されており、薄く小型で、
高集積、大容量、高速度の半導体装置が得られる。
【図１】本発明の半導体装置の第１の実施例を示す断面
図。
図。
【図２】実施例の半導体装置を製造する工程を示す断面
図
図
【図３】本発明の半導体装置の第２の実施例を示す断面
図。
図。
【図４】本発明の半導体装置の別の実施例を示す断面
図。
図。
【図５】半導体素子が高密度に実装された従来からの半
導体装置の一例を示す断面図。
導体装置の一例を示す断面図。
【図６】従来からの半導体装置の別の例を示す断面図。
１２………絶縁性樹脂フィルム １３………アウターリード １４………インナーリード １５………半導体チップ １５ａ………上段の半導体チップ １５ｂ………下段の半導体チップ １６………電極バンプ １７………異方性導電膜 １７ａ………第１の異方性導電膜 １７ｂ………第２の異方性導電膜 １８………加熱・加圧機構 １９………基台 ２０………リードフレーム ２０ａ………インナーリード部 ２０ｂ………アウターリード部 ２１………樹脂モールド層
Claims (5)
- 【請求項１】 電極形成面が互いに対向するように配置
された２個の半導体素子と、外部接続用のリード、およ
び該リードの端部に連接して形成された内部接続用のリ
ードをそれぞれ備え、前記２個の半導体素子の対応する
電極端子間に前記内部接続用リードがそれぞれ挟持さ
れ、これらのリードと前記電極端子とが電気的に接続さ
れていることを特徴とする半導体装置。 - 【請求項２】 前記半導体素子の電極端子と前記内部接
続用リードとの接続が、異方性導電膜を介してなされて
いることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記２個の半導体素子の各電極形成面
が、前記異方性導電膜によりそれぞれ被覆・封止されて
いることを特徴とする請求項２記載の半導体装置。 - 【請求項４】 前記外部接続用リードおよび内部接続用
リードが、それぞれ板状またはシート状の絶縁基材の少
なくとも一方の主面に配設されていることを特徴とする
請求項１乃至３のいずれか１項記載の半導体装置。 - 【請求項５】 前記半導体素子の外周、および該半導体
素子と前記内部接続用リードとの接合部を被覆し封止す
る樹脂封止層を備えていることを特徴とする請求項１乃
至３のいずれか１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10037403A JPH11238845A (ja) | 1998-02-19 | 1998-02-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10037403A JPH11238845A (ja) | 1998-02-19 | 1998-02-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11238845A true JPH11238845A (ja) | 1999-08-31 |
Family
ID=12496575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10037403A Withdrawn JPH11238845A (ja) | 1998-02-19 | 1998-02-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11238845A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6744122B1 (en) | 1999-10-04 | 2004-06-01 | Seiko Epson Corporation | Semiconductor device, method of manufacture thereof, circuit board, and electronic device |
-
1998
- 1998-02-19 JP JP10037403A patent/JPH11238845A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6744122B1 (en) | 1999-10-04 | 2004-06-01 | Seiko Epson Corporation | Semiconductor device, method of manufacture thereof, circuit board, and electronic device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6621172B2 (en) | Semiconductor device and method of fabricating the same, circuit board, and electronic equipment | |
| JP3565319B2 (ja) | 半導体装置及びその製造方法 | |
| JP3633559B2 (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
| US6043430A (en) | Bottom lead semiconductor chip package | |
| KR100460063B1 (ko) | 센터 패드 칩 적층 볼 그리드 어레이 패키지 및 그 제조방법 | |
| KR100204753B1 (ko) | 엘오씨 유형의 적층 칩 패키지 | |
| JP4023159B2 (ja) | 半導体装置の製造方法及び積層半導体装置の製造方法 | |
| JP5529371B2 (ja) | 半導体装置及びその製造方法 | |
| JP3865055B2 (ja) | 半導体装置の製造方法 | |
| JP3925602B2 (ja) | 接着材料の貼着方法及び半導体装置の製造方法 | |
| CN211150513U (zh) | 封装体 | |
| JP2001015679A (ja) | 半導体装置及びその製造方法 | |
| JP3301355B2 (ja) | 半導体装置、半導体装置用ｔａｂテープ及びその製造方法、並びに半導体装置の製造方法 | |
| US6423580B2 (en) | Method for manufacturing a dual chip package | |
| JP2000332055A (ja) | フリップチップ実装構造及び実装方法 | |
| JPWO2000070670A1 (ja) | 半導体装置およびその製造方法並びに電子装置 | |
| JPH08340081A (ja) | 半導体装置とその製造方法 | |
| JP3165959B2 (ja) | 半導体チップの実装構造および半導体装置 | |
| JPH10335366A (ja) | 半導体装置 | |
| JP2003078104A (ja) | 積層型半導体装置 | |
| JP2001015677A (ja) | 半導体装置 | |
| JPH11238845A (ja) | 半導体装置 | |
| JPH1022329A (ja) | 半導体装置 | |
| JP2009141229A (ja) | 半導体装置およびその製造方法 | |
| JP3669986B2 (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050510 |