JPH08340081A - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法

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JPH08340081A
JPH08340081A JP7146672A JP14667295A JPH08340081A JP H08340081 A JPH08340081 A JP H08340081A JP 7146672 A JP7146672 A JP 7146672A JP 14667295 A JP14667295 A JP 14667295A JP H08340081 A JPH08340081 A JP H08340081A
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semiconductor
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Abstract

(57)【要約】 【目的】 小型パッケージ内で単独機能半導体チップを
組合せて、廉価で高信頼性の高付加価値複合機能半導体
装置を提供する。 【構成】 有機絶縁膜１２を介在させて複数個の半導体
チップ２，３を積み重ね、積み重ねられた半導体チップ
２，３をリードフレームのダイパッド９に固着した後、
各半導体チップ２，３の主面上の電極端子５とリードフ
レームのインナーリード７との間、各半導体チップ２，
３の電極端子５の間をそれぞれ金属細線８で接続し、こ
れを封止樹脂１０で所定のパッケージ４の外形に成形
し、アウターリード１１にメッキ及び成形を施す。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、複数個の半導体チップ
を積み重ねて複合機能を保有させた半導体装置とその製
造方法に関するものである。
【０００２】
【従来の技術】半導体装置に複合機能を持たせる設計手
法として、１チップ化設計手法と、マルチチップ化設計
手法とが知られている。
【０００３】１チップ化設計手法によれば、例えばＰＲ
ＯＭ搭載マイコンやＢｉＣＭＯＳ型半導体装置におい
て、１枚のシリコン基板の主面上に、発振、分周、昇降
圧、分圧、平滑、整形、制御、演算、記憶等からなる種
々の電子回路ブロックを組み合わせて配置することで、
目的とする複合機能が得られる。ただし、このようにし
て得られた単一半導体チップの面積は次第に大きくなっ
ている。
【０００４】１チップ化設計手法に基づく半導体装置の
製造方法の概要を説明すると、ウェハーからダイシング
により切り出した半導体チップを銀ペーストでリードフ
レームのダイパッドへ接合し、金属細線により半導体チ
ップの主面上の電極端子とリードフレームのインナーリ
ードとを接続し、そして封止樹脂による成形を施して樹
脂封止型の半導体装置が完成する。
【０００５】マルチチップ化設計手法によれば、各々単
独機能を備えた複数個の半導体チップを組み合わせるこ
とで、目的とする複合機能が得られる。
【０００６】図１１（ａ）は複数個の半導体チップを備
えた従来の半導体装置の構成を示す分解斜視図、図１１
（ｂ）はその断面図である。図１１（ａ）及び（ｂ）の
半導体装置は、各々主面上に電極端子５を有する２個の
半導体チップ１と、主面上に電極端子５を有する配線基
板６と、インナーリード７、アウターリード１１及びダ
イパッド９を有するリードフレームと、金属細線８と、
それらを封止込んで所定のパッケージ４の外形に成形す
るための封止樹脂１０とを備えている。２個の半導体チ
ップ１の各々の主面上には、電極端子５に加えて、単独
機能を実現するための回路、電源回路及び入出力回路が
配置されており、各半導体チップ１は小面積で特定の単
独機能を有するものである。配線基板６の主面上には絶
縁膜で覆われた配線が施されており、該絶縁膜上の所定
の位置に２個の半導体チップ１が二次元的に配置されか
つ接着剤で接合されている。そして、２個の半導体チッ
プ１の電極端子５の間、各半導体チップ１の電極端子５
と配線基板６の電極端子５との間、各半導体チップ１の
電極端子５とリードフレームのインナーリード７の先端
近傍の上面との間は、それぞれ金属細線８で接続されて
いる。
【０００７】図１１（ａ）及び（ｂ）の半導体装置の製
造方法を詳細に説明すると、まず、絶縁膜で覆われた配
線と電極端子５とを備えたガラスエポキシやポリイミド
からなる配線基板６の上の回路パターンの電気的特性の
良否を予め回路機能テスターで試験して回路機能の良否
を分別した後、打ち抜きや切断によって配線基板６のサ
イズにする。次に、半導体チップ１が形成されたウェハ
ーの電気的特性の良否を予め回路機能テスターで試験
し、ウェハー上で回路機能の良否を分別した後、ウェハ
ーをダイシング加工によって半導体チップ１のサイズに
分離する。そして、熱硬化性のエポキシ、ポリイミド等
の樹脂をベースにした銀ペーストや熱可塑性の接着剤等
で、銅合金や鉄ニッケル合金からなるリードフレームの
ダイパッド９上の所定の位置に配線基板６を貼合わせ、
１００〜４００℃の温度で３０秒〜６０分加熱して接合
する。各半導体チップ１も同様にして配線基板６の所定
の位置に接合される。２個の半導体チップ１、配線基板
６及びリードフレームのインナーリード７の間の前記の
電気的接続は、２００〜２８０℃の温度で、超音波熱圧
着ワイヤーボンディング法によって実施される。更に、
封止樹脂１０により所定の外形の樹脂封止型パッケージ
４に成形したうえ、パッケージ４の外部に突き出してい
るアウターリード１１にハンダメッキを施し、該アウタ
ーリード１１を所要の形状に折り曲げて、樹脂封止型の
半導体装置が完成する。
【０００８】
【発明が解決しようとする課題】上記１チップ化設計手
法は、半導体チップの大面積化や回路パターン加工工程
の増加、煩雑化によって、歩留りの低下や製造条件余裕
度の縮小等の無視できない問題があった。それらの問題
を克服する手段として、回路パターンの微細化技術を開
発するために高価な設備投資を行なってきた。一方、半
導体装置の性能面からは、半導体チップ主面の全域に配
置された電源ラインの配線幅や信号ライン間の間隔が狭
くなることによって生じるインピーダンスの増加や、異
種ノードの信号ライン間での信号の干渉が生じて、半導
体チップの動作速度、動作電圧余裕度、耐静電破壊強度
等の十分な性能を引き出すための阻害要因となってい
た。
【０００９】また、上記マルチチップ化設計手法を採用
した従来の半導体装置では、半導体チップの二次元配置
をとっていたために、１パッケージの半導体装置として
の実装密度は計画通りの高密度化が達成できていなかっ
た。
【００１０】本発明の目的は、小型パッケージ内での単
独機能半導体チップの三次元配置を採用することによ
り、廉価で高信頼性の高付加価値複合機能半導体装置を
提供し、かつその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、請求項１の発明に係る半導体装置は、複数個の半導
体チップが２層以上積み重なって構成され、下層半導体
チップの主面と上層半導体チップの裏面との間に絶縁膜
を有し、前記上層半導体チップと下層半導体チップとは
前記絶縁膜を介して接合された構成を採用したものであ
る。
【００１２】また、請求項２の発明に係る半導体装置
は、複数個の半導体チップが２層以上積み重なって構成
され、下層半導体チップの主面と上層半導体チップの裏
面との間に絶縁層を有し、該絶縁層は表面及び裏面のう
ちの少なくとも一方に導電性材料からなる配線を有し、
前記上層半導体チップと下層半導体チップとは前記配線
を有する絶縁層を介して接合された構成を採用したもの
である。
【００１３】請求項３の発明に係る半導体装置は、請求
項１又は２の発明に係る半導体装置の積み重ねられた複
数個の半導体チップのうちの最下層半導体チップの裏面
がリードフレームのダイパッド表面に固着された構成を
採用したものである。
【００１４】請求項４の発明に係る半導体装置は、請求
項１又は２の発明に係る半導体装置の積み重ねられた複
数個の半導体チップのうちの最下層半導体チップの裏面
が絶縁膜を介してリードフレームのインナーリード表面
に固着された構成を採用したものである。
【００１５】請求項５の発明に係る半導体装置は、請求
項１又は２の発明に係る半導体装置の積み重ねられた複
数個の半導体チップのうちの最下層半導体チップの裏面
が中空型パッケージのダイアタッチ部に固着された構成
を採用したものである。
【００１６】請求項６の発明に係る半導体装置は、請求
項１又は２の発明に係る半導体装置の積み重ねられた複
数個の半導体チップのうちの最下層半導体チップの裏面
がプリント配線基板のダイアタッチ部に固着された構成
を採用したものである。
【００１７】また、請求項７の発明に係る半導体装置
は、複数個の半導体チップが２層以上積み重なって構成
され、下層半導体チップの主面と上層半導体チップの裏
面との間に半硬化型の有機層を有し、前記上層半導体チ
ップと下層半導体チップとは前記有機層を加熱すること
によって接合された構成を採用したものである。
【００１８】請求項８の発明に係る半導体装置は、請求
項７の発明に係る半導体装置の積み重ねられた複数個の
半導体チップのうちの最下層半導体チップの裏面がリー
ドフレームのダイパッド表面に固着された構成を採用し
たものである。
【００１９】請求項９の発明に係る半導体装置は、請求
項７の発明に係る半導体装置の積み重ねられた複数個の
半導体チップのうちの最下層半導体チップの裏面が絶縁
膜を介してリードフレームのインナーリード表面に固着
された構成を採用したものである。
【００２０】請求項１０の発明に係る半導体装置は、請
求項７の発明に係る半導体装置の積み重ねられた複数個
の半導体チップのうちの最下層半導体チップの裏面が中
空型パッケージのダイアタッチ部に固着された構成を採
用したものである。
【００２１】請求項１１の発明に係る半導体装置は、請
求項７の発明に係る半導体装置の積み重ねられた複数個
の半導体チップのうちの最下層半導体チップの裏面がプ
リント配線基板のダイアタッチ部に固着された構成を採
用したものである。
【００２２】また、請求項１２の発明に係る半導体装置
は、複数個の半導体チップが２層以上積み重なって構成
され、下層半導体チップの主面と上層半導体チップの裏
面との間にリードフレームの一部（ダイパッド又はイン
ナーリード）を有し、前記上層半導体チップと下層半導
体チップとは各々絶縁膜を介して前記リードフレームの
一部に接合された構成を採用したものである。
【００２３】請求項１３の発明は、請求項１〜１２のい
ずれか１項に係る半導体装置を製造するための方法であ
って、絶縁膜上に貼り合わせた金属箔にパターンを施し
たプリント配線を熱圧着で前記複数個の半導体チップの
電極端子に接続することにより前記半導体装置の電気的
接続を実現することとしたものである。
【００２４】また、請求項１４の発明は、請求項１〜１
２のいずれか１項に係る半導体装置を製造するための方
法であって、少なくとも前記複数個の半導体チップを樹
脂封止することとしたものである。
【００２５】
【作用】本発明によれば、複数個の単独機能半導体チッ
プを２層以上に積み重ねた三次元構造の採用により、こ
れらの半導体チップを混成してなる小型で廉価しかも信
頼性の高い複合機能半導体装置を実現できる。また、各
半導体チップは、従来の１チップ化設計手法の場合とは
違って微細化する必要がなく、配線間隔が広く確保でき
て、電気特性の改善につながる。
【００２６】
【実施例】以下、複数個の半導体チップを２層に積み重
ねた構造を有する本発明の実施例に係る半導体装置につ
いて、添付図面に基づいて説明する。ただし、複数個の
半導体チップを３層以上に積み重ねてもよい。
【００２７】（実施例１）図１（ａ）は本発明の第１の
実施例に係る半導体装置の構成を示す分解斜視図、図１
（ｂ）はその断面図である。図１（ａ）及び（ｂ）の半
導体装置は、各々主面上に電極端子５を有する２個の上
層半導体チップ２と、有機絶縁膜１２と、主面上に電極
端子５を有する下層半導体チップ３と、インナーリード
７、アウターリード１１及びダイパッド９を有するリー
ドフレームと、金属細線８と、それらを封止込んで所定
のパッケージ４の外形に成形するための封止樹脂１０と
を備えている。
【００２８】図１（ａ）及び（ｂ）の半導体装置の製造
方法を詳細に説明すると、まず、上層半導体チップ２が
形成されたウェハーの電気的特性の良否を予め回路機能
テスターで試験し、ウェハー上で回路機能の良否を分別
した後、ウェハーをダイシング加工によって上層半導体
チップ２の単位に分離する。同様に、下層半導体チップ
３が形成されたウェハーの電気特性が検査され、ウェハ
ー内の半導体チップ３が合格と不合格とに分別され、合
格品半導体チップ３の主面上の電極端子５を除く領域
に、２０〜１５０μｍの厚さのガラスエポキシ、ポリイ
ミド、ポリエステル等からなる有機絶縁膜１２を、１５
０〜４００℃の高温雰囲気中で、ポリイミドやエポキシ
樹脂等からなる熱硬化性又は熱可塑性の接着剤（導電性
又は非導電性）によって貼合わせる。有機絶縁膜１２は
フォトリソグラフィー工程で加工してもよい。このよう
な処理を経たウェハーをダイシング加工によって下層半
導体チップ３の単位に分離する。
【００２９】リードフレームは、銅合金や鉄ニッケル合
金からなり、インナーリード７、アウターリード１１及
びダイパッド９の各部を有するものである。インナーリ
ード７の先端近傍やダイパッド９の表面には、１〜５μ
ｍの厚さの銀或は金若しくは銅のメッキが施されてい
る。分離された下層半導体チップ３は、リードフレーム
のダイパッド９の上に、１５０〜４００℃の高温雰囲気
中で、ポリイミドやエポキシ樹脂等からなる熱硬化性又
は熱可塑性の接着剤（導電性又は非導電性）で固着され
る。更に、下層半導体チップ３の上に貼合わされた有機
絶縁膜１２の上に、分離された２個の上層半導体チップ
２を、ポリイミドやエポキシ樹脂等からなる熱硬化性又
は熱可塑性の接着剤（導電性又は非導電性）で高温雰囲
気中で固着する。
【００３０】更に、３個の半導体チップ２，３の電極端
子５の間、上層半導体チップ２の電極端子５とインナー
リード７の先端との間、下層半導体チップ３の電極端子
５とインナーリード７の先端との間をそれぞれ金や銅か
らなる金属細線８でワイヤーボンダーによって接続し、
上層半導体チップ２、下層半導体チップ３、有機絶縁膜
１２及び金属細線８を熱硬化型封止樹脂１０で所望のパ
ッケージ４の外形に成形する。そして、パッケージ４の
樹脂部から突き出たアウターリード１１の表面に錫鉛共
晶ハンダ、パラジウム等でメッキを施し、アウターリー
ド１１を成形する。
【００３１】第１の実施例によれば、有機絶縁膜１２を
挟んで２段に積み重ねて貼付けられた複数個の単独機能
半導体チップ２，３をリードフレームのダイパッド９に
接合してなる構造を採用したので、これらの半導体チッ
プ２，３を混成してなる小型で廉価しかも信頼性の高い
樹脂封止型複合機能半導体装置を実現できる。また、各
半導体チップ２，３は、従来の１チップ化設計手法の場
合とは違って微細化する必要がなく、配線間隔が広く確
保できて、電気特性の改善につながる。
【００３２】（実施例２）図２（ａ）は本発明の第２の
実施例に係る半導体装置の構成を示す分解斜視図、図２
（ｂ）はその断面図である。図２（ａ）及び（ｂ）の半
導体装置は、各々主面上に電極端子５を有する２個の上
層半導体チップ２と、表面又は裏面若しくは両面に配線
及び電極端子５を有する有機絶縁性の配線基板６と、主
面上に電極端子５を有する下層半導体チップ３と、イン
ナーリード７、アウターリード１１及びダイパッド９を
有するリードフレームと、金属細線８と、それらを封止
込んで所定のパッケージ４の外形に成形するための封止
樹脂１０とを備えている。
【００３３】第２の実施例は第１の実施例における有機
絶縁膜１２を配線基板６に置き換えたものであって、リ
ードフレームのダイパッド９の上に下層半導体チップ
３、配線基板６及び上層半導体チップ２が、これらの順
に接合されている。製造方法の詳細説明は省略する。な
お、金属細線８による接続は、第１の実施例の場合に加
えて、上層半導体チップ２の電極端子５と配線基板６の
電極端子５との間、配線基板６の電極端子５と下層半導
体チップ３の電極端子５との間、配線基板６の電極端子
５とインナーリード７の先端との間でそれぞれ行なわれ
る。
【００３４】第２の実施例によれば、配線基板６を挟ん
で２段に積み重ねて貼付けられた複数個の単独機能半導
体チップ２，３をリードフレームのダイパッド９に接合
してなる構造を採用したので、これらの半導体チップ
２，３を混成してなる小型で廉価しかも信頼性の高い樹
脂封止型複合機能半導体装置を実現できる。しかも、配
線基板６が有する配線は、複数個の半導体チップ２，３
の間の配線を一部負担することができる。また、各半導
体チップ２，３は、従来の１チップ化設計手法の場合と
は違って微細化する必要がなく、配線間隔が広く確保で
きて、電気特性の改善につながる。
【００３５】（実施例３）図３（ａ）は本発明の第３の
実施例に係る半導体装置の構成を示す分解斜視図、図３
（ｂ）はその断面図である。図３（ａ）及び（ｂ）の半
導体装置は、各々主面上に電極端子５を有する２個の上
層半導体チップ２と、第１の有機絶縁膜１２と、主面上
に電極端子５を有する下層半導体チップ３と、第２の有
機絶縁膜２２と、インナーリード７及びアウターリード
１１を有するリードフレームと、金属細線８と、それら
を封止込んで所定のパッケージ４の外形に成形するため
の封止樹脂１０とを備えている。
【００３６】図３（ａ）及び（ｂ）によれば、下層半導
体チップ３は、ダイパッドを有しないリードフレームの
インナーリード７の上に、枠状の有機絶縁膜２２を介し
て固着される。その他の点は第１の実施例と同様であ
る。
【００３７】第３の実施例によれば、有機絶縁膜１２を
挟んで２段に積み重ねて貼付けられた複数個の単独機能
半導体チップ２，３をリードフレームのインナーリード
７に枠状の有機絶縁膜２２を挟んで接合してなる構造を
採用したので、これらの半導体チップ２，３を混成して
なる小型で廉価しかも信頼性の高い樹脂封止型複合機能
半導体装置を実現できる。特にダイパッドを有しないリ
ードフレームを採用したので、小型化が顕著である。ま
た、各半導体チップ２，３は、従来の１チップ化設計手
法の場合とは違って微細化する必要がなく、配線間隔が
広く確保できて、電気特性の改善につながる。
【００３８】なお、第３の実施例における第１の有機絶
縁膜１２は、第２の実施例と同様の配線基板６への置き
換えが可能である。
【００３９】（実施例４）図４（ａ）は本発明の第４の
実施例に係る半導体装置の構成を示す分解斜視図、図４
（ｂ）はその断面図である。図４（ａ）及び（ｂ）の半
導体装置は、各々主面上に電極端子５を有する２個の上
層半導体チップ２と、有機絶縁膜１２と、主面上に電極
端子５を有する下層半導体チップ３と、金属細線８と、
アウターリード１１及びダイアタッチ部１３を有する中
空型のパッケージ１４ａとを備えている。
【００４０】中空型パッケージ１４ａは、所望の外形を
有するプリモールド型樹脂パッケージである。第４の実
施例では、第１の実施例の有機絶縁膜１２を挟んで２段
に積み重ねて貼付けられた半導体チップ２，３が、リー
ドフレームのダイパッド９に代わって中空型パッケージ
１４ａのダイアタッチ部１３に固着される。金属細線８
を用いたワイヤーボンディングの後に、パッケージ１４
ａと同材質の液状樹脂又はトランスファー成形樹脂で該
パッケージ１４ａを封じる。そして、中空型パッケージ
１４ａから突き出しているアウターリード１１の表面に
メッキを施し、該アウターリード１１を成形すること
で、複合機能を有する小面積の樹脂封止型半導体装置が
完成する。
【００４１】第４の実施例によれば、有機絶縁膜１２を
挟んで２段に積み重ねて貼付けられた複数個の単独機能
半導体チップ２，３を中空型パッケージ１４ａのダイア
タッチ部１３に固着してなる構造を採用したので、これ
らの半導体チップ２，３を混成してなる小型で廉価しか
も信頼性の高い樹脂封止型複合機能半導体装置を実現で
きる。また、各半導体チップ２，３は、従来の１チップ
化設計手法の場合とは違って微細化する必要がなく、配
線間隔が広く確保できて、電気特性の改善につながる。
【００４２】なお、第４の実施例における有機絶縁膜１
２は、第２の実施例と同様の配線基板６への置き換えが
可能である。ダイアタッチ部１３を有する中空型パッケ
ージ１４ａは、酸化アルミニウム、窒化アルミニウム等
の絶縁物焼結体（セラミック）からなるパッケージであ
ってもよい。
【００４３】（実施例５）図５（ａ）は本発明の第５の
実施例に係る半導体装置の構成を示す分解斜視図、図５
（ｂ）はその断面図である。図５（ａ）及び（ｂ）の半
導体装置は、各々主面上に電極端子５を有する２個の上
層半導体チップ２と、有機絶縁膜１２と、主面上に電極
端子５を有する下層半導体チップ３と、金属細線８と、
それらを封止込んで所定のモジュール外形に成形するた
めの封止樹脂１０と、電極端子５及びダイアタッチ部１
３を有するプリント配線基板１４ｂとを備えている。
【００４４】プリント配線基板１４ｂは、ガラスエポキ
シやポリイミド等の樹脂製である。第５の実施例では、
第１の実施例の有機絶縁膜１２を挟んで２段に積み重ね
て貼付けられた半導体チップ２，３が、リードフレーム
のダイパッド９に代わってプリント配線基板１４ｂのダ
イアタッチ部１３に固着される。金属細線８を用いたワ
イヤーボンディングの後に成形樹脂１０で所望のモジュ
ール外形に成形することで、複合機能を有する小面積の
樹脂封止型半導体装置が完成する。
【００４５】第５の実施例によれば、有機絶縁膜１２を
挟んで２段に積み重ねて貼付けられた複数個の単独機能
半導体チップ２，３をプリント配線基板１４ｂのダイア
タッチ部１３に固着してなる構造を採用したので、これ
らの半導体チップ２，３を混成してなる小型で廉価しか
も信頼性の高い樹脂封止型複合機能半導体装置を実現で
きる。また、各半導体チップ２，３は、従来の１チップ
化設計手法の場合とは違って微細化する必要がなく、配
線間隔が広く確保できて、電気特性の改善につながる。
【００４６】なお、第４の実施例における有機絶縁膜１
２は、第２の実施例と同様の配線基板６への置き換えが
可能である。ダイアタッチ部１３を有するプリント配線
基板１４ｂは、酸化アルミニウム、窒化アルミニウム等
の絶縁物焼結体（セラミック）からなる基板であっても
よい。
【００４７】（実施例６）図６（ａ）は本発明の第６の
実施例に係る半導体装置の構成を示す分解斜視図、図６
（ｂ）はその断面図である。第６の実施例は、第１の実
施例における上層半導体チップ２と下層半導体チップ３
との接合方法を変更したものである。
【００４８】図６（ａ）及び（ｂ）によれば、下層半導
体チップ３の表面が絶縁性の無機ガラス膜で覆われた主
面上の電極端子５を除いた領域に、予め所定の大きさに
切断した半硬化型の樹脂からなる接着剤（導電性又は非
導電性）を有機層１５として載せる。この有機層１５の
大きさは、上に積み重ねる上層半導体チップ２と同じ若
しくは０．５ｍｍ小さくする。そして、有機層１５の上
に上層半導体チップ２を載せて１５０℃〜４００℃の高
温雰囲気中で有機層１５を硬化させることにより、上層
半導体チップ２と下層半導体チップ３とを固着する。そ
の他の点は第１の実施例と同様である。
【００４９】第６の実施例によれば、半硬化型接着剤で
ある有機層１５を挟んで２段に積み重ねて貼付けられた
複数個の単独機能半導体チップ２，３をリードフレーム
のダイパッド９に接合してなる構造を採用したので、こ
れらの半導体チップ２，３を混成してなる小型で廉価し
かも信頼性の高い樹脂封止型複合機能半導体装置を実現
できる。また、各半導体チップ２，３は、従来の１チッ
プ化設計手法の場合とは違って微細化する必要がなく、
配線間隔が広く確保できて、電気特性の改善につなが
る。
【００５０】なお、下層半導体チップ３とリードフレー
ムのダイパッド９との接合にも、所要の大きさの半硬化
型樹脂（有機層）からなる接着剤を用いることができ
る。
【００５１】（実施例７）図７（ａ）は本発明の第７の
実施例に係る半導体装置の構成を示す分解斜視図、図７
（ｂ）はその断面図である。第７の実施例は、第３の実
施例における上層半導体チップ２と下層半導体チップ３
との接合方法を変更したものである。有機層１５を用い
た接合方法は、第６の実施例と同様である。
【００５２】第７の実施例によれば、半硬化型接着剤で
ある有機層１５を挟んで２段に積み重ねて貼付けられた
複数個の単独機能半導体チップ２，３をリードフレーム
のインナーリード７に枠状の有機絶縁膜２２を挟んで接
合してなる構造を採用したので、これらの半導体チップ
２，３を混成してなる小型で廉価しかも信頼性の高い樹
脂封止型複合機能半導体装置を実現できる。特にダイパ
ッドを有しないリードフレームを採用したので、小型化
が顕著である。また、各半導体チップ２，３は、従来の
１チップ化設計手法の場合とは違って微細化する必要が
なく、配線間隔が広く確保できて、電気特性の改善につ
ながる。
【００５３】（実施例８）図８（ａ）は本発明の第８の
実施例に係る半導体装置の構成を示す分解斜視図、図８
（ｂ）はその断面図である。第８の実施例は、第４の実
施例における上層半導体チップ２と下層半導体チップ３
との接合方法を変更したものである。有機層１５を用い
た接合方法は、第６の実施例と同様である。
【００５４】第８の実施例によれば、半硬化型接着剤で
ある有機層１５を挟んで２段に積み重ねて貼付けられた
複数個の単独機能半導体チップ２，３を中空型パッケー
ジ１４ａのダイアタッチ部１３に固着してなる構造を採
用したので、これらの半導体チップ２，３を混成してな
る小型で廉価しかも信頼性の高い樹脂封止型複合機能半
導体装置を実現できる。また、各半導体チップ２，３
は、従来の１チップ化設計手法の場合とは違って微細化
する必要がなく、配線間隔が広く確保できて、電気特性
の改善につながる。ダイアタッチ部１３を有する中空型
パッケージ１４ａは、樹脂パッケージ、セラミックパッ
ケージのいずれでもよい。
【００５５】（実施例９）図９（ａ）は本発明の第９の
実施例に係る半導体装置の構成を示す分解斜視図、図９
（ｂ）はその断面図である。第９の実施例は、第５の実
施例における上層半導体チップ２と下層半導体チップ３
との接合方法を変更したものである。有機層１５を用い
た接合方法は、第６の実施例と同様である。
【００５６】第９の実施例によれば、半硬化型接着剤で
ある有機層１５を挟んで２段に積み重ねて貼付けられた
複数個の単独機能半導体チップ２，３をプリント配線基
板１４ｂのダイアタッチ部１３に固着してなる構造を採
用したので、これらの半導体チップ２，３を混成してな
る小型で廉価しかも信頼性の高い樹脂封止型複合機能半
導体装置を実現できる。また、各半導体チップ２，３
は、従来の１チップ化設計手法の場合とは違って微細化
する必要がなく、配線間隔が広く確保できて、電気特性
の改善につながる。ダイアタッチ部１３を有するプリン
ト配線基板１４ｂは、樹脂基板、セラミック基板のいず
れでもよい。
【００５７】（実施例１０）図１０（ａ）は本発明の第
１０の実施例に係る半導体装置の構成を示す分解斜視
図、図１０（ｂ）はその断面図である。図１０（ａ）及
び（ｂ）の半導体装置は、各々主面上に電極端子５を有
する２個の上層半導体チップ２と、第１の有機絶縁膜１
２と、インナーリード７、アウターリード１１及びダイ
パッド９を有するリードフレームと、第２の有機絶縁膜
２２と、主面上に電極端子５を有する下層半導体チップ
３と、金属細線８と、それらを封止込んで所定のパッケ
ージ４の外形に成形するための封止樹脂１０とを備えて
いる。リードフレームのダイパッド９は、半導体チップ
２，３への電源供給のための２本のバスバー１６として
用いられるように、長辺方向に対して平行に２つに分割
されている。半導体チップ２，３の電極端子５のうちの
電源端子は、金属細線８によってバスバー１６に接続さ
れる。上層半導体チップ２の裏面は２分割されたダイパ
ッド９の表面に第１の有機絶縁膜１２を介して、下層半
導体チップ３の主面は２分割されたダイパッド９の裏面
に第２の有機絶縁膜２２を介してそれぞれ固着されてい
る。その固着方法やその他の点は第１の実施例と同様で
ある。
【００５８】第１０の実施例によれば、２分割されたダ
イパッド９と２枚の有機絶縁膜１２，２２とを挟んで２
段に積み重ねて貼付けられた複数個の単独機能半導体チ
ップ２，３を備えた構造を採用したので、これらの半導
体チップ２，３を混成してなる小型で廉価しかも信頼性
の高い樹脂封止型複合機能半導体装置を実現できる。特
に２分割されたダイパッド９をバスバー１６として用い
る構成を採用したので、小型化が顕著である。また、各
半導体チップ２，３は、従来の１チップ化設計手法の場
合とは違って微細化する必要がなく、配線間隔が広く確
保できて、電気特性の改善につながる。
【００５９】なお、第３の実施例にならってダイパッド
を有しないリードフレームを採用し、有機絶縁膜１２，
２２で絶縁を維持しながらリードフレームのインナーリ
ード７を上層半導体チップ２と下層半導体チップ３とで
挟んだ構造を採用することも可能である。
【００６０】なお、上記第１〜第１０の実施例では各部
間の電気的接続を金属細線８で実現していたが、そのう
ちの一部又は全部を箔状配線に置き換えることができ
る。この箔状配線は、フィルムキャリアで見られるよう
に、絶縁膜上に金属箔を貼り合わせて配線をパターンニ
ングしたものである。このような箔状配線の端子部が各
部の電極端子５に熱圧着で接続される。
【００６１】また、各実施例における樹脂封止には、加
熱金型への液状樹脂の注型成形、半硬化型樹脂による注
型成形、液状樹脂の滴下によるポッティング成形、ペレ
ット状の固形樹脂の加熱溶融成形等の方法を採用するこ
とができる。
【００６２】
【発明の効果】以上のように、本発明によれば、種類の
異なる複数の単独機能半導体チップを組み合わせて複合
機能半導体装置にすることで実装面積の小さい樹脂封止
型半導体パッケージが実現でき、回路設計が単純化され
て開発期間が短縮される。そして電気的性能も改善さ
れ、しかも単独機能半導体チップを用いることで半導体
チップの工程標準化が実現できて原価低減が図れる。加
えて、単独機能半導体チップの組合せにより色々な機能
の半導体装置が実現できる等の効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る半導体装置の構成
を示す図であって、（ａ）は分解斜視図、（ｂ）は断面
図である。
【図２】本発明の第２の実施例に係る半導体装置の構成
を示す図であって、（ａ）は分解斜視図、（ｂ）は断面
図である。
【図３】本発明の第３の実施例に係る半導体装置の構成
を示す図であって、（ａ）は分解斜視図、（ｂ）は断面
図である。
【図４】本発明の第４の実施例に係る半導体装置の構成
を示す図であって、（ａ）は分解斜視図、（ｂ）は断面
図である。
【図５】本発明の第５の実施例に係る半導体装置の構成
を示す図であって、（ａ）は分解斜視図、（ｂ）は断面
図である。
【図６】本発明の第６の実施例に係る半導体装置の構成
を示す図であって、（ａ）は分解斜視図、（ｂ）は断面
図である。
【図７】本発明の第７の実施例に係る半導体装置の構成
を示す図であって、（ａ）は分解斜視図、（ｂ）は断面
図である。
【図８】本発明の第８の実施例に係る半導体装置の構成
を示す図であって、（ａ）は分解斜視図、（ｂ）は断面
図である。
【図９】本発明の第９の実施例に係る半導体装置の構成
を示す図であって、（ａ）は分解斜視図、（ｂ）は断面
図である。
【図１０】本発明の第１０の実施例に係る半導体装置の
構成を示す図であって、（ａ）は分解斜視図、（ｂ）は
断面図である。
【図１１】複数個の半導体チップを備えた従来の半導体
装置の構成を示す図であって、（ａ）は分解斜視図、
（ｂ）は断面図である。
【符号の説明】
１，２，３ 半導体チップ ４ パッケージ ５ 電極端子 ６ 配線基板 ７ インナーリード ８ 金属細線 ９ ダイパッド １０ 封止樹脂 １１ アウターリード １２，２２ 有機絶縁膜 １３ ダイアタッチ部 １４ａ 中空型パッケージ １４ｂ プリント配線基板 １５ 有機層（半硬化型接着剤） １６ バスバー

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 複数個の半導体チップが２層以上積み重
    なって構成され、下層半導体チップの主面と上層半導体
    チップの裏面との間に絶縁膜を有し、前記上層半導体チ
    ップと下層半導体チップとは前記絶縁膜を介して接合さ
    れたことを特徴とする半導体装置。
  2. 【請求項２】 複数個の半導体チップが２層以上積み重
    なって構成され、下層半導体チップの主面と上層半導体
    チップの裏面との間に絶縁層を有し、該絶縁層は表面及
    び裏面のうちの少なくとも一方に導電性材料からなる配
    線を有し、前記上層半導体チップと下層半導体チップと
    は前記配線を有する絶縁層を介して接合されたことを特
    徴とする半導体装置。
  3. 【請求項３】 請求項１又は２に記載の半導体装置にお
    いて、 最下層半導体チップの裏面はリードフレームのダイパッ
    ド表面に固着されたことを特徴とする半導体装置。
  4. 【請求項４】 請求項１又は２に記載の半導体装置にお
    いて、 最下層半導体チップの裏面は絶縁膜を介してリードフレ
    ームのインナーリード表面に固着されたことを特徴とす
    る半導体装置。
  5. 【請求項５】 請求項１又は２に記載の半導体装置にお
    いて、 最下層半導体チップの裏面は中空型パッケージのダイア
    タッチ部に固着されたことを特徴とする半導体装置。
  6. 【請求項６】 請求項１又は２に記載の半導体装置にお
    いて、 最下層半導体チップの裏面はプリント配線基板のダイア
    タッチ部に固着されたことを特徴とする半導体装置。
  7. 【請求項７】 複数個の半導体チップが２層以上積み重
    なって構成され、下層半導体チップの主面と上層半導体
    チップの裏面との間に半硬化型の有機層を有し、前記上
    層半導体チップと下層半導体チップとは前記有機層を加
    熱することによって接合されたことを特徴とする半導体
    装置。
  8. 【請求項８】 請求項７記載の半導体装置において、 最下層半導体チップの裏面はリードフレームのダイパッ
    ド表面に固着されたことを特徴とする半導体装置。
  9. 【請求項９】 請求項７記載の半導体装置において、 最下層半導体チップの裏面は絶縁膜を介してリードフレ
    ームのインナーリード表面に固着されたことを特徴とす
    る半導体装置。
  10. 【請求項１０】 請求項７記載の半導体装置において、 最下層半導体チップの裏面は中空型パッケージのダイア
    タッチ部に固着されたことを特徴とする半導体装置。
  11. 【請求項１１】 請求項７記載の半導体装置において、 最下層半導体チップの裏面はプリント配線基板のダイア
    タッチ部に固着されたことを特徴とする半導体装置。
  12. 【請求項１２】 複数個の半導体チップが２層以上積み
    重なって構成され、下層半導体チップの主面と上層半導
    体チップの裏面との間にリードフレームの一部を有し、
    前記上層半導体チップと下層半導体チップとは各々絶縁
    膜を介して前記リードフレームの一部に接合されたこと
    を特徴とする半導体装置。
  13. 【請求項１３】 請求項１〜１２のいずれか１項に記載
    の半導体装置を製造するための方法であって、 絶縁膜上に貼り合わせた金属箔にパターンを施したプリ
    ント配線を熱圧着で前記複数個の半導体チップの電極端
    子に接続することにより前記半導体装置の電気的接続を
    実現することを特徴とする半導体装置の製造方法。
  14. 【請求項１４】 請求項１〜１２のいずれか１項に記載
    の半導体装置を製造するための方法であって、 少なくとも前記複数個の半導体チップを樹脂封止するこ
    とを特徴とする半導体装置の製造方法。
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Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100223125B1 (ko) * 1996-12-31 1999-10-15 윤종용 칩 온 칩 구조를 갖는 적층 칩 패키지
JP2002217355A (ja) * 2001-01-18 2002-08-02 Kyocera Corp 半導体装置
JP2002217357A (ja) * 2001-01-19 2002-08-02 Kyocera Corp 半導体装置
JP2002217360A (ja) * 2001-01-18 2002-08-02 Kyocera Corp 半導体装置
KR100390466B1 (ko) * 1999-12-30 2003-07-04 앰코 테크놀로지 코리아 주식회사 멀티칩 모듈 반도체패키지
KR100393101B1 (ko) * 2000-12-29 2003-07-31 앰코 테크놀로지 코리아 주식회사 반도체패키지 및 그 제조 방법
KR100399724B1 (ko) * 2000-12-29 2003-09-29 앰코 테크놀로지 코리아 주식회사 반도체패키지
KR100537893B1 (ko) * 1998-11-04 2006-02-28 삼성전자주식회사 리드 프레임과 이를 이용한 적층 칩 패키지
JP2006186053A (ja) * 2004-12-27 2006-07-13 Shinko Electric Ind Co Ltd 積層型半導体装置
JP2007258751A (ja) * 2007-06-25 2007-10-04 Renesas Technology Corp 半導体装置
JP2009260373A (ja) * 2009-07-27 2009-11-05 Fujitsu Microelectronics Ltd 半導体装置及びその製造方法及び半導体基板
JP2009540606A (ja) * 2006-06-15 2009-11-19 マーベル ワールド トレード リミテッド スタックダイパッケージ
JP2010535404A (ja) * 2007-05-16 2010-11-18 クゥアルコム・インコーポレイテッド ダイ積層システムおよび方法
CN114420570A (zh) * 2021-12-30 2022-04-29 江西万年芯微电子有限公司 一种封装装片结构设计方法

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100223125B1 (ko) * 1996-12-31 1999-10-15 윤종용 칩 온 칩 구조를 갖는 적층 칩 패키지
KR100537893B1 (ko) * 1998-11-04 2006-02-28 삼성전자주식회사 리드 프레임과 이를 이용한 적층 칩 패키지
KR100390466B1 (ko) * 1999-12-30 2003-07-04 앰코 테크놀로지 코리아 주식회사 멀티칩 모듈 반도체패키지
KR100393101B1 (ko) * 2000-12-29 2003-07-31 앰코 테크놀로지 코리아 주식회사 반도체패키지 및 그 제조 방법
KR100399724B1 (ko) * 2000-12-29 2003-09-29 앰코 테크놀로지 코리아 주식회사 반도체패키지
JP2002217355A (ja) * 2001-01-18 2002-08-02 Kyocera Corp 半導体装置
JP2002217360A (ja) * 2001-01-18 2002-08-02 Kyocera Corp 半導体装置
JP2002217357A (ja) * 2001-01-19 2002-08-02 Kyocera Corp 半導体装置
JP2006186053A (ja) * 2004-12-27 2006-07-13 Shinko Electric Ind Co Ltd 積層型半導体装置
JP2009540606A (ja) * 2006-06-15 2009-11-19 マーベル ワールド トレード リミテッド スタックダイパッケージ
JP2010535404A (ja) * 2007-05-16 2010-11-18 クゥアルコム・インコーポレイテッド ダイ積層システムおよび方法
US9159694B2 (en) 2007-05-16 2015-10-13 Qualcomm Incorporated Die stacking system and method
JP2017079332A (ja) * 2007-05-16 2017-04-27 クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ ダイ積層システムおよび方法
JP2007258751A (ja) * 2007-06-25 2007-10-04 Renesas Technology Corp 半導体装置
JP2009260373A (ja) * 2009-07-27 2009-11-05 Fujitsu Microelectronics Ltd 半導体装置及びその製造方法及び半導体基板
CN114420570A (zh) * 2021-12-30 2022-04-29 江西万年芯微电子有限公司 一种封装装片结构设计方法

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