JPH11238855A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH11238855A JPH11238855A JP10037719A JP3771998A JPH11238855A JP H11238855 A JPH11238855 A JP H11238855A JP 10037719 A JP10037719 A JP 10037719A JP 3771998 A JP3771998 A JP 3771998A JP H11238855 A JPH11238855 A JP H11238855A
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Abstract
(57)【要約】
【課題】 強誘電体膜を含む半導体装置において、強誘
電体膜の結晶化の際の酸化雰囲気中における高温熱処理
による導体パターンの劣化を回避し、また多層配線構造
を形成する場合に金属層の堆積に伴い生じる強誘電体膜
の劣化を回避する。 【解決手段】 導体プラグの形成を強誘電体膜の酸化雰
囲気中での高温熱処理の後に行い、多層配線構造を、め
っき工程により行う。
電体膜の結晶化の際の酸化雰囲気中における高温熱処理
による導体パターンの劣化を回避し、また多層配線構造
を形成する場合に金属層の堆積に伴い生じる強誘電体膜
の劣化を回避する。 【解決手段】 導体プラグの形成を強誘電体膜の酸化雰
囲気中での高温熱処理の後に行い、多層配線構造を、め
っき工程により行う。
Description
【０００１】
【発明の属する技術分野】本発明は一般に半導体装置に
関し、特に強誘電体膜あるいは高誘電体膜を使った半導
体装置の製造に関する。ＰＺＴ（Ｐｂ（Ｚｒx Ｔ
ｉ1-x ）Ｏ3 ）やＳＢＴ（ＳｒＢｉ2 Ｔａ2 Ｏ9 ）等の
強誘電体は自発分極を有することを特徴とし、半導体装
置、特にキャパシタに情報を蓄積する不揮発性半導体メ
モリ装置（ＦｅＲＡＭ）への応用について、多くの研究
がなされている。また、ＳＢＴやＳＴＯ等の高誘電体は
高い誘電率を特徴とし、揮発性半導体メモリ装置（ＤＲ
ＡＭ）への応用が研究されている。特にＦｅＲＡＭは高
速で、また構成が簡単であり、さらに光ディスク装置や
ハードディスク装置に比べて小型かつ堅牢であるため、
コンピュータの主記憶装置のほか、メモリーカード等の
携帯型コンピュータの記憶装置への応用が期待されてい
る。
関し、特に強誘電体膜あるいは高誘電体膜を使った半導
体装置の製造に関する。ＰＺＴ（Ｐｂ（Ｚｒx Ｔ
ｉ1-x ）Ｏ3 ）やＳＢＴ（ＳｒＢｉ2 Ｔａ2 Ｏ9 ）等の
強誘電体は自発分極を有することを特徴とし、半導体装
置、特にキャパシタに情報を蓄積する不揮発性半導体メ
モリ装置（ＦｅＲＡＭ）への応用について、多くの研究
がなされている。また、ＳＢＴやＳＴＯ等の高誘電体は
高い誘電率を特徴とし、揮発性半導体メモリ装置（ＤＲ
ＡＭ）への応用が研究されている。特にＦｅＲＡＭは高
速で、また構成が簡単であり、さらに光ディスク装置や
ハードディスク装置に比べて小型かつ堅牢であるため、
コンピュータの主記憶装置のほか、メモリーカード等の
携帯型コンピュータの記憶装置への応用が期待されてい
る。
【０００２】これらの強誘電体材料は従来のＤＲＡＭで
使われていたシリコン酸化物（ＳｉＯ2 ）あるいはシリ
コン窒化物（ＳｉＮ）と異なり、典型的にはペロフスカ
イト型結晶構造を有する複酸化物であり、従来のＳｉＯ
2 膜あるいはＳｉＮ膜を形成する工程とは異なった工程
で形成する必要がある。
使われていたシリコン酸化物（ＳｉＯ2 ）あるいはシリ
コン窒化物（ＳｉＮ）と異なり、典型的にはペロフスカ
イト型結晶構造を有する複酸化物であり、従来のＳｉＯ
2 膜あるいはＳｉＮ膜を形成する工程とは異なった工程
で形成する必要がある。
【０００３】
【従来の技術】図１０は強誘電体に特徴的な自発分極の
ヒステリシス特性を示す。図１０を参照するに、電圧値
を増大させる場合と減少させる場合とで、強誘電体膜の
分極は異なったカーブに従って変化し、電圧値がゼロの
場合に＋ｃあるいは−ｃの自発分極を示す。そこで、強
誘電体を半導体メモリ装置のメモリセルキャパシタに使
った場合、自発分極＋ｃと自発分極−ｃとの間の差Ｑsw
が大きければ大きいほど、たとえメモリセルキャパシタ
が非常に微細化されていても、情報の保持が効果的かつ
確実になされる。かかる大きなヒステリシス特性を実現
するには、強誘電体を酸化雰囲気中、高温で熱処理し、
結晶化を促進する必要がある。
ヒステリシス特性を示す。図１０を参照するに、電圧値
を増大させる場合と減少させる場合とで、強誘電体膜の
分極は異なったカーブに従って変化し、電圧値がゼロの
場合に＋ｃあるいは−ｃの自発分極を示す。そこで、強
誘電体を半導体メモリ装置のメモリセルキャパシタに使
った場合、自発分極＋ｃと自発分極−ｃとの間の差Ｑsw
が大きければ大きいほど、たとえメモリセルキャパシタ
が非常に微細化されていても、情報の保持が効果的かつ
確実になされる。かかる大きなヒステリシス特性を実現
するには、強誘電体を酸化雰囲気中、高温で熱処理し、
結晶化を促進する必要がある。
【０００４】図１１（Ａ）〜（Ｄ），図１２（Ｅ）〜
（Ｇ），図１３（Ｈ）〜（Ｋ）および図１４（Ｌ）〜
（Ｎ）は、従来のＦｅＲＡＭ１０の製造工程を示す。図
１１（Ａ）を参照するに、ＦｅＲＡＭ１０はＰ型Ｓｉ基
板１１と、前記Ｓｉ基板１１上に形成され、前記Ｓｉ基
板１１の表面上において活性領域を画成するフィールド
酸化膜１２Ａ〜１２Ｃと、前記活性領域に対応して形成
されるＰ型ウェル１１ＡおよびＮ型ウェル１１Ｂと、前
記Ｐ型ウェル１１ＡおよびＮ型ウェル１１Ｂのそれぞれ
の表面に形成され、各々側壁絶縁膜を形成されたＷある
いはポリシリコンよりなるゲート電極１３Ａおよび１３
Ｂと、前記Ｐ型ウェル１１Ａ中、前記ゲート電極１３Ａ
の両側に形成されたｎ型の拡散領域１１ａおよび１１ｂ
と、前記Ｎ型ウェル１１Ｂ中、前記ゲート電極１３Ｂの
両側に形成されたｐ型の拡散領域１１ｃおよび１１ｄと
を含み、前記フィールド酸化膜１２Ａ上には、他のメモ
リセルのゲート電極に連続するワード線パターン１３Ｃ
が延在する。同様に、前記フィールド酸化膜１２Ｂ上に
は、他のメモリセルのゲート電極に連続する別のワード
線パターン１３Ｄが延在する。前記ゲート電極１３Ａお
よび１３Ｂは、それぞれＰ型ウェル１１Ａの表面および
Ｎ型ウェル１１Ｂの表面との間に、図示しないゲート酸
化膜を有する。
（Ｇ），図１３（Ｈ）〜（Ｋ）および図１４（Ｌ）〜
（Ｎ）は、従来のＦｅＲＡＭ１０の製造工程を示す。図
１１（Ａ）を参照するに、ＦｅＲＡＭ１０はＰ型Ｓｉ基
板１１と、前記Ｓｉ基板１１上に形成され、前記Ｓｉ基
板１１の表面上において活性領域を画成するフィールド
酸化膜１２Ａ〜１２Ｃと、前記活性領域に対応して形成
されるＰ型ウェル１１ＡおよびＮ型ウェル１１Ｂと、前
記Ｐ型ウェル１１ＡおよびＮ型ウェル１１Ｂのそれぞれ
の表面に形成され、各々側壁絶縁膜を形成されたＷある
いはポリシリコンよりなるゲート電極１３Ａおよび１３
Ｂと、前記Ｐ型ウェル１１Ａ中、前記ゲート電極１３Ａ
の両側に形成されたｎ型の拡散領域１１ａおよび１１ｂ
と、前記Ｎ型ウェル１１Ｂ中、前記ゲート電極１３Ｂの
両側に形成されたｐ型の拡散領域１１ｃおよび１１ｄと
を含み、前記フィールド酸化膜１２Ａ上には、他のメモ
リセルのゲート電極に連続するワード線パターン１３Ｃ
が延在する。同様に、前記フィールド酸化膜１２Ｂ上に
は、他のメモリセルのゲート電極に連続する別のワード
線パターン１３Ｄが延在する。前記ゲート電極１３Ａお
よび１３Ｂは、それぞれＰ型ウェル１１Ａの表面および
Ｎ型ウェル１１Ｂの表面との間に、図示しないゲート酸
化膜を有する。
【０００５】さらに、前記ゲート電極１３Ａ，１３Ｂお
よびワード線パターン１３Ｃ，１３ＤはＣＶＤ酸化膜１
４により覆われ、さらに前記ＣＶＤ酸化膜１４上には平
坦化された表面を有する層間絶縁膜１５が形成される。
次に、図１１（Ｂ）の工程で、前記層間絶縁膜１５およ
びその下のＣＶＤ酸化膜１４を貫通して、それぞれ拡散
領域１１ａ，１１ｂ，１１ｃおよび１１ｄを露出するコ
ンタクトホール１５Ａ，１５Ｂ，１５Ｃおよび１５Ｄが
形成され、図１１（Ｃ）の工程で、前記層間絶縁膜１５
上に、前記コンタクトホール１５Ａ，１５Ｂ，１５Ｃお
よび１５Ｄを埋めるように、Ｗ層１６が形成される。さ
らに、図１１（Ｄ）の工程で、前記Ｗ層１６をＣＭＰ
（化学機械研磨）等により前記層間絶縁膜１５の表面か
ら除去し、前記コンタクトホール１５Ａ〜１５Ｄをそれ
ぞれ埋めるＷプラグ１６Ａ〜１６Ｄが形成される。前記
Ｗプラグ１６Ａ〜１６Ｄは、前記コンタクトホール１５
Ａ〜１５Ｄを介して前記拡散領域１１ａ〜１１ｄにそれ
ぞれコンタクトする。また、図１１（Ｂ）の工程では前
記層間絶縁膜１５中に前記ワード線１３Ｄを露出する浅
いコンタクトホール１５Ｅが形成され、図１１（Ｄ）の
工程において、前記コンタクトホール１５Ｅを埋める導
体プラグ１６Ｅが形成される。
よびワード線パターン１３Ｃ，１３ＤはＣＶＤ酸化膜１
４により覆われ、さらに前記ＣＶＤ酸化膜１４上には平
坦化された表面を有する層間絶縁膜１５が形成される。
次に、図１１（Ｂ）の工程で、前記層間絶縁膜１５およ
びその下のＣＶＤ酸化膜１４を貫通して、それぞれ拡散
領域１１ａ，１１ｂ，１１ｃおよび１１ｄを露出するコ
ンタクトホール１５Ａ，１５Ｂ，１５Ｃおよび１５Ｄが
形成され、図１１（Ｃ）の工程で、前記層間絶縁膜１５
上に、前記コンタクトホール１５Ａ，１５Ｂ，１５Ｃお
よび１５Ｄを埋めるように、Ｗ層１６が形成される。さ
らに、図１１（Ｄ）の工程で、前記Ｗ層１６をＣＭＰ
（化学機械研磨）等により前記層間絶縁膜１５の表面か
ら除去し、前記コンタクトホール１５Ａ〜１５Ｄをそれ
ぞれ埋めるＷプラグ１６Ａ〜１６Ｄが形成される。前記
Ｗプラグ１６Ａ〜１６Ｄは、前記コンタクトホール１５
Ａ〜１５Ｄを介して前記拡散領域１１ａ〜１１ｄにそれ
ぞれコンタクトする。また、図１１（Ｂ）の工程では前
記層間絶縁膜１５中に前記ワード線１３Ｄを露出する浅
いコンタクトホール１５Ｅが形成され、図１１（Ｄ）の
工程において、前記コンタクトホール１５Ｅを埋める導
体プラグ１６Ｅが形成される。
【０００６】次に、図１２（Ｅ）の工程で、前記層間絶
縁膜１５上に絶縁膜１７をＳｉＮ膜およびＳｉＯ2 膜を
順次堆積することにより形成し、さらに図１２（Ｆ）の
工程で、前記絶縁膜１７上にＰｔ膜１８、ＰＺＴ膜１９
およびＰｔ膜２０を順次堆積する。さらに、図１２
（Ｇ）の工程で前記Ｐｔ膜１８、ＰＺＴ膜１９およびＰ
ｔ膜２０をパターニングすることにより、下部電極１８
Ａ、強誘電体膜１９Ａおよび上部電極２０Ａよりなるキ
ャパシタＣを前記絶縁膜１７上に形成する。ただし、前
記下部電極１８ＡはＰｔ膜１８のパターニングにより形
成され、前記強誘電体膜１９Ａは前記ＰＺＴ膜１９のパ
ターニングにより形成され、さらに前記上部電極２０Ａ
はＰｔ膜２０のパターニングにより形成される。図１２
（Ｇ）の構造は、前記強誘電体膜１９Ａの結晶化のた
め、酸化雰囲気中８００°Ｃにおいて約１時間熱処理さ
れる。
縁膜１５上に絶縁膜１７をＳｉＮ膜およびＳｉＯ2 膜を
順次堆積することにより形成し、さらに図１２（Ｆ）の
工程で、前記絶縁膜１７上にＰｔ膜１８、ＰＺＴ膜１９
およびＰｔ膜２０を順次堆積する。さらに、図１２
（Ｇ）の工程で前記Ｐｔ膜１８、ＰＺＴ膜１９およびＰ
ｔ膜２０をパターニングすることにより、下部電極１８
Ａ、強誘電体膜１９Ａおよび上部電極２０Ａよりなるキ
ャパシタＣを前記絶縁膜１７上に形成する。ただし、前
記下部電極１８ＡはＰｔ膜１８のパターニングにより形
成され、前記強誘電体膜１９Ａは前記ＰＺＴ膜１９のパ
ターニングにより形成され、さらに前記上部電極２０Ａ
はＰｔ膜２０のパターニングにより形成される。図１２
（Ｇ）の構造は、前記強誘電体膜１９Ａの結晶化のた
め、酸化雰囲気中８００°Ｃにおいて約１時間熱処理さ
れる。
【０００７】次に、図１３（Ｈ）の工程において、前記
絶縁膜１７上に前記キャパシタＣを覆うように別のＣＶ
Ｄ絶縁膜２１を堆積し、さらに図１３（Ｉ）の工程にお
いて前記ＣＶＤ絶縁膜２１中に、前記Ｗプラグ１６Ａ〜
１６Ｄに対応したコンタクトホール２１Ａ〜２１Ｄを形
成する。さらに図１３（Ｉ）の工程では、前記ＣＶＤ絶
縁膜２１中に、前記キャパシタＣの上部電極２０Ａおよ
び下部電極１８Ａをそれぞれ露出するコンタクトホール
２１Ｅおよび２１Ｇ、さらに前記ワード線１３Ｄ上のＷ
プラグ１６Ｅを露出するコンタクトホール２１Ｆが形成
され、さらに図１３（Ｊ）の工程において、前記コンタ
クトホール２１Ａ〜２１Ｇに対応して、前記ＣＶＤ絶縁
膜２１上にＴｉＮパターン２２Ａ〜２２Ｄ，２２Ｆ〜２
２Ｇが形成される。ただし、図示の例では、ＴｉＮパタ
ーン２２Ａは前記キャパシタＣの上部電極２０Ａと導体
プラグ１６Ａとを結ぶローカル配線を形成する。
絶縁膜１７上に前記キャパシタＣを覆うように別のＣＶ
Ｄ絶縁膜２１を堆積し、さらに図１３（Ｉ）の工程にお
いて前記ＣＶＤ絶縁膜２１中に、前記Ｗプラグ１６Ａ〜
１６Ｄに対応したコンタクトホール２１Ａ〜２１Ｄを形
成する。さらに図１３（Ｉ）の工程では、前記ＣＶＤ絶
縁膜２１中に、前記キャパシタＣの上部電極２０Ａおよ
び下部電極１８Ａをそれぞれ露出するコンタクトホール
２１Ｅおよび２１Ｇ、さらに前記ワード線１３Ｄ上のＷ
プラグ１６Ｅを露出するコンタクトホール２１Ｆが形成
され、さらに図１３（Ｊ）の工程において、前記コンタ
クトホール２１Ａ〜２１Ｇに対応して、前記ＣＶＤ絶縁
膜２１上にＴｉＮパターン２２Ａ〜２２Ｄ，２２Ｆ〜２
２Ｇが形成される。ただし、図示の例では、ＴｉＮパタ
ーン２２Ａは前記キャパシタＣの上部電極２０Ａと導体
プラグ１６Ａとを結ぶローカル配線を形成する。
【０００８】さらに、図１３（Ｋ）の工程において前記
ＣＶＤ絶縁膜２１上に前記ＴｉＮパターン２２Ａ〜２２
Ｇを覆うように別の層間絶縁膜２３を堆積し、図１４
（Ｌ）の工程で前記層間絶縁膜２３に前記ＴｉＮパター
ン２２Ｂ〜２２Ｄおよび２２Ｆ〜２２Ｇを露出するコン
タクトホール２３Ｂ〜２３Ｄおよび２３Ｆ〜２３Ｇを形
成する。さらに図１４（Ｍ）の工程において、前記層間
絶縁膜２３上に前記コンタクトホール２３Ｂ〜２３Ｄお
よび２３Ｅ〜２３Ｇにおいて前記ＴｉＮパターン２２Ｂ
〜２２Ｄおよび２２Ｄ〜２２Ｇとコンタクトするように
Ａｌ配線パターン２４Ｂ〜２４Ｄおよび２４Ｆ〜２４Ｇ
をそれぞれ形成し、さらに図１４（Ｎ）の工程で、前記
層間絶縁膜２３上に前記Ａｌ配線パターン２４Ｂ〜２４
Ｄおよび２４Ｆ〜２４Ｇを覆うようにさらに別の層間絶
縁膜２５を形成する。
ＣＶＤ絶縁膜２１上に前記ＴｉＮパターン２２Ａ〜２２
Ｇを覆うように別の層間絶縁膜２３を堆積し、図１４
（Ｌ）の工程で前記層間絶縁膜２３に前記ＴｉＮパター
ン２２Ｂ〜２２Ｄおよび２２Ｆ〜２２Ｇを露出するコン
タクトホール２３Ｂ〜２３Ｄおよび２３Ｆ〜２３Ｇを形
成する。さらに図１４（Ｍ）の工程において、前記層間
絶縁膜２３上に前記コンタクトホール２３Ｂ〜２３Ｄお
よび２３Ｅ〜２３Ｇにおいて前記ＴｉＮパターン２２Ｂ
〜２２Ｄおよび２２Ｄ〜２２Ｇとコンタクトするように
Ａｌ配線パターン２４Ｂ〜２４Ｄおよび２４Ｆ〜２４Ｇ
をそれぞれ形成し、さらに図１４（Ｎ）の工程で、前記
層間絶縁膜２３上に前記Ａｌ配線パターン２４Ｂ〜２４
Ｄおよび２４Ｆ〜２４Ｇを覆うようにさらに別の層間絶
縁膜２５を形成する。
【０００９】
【発明が解決しようとする課題】図１１（Ａ）〜図１４
（Ｎ）のＦｅＲＡＭ１０の製造工程では、前記キャパシ
タＣの強誘電体膜１９Ａが図１０に示すようなＱsw値の
大きいヒステリシス特性を有するように、特に図１２
（Ｆ）あるいは図１２（Ｇ）の工程において、前記ＰＺ
Ｔ膜１９を酸化雰囲気中、８００°Ｃ程度の高温で１時
間程度熱処理して結晶化を促進する工程が必要である。
しかし、このような酸素雰囲気中における高温熱処理
は、すでに形成されているＷプラグ１６Ａ〜１６Ｄある
いは１６Ｅの特に底部においてコンタクト抵抗を増大さ
せる効果があり、望ましくない。この問題は前記絶縁膜
１７に酸素を遮断するためにＳｉＮ層を含めても、十分
に抑制できない。
（Ｎ）のＦｅＲＡＭ１０の製造工程では、前記キャパシ
タＣの強誘電体膜１９Ａが図１０に示すようなＱsw値の
大きいヒステリシス特性を有するように、特に図１２
（Ｆ）あるいは図１２（Ｇ）の工程において、前記ＰＺ
Ｔ膜１９を酸化雰囲気中、８００°Ｃ程度の高温で１時
間程度熱処理して結晶化を促進する工程が必要である。
しかし、このような酸素雰囲気中における高温熱処理
は、すでに形成されているＷプラグ１６Ａ〜１６Ｄある
いは１６Ｅの特に底部においてコンタクト抵抗を増大さ
せる効果があり、望ましくない。この問題は前記絶縁膜
１７に酸素を遮断するためにＳｉＮ層を含めても、十分
に抑制できない。
【００１０】図１５は、図１１（Ａ）〜図１４（Ｎ）の
工程で製造されたＦｅＲＡＭ１０について、図１２
（Ｇ）の工程において酸素雰囲気中８００°Ｃで熱処理
を行った場合のＰ−チャネルＭＯＳトランジスタのソー
ス−ドレイン間におけるコンタクト抵抗およびＮ−チャ
ネルＭＯＳトランジスタのソース−ドレイン間における
コンタクト抵抗の時間依存性を示す。図中、横軸は秒で
表した時間を、また縦軸は熱処理を行わなかった場合の
ＦｅＲＡＭのソース−ドレインコンタクト抵抗に対する
ソース−ドレインコンタクト抵抗の比率を示している。
工程で製造されたＦｅＲＡＭ１０について、図１２
（Ｇ）の工程において酸素雰囲気中８００°Ｃで熱処理
を行った場合のＰ−チャネルＭＯＳトランジスタのソー
ス−ドレイン間におけるコンタクト抵抗およびＮ−チャ
ネルＭＯＳトランジスタのソース−ドレイン間における
コンタクト抵抗の時間依存性を示す。図中、横軸は秒で
表した時間を、また縦軸は熱処理を行わなかった場合の
ＦｅＲＡＭのソース−ドレインコンタクト抵抗に対する
ソース−ドレインコンタクト抵抗の比率を示している。
【００１１】図１５を参照するに、ＦｅＲＡＭ１０を構
成するｐ−チャネルＭＯＳトランジスタおよびｎ−チャ
ネルＭＯＳトランジスタ共、熱処理時間と共にコンタク
ト抵抗はいったん減少するが、その後増大に転じ、その
後は時間と共に増加しつづけるることがわかる。また、
従来のＦｅＲＡＭ１０では、かかる熱処理の結果、メカ
ニズムは現在のところ十分に解明されていないが、リー
ク電流が増大する傾向が観察されている。さらに、かか
る酸素雰囲気中における高温熱処理の結果、Ｗプラグ１
６Ａ〜１６Ｅの表面が酸化により膨張し、絶縁膜１７あ
るいは２１にひび割れが生じる問題が観察されている。
成するｐ−チャネルＭＯＳトランジスタおよびｎ−チャ
ネルＭＯＳトランジスタ共、熱処理時間と共にコンタク
ト抵抗はいったん減少するが、その後増大に転じ、その
後は時間と共に増加しつづけるることがわかる。また、
従来のＦｅＲＡＭ１０では、かかる熱処理の結果、メカ
ニズムは現在のところ十分に解明されていないが、リー
ク電流が増大する傾向が観察されている。さらに、かか
る酸素雰囲気中における高温熱処理の結果、Ｗプラグ１
６Ａ〜１６Ｅの表面が酸化により膨張し、絶縁膜１７あ
るいは２１にひび割れが生じる問題が観察されている。
【００１２】そこで、本発明は従来の課題を解決した新
規で有用な半導体装置の製造方法を提供することを概括
的課題とする。本発明のより具体的な課題は、強誘電体
層を含む半導体装置の製造において、前記強誘電体層の
結晶化を促進すべく酸素雰囲気中で高温熱処理を行った
場合にもコンタクト抵抗の増大あるいはリーク電流の増
大の問題を回避できる製造方法を提供することにある。
規で有用な半導体装置の製造方法を提供することを概括
的課題とする。本発明のより具体的な課題は、強誘電体
層を含む半導体装置の製造において、前記強誘電体層の
結晶化を促進すべく酸素雰囲気中で高温熱処理を行った
場合にもコンタクト抵抗の増大あるいはリーク電流の増
大の問題を回避できる製造方法を提供することにある。
【００１３】
【課題を解決するための手段】本発明は、上記の課題
を、請求項１に記載したように、基板上に活性素子を形
成する工程と、前記基板上に、前記活性素子を覆うよう
に層間絶縁膜を形成する工程と、前記層間絶縁膜上に強
誘電体膜または高誘電体膜を形成する工程と、前記強誘
電体膜または高誘電体膜を、酸素雰囲気中の熱処理によ
り結晶化する工程と、前記層間絶縁膜中にコンタクトホ
ールを形成する工程と、前記コンタクトホールを埋める
導体プラグを形成する工程とを含む半導体装置の製造方
法において、前記コンタクトホールは、前記強誘電体膜
または高誘電体膜の結晶化工程よりも後に形成されるこ
とを特徴とする半導体装置の製造方法により、または請
求項２に記載したように、さらに、前記層間絶縁膜と前
記強誘電体膜または高誘電体膜との間に下部電極層を堆
積する工程と、前記強誘電体膜または高誘電体膜上に上
部電極層を堆積する工程とを含むことを特徴とする請求
項１記載の半導体装置の製造方法により、または請求項
３に記載したように、前記強誘電体膜または高誘電体膜
を形成する工程は、さらに前記下部電極層、前記強誘電
体膜または高誘電体膜および前記上部電極層をパターニ
ングしてキャパシタを形成する工程を含むことを特徴と
する請求項２記載の半導体装置の製造方法により、また
は請求項４に記載したように、前記導体プラグを形成す
る工程は、金属のめっきにより形成することを特徴とす
る請求項１〜３のうち、いずれか一項記載の半導体装置
の製造方法により、または請求項５に記載したように、
さらに、前記キャパシタを覆うように別の層間絶縁膜を
形成する工程と、前記別の層間絶縁膜中に開口部を形成
する工程と、前記開口部を導体のめっきにより埋める工
程とを含むことを特徴とする請求項１〜４のうち、いず
れか一項記載の半導体装置の製造方法により、または請
求項６に記載したように、前記開口部を導体のめっきに
より埋める工程は、前記別の層間絶縁膜上に、前記開口
部を覆うように、前記開口部の形状に対応した形状の電
極膜を形成する工程と、前記電極膜上に導体層をめっき
により、前記開口部を埋めるように形成する工程と、前
記電極膜上の導体層を、研磨により除去する工程とを含
み、前記研磨は前記電極膜が研磨ストッパとなるような
条件で実行されることを特徴とする請求項５記載の半導
体装置の製造方法により、または請求項７に記載したよ
うに、さらに前記層間絶縁膜を研磨により平坦化する工
程を含むことを特徴とする請求項１〜４のうち、いずれ
か一項記載の半導体装置の製造方法により、または請求
項８に記載したように、強誘電体膜または高誘電体膜を
含む半導体装置の製造方法において、基板上に強誘電体
膜または高誘電体膜を形成する工程と、前記強誘電体膜
または高誘電体膜を、酸化雰囲気中において熱処理し、
結晶化する工程と、前記結晶化工程の後、前記強誘電体
膜または高誘電体膜を覆うように、前記基板上に層間絶
縁膜を堆積する工程と、前記層間絶縁膜中に開口部を形
成する工程と、前記開口部を埋めるように、導体層を金
属のめっきにより形成する工程とを含むことを特徴とす
る半導体装置の製造方法により、または請求項９に記載
したように、基板と、前記基板上に形成された活性素子
と、前記基板上に形成された強誘電体膜または高誘電体
膜と、前記基板上に、前記強誘電体膜または高誘電体膜
を覆うように形成された層間絶縁膜と、前記層間絶縁膜
中に形成された開口部と、前記開口部を埋めるＣｕパタ
ーンとを含むことを特徴とする半導体装置により、また
は請求項１０に記載したように、基板と、前記基板上に
形成された活性素子と、前記活性素子を覆う層間絶縁膜
と、前記層間絶縁膜上に形成された、強誘電体膜または
高誘電体膜を含むキャパシタと、前記層間絶縁膜上に、
前記キャパシタを覆うように形成された絶縁膜と、前記
絶縁膜中に、その下の前記層間絶縁膜を貫通して形成さ
れ、前記活性素子の一部を露出する開口部と、前記開口
部を、その下端から上端まで埋める導体プラグとよりな
る半導体装置により、解決する。 ［作用］本発明の第１の特徴によれば、前記コンタクト
ホールを酸化雰囲気中高温で行われる強誘電体膜の結晶
化工程の後で形成することにより、前記コンタクトホー
ルを埋める金属が酸化されることがなく、コンタクト抵
抗の増大やリーク電流の増大、あるいは酸化物形成に伴
うコンタクトホールを覆う絶縁膜のクラックの問題が回
避される。
を、請求項１に記載したように、基板上に活性素子を形
成する工程と、前記基板上に、前記活性素子を覆うよう
に層間絶縁膜を形成する工程と、前記層間絶縁膜上に強
誘電体膜または高誘電体膜を形成する工程と、前記強誘
電体膜または高誘電体膜を、酸素雰囲気中の熱処理によ
り結晶化する工程と、前記層間絶縁膜中にコンタクトホ
ールを形成する工程と、前記コンタクトホールを埋める
導体プラグを形成する工程とを含む半導体装置の製造方
法において、前記コンタクトホールは、前記強誘電体膜
または高誘電体膜の結晶化工程よりも後に形成されるこ
とを特徴とする半導体装置の製造方法により、または請
求項２に記載したように、さらに、前記層間絶縁膜と前
記強誘電体膜または高誘電体膜との間に下部電極層を堆
積する工程と、前記強誘電体膜または高誘電体膜上に上
部電極層を堆積する工程とを含むことを特徴とする請求
項１記載の半導体装置の製造方法により、または請求項
３に記載したように、前記強誘電体膜または高誘電体膜
を形成する工程は、さらに前記下部電極層、前記強誘電
体膜または高誘電体膜および前記上部電極層をパターニ
ングしてキャパシタを形成する工程を含むことを特徴と
する請求項２記載の半導体装置の製造方法により、また
は請求項４に記載したように、前記導体プラグを形成す
る工程は、金属のめっきにより形成することを特徴とす
る請求項１〜３のうち、いずれか一項記載の半導体装置
の製造方法により、または請求項５に記載したように、
さらに、前記キャパシタを覆うように別の層間絶縁膜を
形成する工程と、前記別の層間絶縁膜中に開口部を形成
する工程と、前記開口部を導体のめっきにより埋める工
程とを含むことを特徴とする請求項１〜４のうち、いず
れか一項記載の半導体装置の製造方法により、または請
求項６に記載したように、前記開口部を導体のめっきに
より埋める工程は、前記別の層間絶縁膜上に、前記開口
部を覆うように、前記開口部の形状に対応した形状の電
極膜を形成する工程と、前記電極膜上に導体層をめっき
により、前記開口部を埋めるように形成する工程と、前
記電極膜上の導体層を、研磨により除去する工程とを含
み、前記研磨は前記電極膜が研磨ストッパとなるような
条件で実行されることを特徴とする請求項５記載の半導
体装置の製造方法により、または請求項７に記載したよ
うに、さらに前記層間絶縁膜を研磨により平坦化する工
程を含むことを特徴とする請求項１〜４のうち、いずれ
か一項記載の半導体装置の製造方法により、または請求
項８に記載したように、強誘電体膜または高誘電体膜を
含む半導体装置の製造方法において、基板上に強誘電体
膜または高誘電体膜を形成する工程と、前記強誘電体膜
または高誘電体膜を、酸化雰囲気中において熱処理し、
結晶化する工程と、前記結晶化工程の後、前記強誘電体
膜または高誘電体膜を覆うように、前記基板上に層間絶
縁膜を堆積する工程と、前記層間絶縁膜中に開口部を形
成する工程と、前記開口部を埋めるように、導体層を金
属のめっきにより形成する工程とを含むことを特徴とす
る半導体装置の製造方法により、または請求項９に記載
したように、基板と、前記基板上に形成された活性素子
と、前記基板上に形成された強誘電体膜または高誘電体
膜と、前記基板上に、前記強誘電体膜または高誘電体膜
を覆うように形成された層間絶縁膜と、前記層間絶縁膜
中に形成された開口部と、前記開口部を埋めるＣｕパタ
ーンとを含むことを特徴とする半導体装置により、また
は請求項１０に記載したように、基板と、前記基板上に
形成された活性素子と、前記活性素子を覆う層間絶縁膜
と、前記層間絶縁膜上に形成された、強誘電体膜または
高誘電体膜を含むキャパシタと、前記層間絶縁膜上に、
前記キャパシタを覆うように形成された絶縁膜と、前記
絶縁膜中に、その下の前記層間絶縁膜を貫通して形成さ
れ、前記活性素子の一部を露出する開口部と、前記開口
部を、その下端から上端まで埋める導体プラグとよりな
る半導体装置により、解決する。 ［作用］本発明の第１の特徴によれば、前記コンタクト
ホールを酸化雰囲気中高温で行われる強誘電体膜の結晶
化工程の後で形成することにより、前記コンタクトホー
ルを埋める金属が酸化されることがなく、コンタクト抵
抗の増大やリーク電流の増大、あるいは酸化物形成に伴
うコンタクトホールを覆う絶縁膜のクラックの問題が回
避される。
【００１４】本発明の第２の特徴によれば、前記コンタ
クトホールを埋める金属プラグ、あるいは層間絶縁膜中
の開口部を埋める金属パターンを、従来の気相堆積工程
ではなくめっき工程により形成することにより、形成さ
れた強誘電体膜が還元雰囲気にさらされることがなく、
強誘電体膜の特性の劣化が回避される。
クトホールを埋める金属プラグ、あるいは層間絶縁膜中
の開口部を埋める金属パターンを、従来の気相堆積工程
ではなくめっき工程により形成することにより、形成さ
れた強誘電体膜が還元雰囲気にさらされることがなく、
強誘電体膜の特性の劣化が回避される。
【００１５】
【発明の実施の形態】［第１実施例］図１（Ａ）〜
（Ｄ），図２（Ｅ）〜（Ｇ），図３（Ｈ）〜（Ｋ）図４
（Ｌ）〜（Ｎ），図５（Ｏ）〜（Ｑ）および図６
（Ｒ），（Ｓ）は、本発明の第１実施例によるＦｅＲＡ
Ｍ３０の製造工程を示す。
（Ｄ），図２（Ｅ）〜（Ｇ），図３（Ｈ）〜（Ｋ）図４
（Ｌ）〜（Ｎ），図５（Ｏ）〜（Ｑ）および図６
（Ｒ），（Ｓ）は、本発明の第１実施例によるＦｅＲＡ
Ｍ３０の製造工程を示す。
【００１６】図１（Ａ）を参照するに、ＦｅＲＡＭ３０
はＰ型Ｓｉ基板３１と、前記Ｓｉ基板３１上に形成さ
れ、前記Ｓｉ基板３１の表面上において活性領域を画成
するフィールド酸化膜３２Ａ〜３２Ｃと、前記活性領域
に対応して形成されるＰ型ウェル３１ＡおよびＮ型ウェ
ル３１Ｂと、前記Ｐ型ウェル３１ＡおよびＮ型ウェル３
１Ｂのそれぞれの表面に形成され、各々側壁絶縁膜を形
成されたたＷあるいはポリシリコンよりなるゲート電極
３３Ａおよび３３Ｂと、前記Ｐ型ウェル３１Ａ中、前記
ゲート電極３３Ａの両側に形成されたｎ型の拡散領域３
１ａおよび３１ｂと、前記Ｎ型ウェル３１Ｂ中、前記ゲ
ート電極３３Ｂの両側に形成されたｐ型の拡散領域３１
ｃおよび３１ｄとを含み、前記フィールド酸化膜３２Ａ
上には、他のメモリセルのゲート電極に連続するワード
線パターン３３Ｃが延在する。同様に、前記フィールド
酸化膜３２Ｂ上には、他のメモリセルのゲート電極に連
続する別のワード線パターン３３Ｄが延在する。前記ゲ
ート電極３３Ａおよび３３Ｂは、それぞれＰ型ウェル３
１Ａの表面およびＮ型ウェル３１Ｂの表面との間に、図
示しないゲート酸化膜を有する。
はＰ型Ｓｉ基板３１と、前記Ｓｉ基板３１上に形成さ
れ、前記Ｓｉ基板３１の表面上において活性領域を画成
するフィールド酸化膜３２Ａ〜３２Ｃと、前記活性領域
に対応して形成されるＰ型ウェル３１ＡおよびＮ型ウェ
ル３１Ｂと、前記Ｐ型ウェル３１ＡおよびＮ型ウェル３
１Ｂのそれぞれの表面に形成され、各々側壁絶縁膜を形
成されたたＷあるいはポリシリコンよりなるゲート電極
３３Ａおよび３３Ｂと、前記Ｐ型ウェル３１Ａ中、前記
ゲート電極３３Ａの両側に形成されたｎ型の拡散領域３
１ａおよび３１ｂと、前記Ｎ型ウェル３１Ｂ中、前記ゲ
ート電極３３Ｂの両側に形成されたｐ型の拡散領域３１
ｃおよび３１ｄとを含み、前記フィールド酸化膜３２Ａ
上には、他のメモリセルのゲート電極に連続するワード
線パターン３３Ｃが延在する。同様に、前記フィールド
酸化膜３２Ｂ上には、他のメモリセルのゲート電極に連
続する別のワード線パターン３３Ｄが延在する。前記ゲ
ート電極３３Ａおよび３３Ｂは、それぞれＰ型ウェル３
１Ａの表面およびＮ型ウェル３１Ｂの表面との間に、図
示しないゲート酸化膜を有する。
【００１７】さらに、前記ゲート電極３３Ａ，３３Ｂお
よびワード線パターン３３Ｃ，３３ＤはＣＶＤ酸化膜３
４により覆われ、さらに前記ＣＶＤ酸化膜３４上には平
坦化された表面を有する層間絶縁膜３５が形成される。
次に、図１（Ｂ）の工程で、前記層間絶縁膜３５上に図
１２（Ｅ）の絶縁膜１７に対応する絶縁膜３７をＳｉＮ
膜およびＳｉＯ2 膜を順次堆積することにより形成し、
さらに図１（Ｃ）の工程で、前記絶縁膜３７上にＰｔ膜
３８、ＰＺＴ膜あるいはＳＴＯ膜３９およびＰｔ膜４０
を順次堆積する。さらに、図１（Ｄ）の工程で前記Ｐｔ
膜３８、ＰＺＴ膜３９およびＰｔ膜４０をパターニング
することにより、下部電極３８Ａ、強誘電体膜３９Ａお
よび上部電極４０ＡよりなるキャパシタＣを前記絶縁膜
３７上に形成する。ただし、前記下部電極３８ＡはＰｔ
膜３８のパターニングにより形成され、前記強誘電体膜
３９Ａは前記ＰＺＴあるいはＳＢＴ膜３９のパターニン
グにより形成され、さらに前記上部電極４０ＡはＰｔ膜
４０のパターニングにより形成される。
よびワード線パターン３３Ｃ，３３ＤはＣＶＤ酸化膜３
４により覆われ、さらに前記ＣＶＤ酸化膜３４上には平
坦化された表面を有する層間絶縁膜３５が形成される。
次に、図１（Ｂ）の工程で、前記層間絶縁膜３５上に図
１２（Ｅ）の絶縁膜１７に対応する絶縁膜３７をＳｉＮ
膜およびＳｉＯ2 膜を順次堆積することにより形成し、
さらに図１（Ｃ）の工程で、前記絶縁膜３７上にＰｔ膜
３８、ＰＺＴ膜あるいはＳＴＯ膜３９およびＰｔ膜４０
を順次堆積する。さらに、図１（Ｄ）の工程で前記Ｐｔ
膜３８、ＰＺＴ膜３９およびＰｔ膜４０をパターニング
することにより、下部電極３８Ａ、強誘電体膜３９Ａお
よび上部電極４０ＡよりなるキャパシタＣを前記絶縁膜
３７上に形成する。ただし、前記下部電極３８ＡはＰｔ
膜３８のパターニングにより形成され、前記強誘電体膜
３９Ａは前記ＰＺＴあるいはＳＢＴ膜３９のパターニン
グにより形成され、さらに前記上部電極４０ＡはＰｔ膜
４０のパターニングにより形成される。
【００１８】図１（Ｄ）の構造は、さらに酸化雰囲気中
約８００°Ｃにおいて１時間程度熱処理され、前記強誘
電体膜３９Ａが結晶化される。前記酸化雰囲気中の高温
熱処理は、図１（Ｃ）の段階で行ってもよい。次に、図
２（Ｅ）の工程において、前記絶縁膜３７上に前記キャ
パシタＣを覆うように別のＣＶＤ絶縁膜４１を堆積し、
さらに図２（Ｆ）の工程において前記ＣＶＤ絶縁膜４１
中に、図１３（Ｉ）のコンタクトホール２１Ｅに対応し
前記キャパシタＣの上部電極４０Ａを露出するコンタク
トホール４１Ｅおよび図１３（Ｈ）のコンタクトホール
２１Ｇに対応し前記下部電極１８Ａを露出するコンタク
トホール４１Ｇが形成される。さらに図２（Ｇ）の工程
において、前記コンタクトホール４１Ｅおよび４１Ｇに
対応して、前記ＣＶＤ絶縁膜４１上にＴｉＮパターン４
２Ｅおよび４２Ｇをそれぞれ形成する。
約８００°Ｃにおいて１時間程度熱処理され、前記強誘
電体膜３９Ａが結晶化される。前記酸化雰囲気中の高温
熱処理は、図１（Ｃ）の段階で行ってもよい。次に、図
２（Ｅ）の工程において、前記絶縁膜３７上に前記キャ
パシタＣを覆うように別のＣＶＤ絶縁膜４１を堆積し、
さらに図２（Ｆ）の工程において前記ＣＶＤ絶縁膜４１
中に、図１３（Ｉ）のコンタクトホール２１Ｅに対応し
前記キャパシタＣの上部電極４０Ａを露出するコンタク
トホール４１Ｅおよび図１３（Ｈ）のコンタクトホール
２１Ｇに対応し前記下部電極１８Ａを露出するコンタク
トホール４１Ｇが形成される。さらに図２（Ｇ）の工程
において、前記コンタクトホール４１Ｅおよび４１Ｇに
対応して、前記ＣＶＤ絶縁膜４１上にＴｉＮパターン４
２Ｅおよび４２Ｇをそれぞれ形成する。
【００１９】本実施例では、さらに図３（Ｈ）の工程に
おいて、絶縁層４１，３７，３５および３４を順次貫通
して拡散領域３１ａ，３１ｂ，３１ｃおよび３１ｄをそ
れぞれ露出するコンタクトホール３５Ａ，３５Ｂ，３５
Ｃおよび３５Ｄがドライエッチング工程により形成され
る。同時に、前記ワード線３３Ｄを露出するコンタクト
ホール３５Ｅも、前記絶縁層４１，３７および３４を貫
通して形成される。
おいて、絶縁層４１，３７，３５および３４を順次貫通
して拡散領域３１ａ，３１ｂ，３１ｃおよび３１ｄをそ
れぞれ露出するコンタクトホール３５Ａ，３５Ｂ，３５
Ｃおよび３５Ｄがドライエッチング工程により形成され
る。同時に、前記ワード線３３Ｄを露出するコンタクト
ホール３５Ｅも、前記絶縁層４１，３７および３４を貫
通して形成される。
【００２０】次に、図３（Ｉ）の工程において、図３
（Ｈ）の構造上にＴｉＮ膜４２をスパッタリングにより
一様に堆積し、さらに図３（Ｊ）の工程で前記ＴｉＮ膜
４２上に薄いＣｕ膜をスパッタにより堆積し、形成され
たＣｕ膜を電極に、図３（Ｈ）の構造上にＣｕ層４３を
電解めっき法により形成する。前記ＴｉＮ膜４２は前記
コンタクトホール３５Ａ〜３５Ｄおよび３５Ｅに対応す
る形状を有し、その結果電解めっきＣｕ層４３は前記コ
ンタクトホール３５Ａ〜３５Ｄおよび３５Ｅを埋めるよ
うに成長する。
（Ｈ）の構造上にＴｉＮ膜４２をスパッタリングにより
一様に堆積し、さらに図３（Ｊ）の工程で前記ＴｉＮ膜
４２上に薄いＣｕ膜をスパッタにより堆積し、形成され
たＣｕ膜を電極に、図３（Ｈ）の構造上にＣｕ層４３を
電解めっき法により形成する。前記ＴｉＮ膜４２は前記
コンタクトホール３５Ａ〜３５Ｄおよび３５Ｅに対応す
る形状を有し、その結果電解めっきＣｕ層４３は前記コ
ンタクトホール３５Ａ〜３５Ｄおよび３５Ｅを埋めるよ
うに成長する。
【００２１】さらに、図３（Ｋ）の工程で前記Ｃｕ層４
３およびその下のＴｉＮ膜４２はＣＭＰ法により選択的
に除去され、Ｃｕよりなる導体プラグ４３Ａ〜４３Ｅお
よびＴｉＮパターン４２Ｅ，４２Ｇが露出された構造が
得られる。ＣＭＰ法による研磨は、研磨速度の選択性の
結果、前記ＣＶＤ絶縁膜４１が露出した時点で自動的に
停止する。
３およびその下のＴｉＮ膜４２はＣＭＰ法により選択的
に除去され、Ｃｕよりなる導体プラグ４３Ａ〜４３Ｅお
よびＴｉＮパターン４２Ｅ，４２Ｇが露出された構造が
得られる。ＣＭＰ法による研磨は、研磨速度の選択性の
結果、前記ＣＶＤ絶縁膜４１が露出した時点で自動的に
停止する。
【００２２】次に、図４（Ｌ）の工程において、前記導
体プラグ４３Ａ〜４３Ｅに対応して図１３（Ｊ）のＴｉ
Ｎパターン２２Ａ〜２２Ｄ，２２Ｆ〜２２Ｇに対応する
ＴｉＮパターン４２Ａ〜４２Ｄ，４２Ｆ〜４２Ｇが形成
され、さらに図４（Ｍ）の工程において図４（Ｌ）の構
造上に層間絶縁膜４４がＣＶＤ法等により堆積される。
ただし、図示の例ではパターン４２ＡはキャパシタＣの
上部電極４０Ａと導体プラグ４３Ａとを接続するローカ
ル配線を形成する。また、図４（Ｌ）のＴｉＮパターン
４２Ｇは図３（Ｋ）のＴｉＮパターン４２Ｇに連続して
形成される。
体プラグ４３Ａ〜４３Ｅに対応して図１３（Ｊ）のＴｉ
Ｎパターン２２Ａ〜２２Ｄ，２２Ｆ〜２２Ｇに対応する
ＴｉＮパターン４２Ａ〜４２Ｄ，４２Ｆ〜４２Ｇが形成
され、さらに図４（Ｍ）の工程において図４（Ｌ）の構
造上に層間絶縁膜４４がＣＶＤ法等により堆積される。
ただし、図示の例ではパターン４２ＡはキャパシタＣの
上部電極４０Ａと導体プラグ４３Ａとを接続するローカ
ル配線を形成する。また、図４（Ｌ）のＴｉＮパターン
４２Ｇは図３（Ｋ）のＴｉＮパターン４２Ｇに連続して
形成される。
【００２３】さらに図４（Ｎ）の工程で前記層間絶縁膜
４４中に前記ＴｉＮパターン４２Ｂ〜４２Ｇを露出する
コンタクトホール４４Ｂ〜４４Ｄおよび４４Ｆ〜４４Ｇ
が形成され、さらに図５（Ｏ）の工程で前記層間絶縁膜
４４上にＴｉＮ膜４５をスパッタリングにより形成した
後、図５（Ｐ）の工程において前記ＴｉＮ膜４５中に前
記コンタクトホール４４Ｂ〜４４Ｄおよび４４Ｆ〜４４
Ｇにそれぞれ対応して形成された凹部４５Ｂ〜４５Ｄお
よび４５Ｆ〜４５Ｇを埋めるように、薄いＣｕ膜をスパ
ッタリングにより堆積後、Ｃｕ層４６が電解めっき法に
より形成される。
４４中に前記ＴｉＮパターン４２Ｂ〜４２Ｇを露出する
コンタクトホール４４Ｂ〜４４Ｄおよび４４Ｆ〜４４Ｇ
が形成され、さらに図５（Ｏ）の工程で前記層間絶縁膜
４４上にＴｉＮ膜４５をスパッタリングにより形成した
後、図５（Ｐ）の工程において前記ＴｉＮ膜４５中に前
記コンタクトホール４４Ｂ〜４４Ｄおよび４４Ｆ〜４４
Ｇにそれぞれ対応して形成された凹部４５Ｂ〜４５Ｄお
よび４５Ｆ〜４５Ｇを埋めるように、薄いＣｕ膜をスパ
ッタリングにより堆積後、Ｃｕ層４６が電解めっき法に
より形成される。
【００２４】次に、前記層間絶縁膜４４上に残るＣｕ層
４６およびその下のＴｉＮ膜４５は図５（Ｑ）の工程に
おいてＣＭＰ法により選択的に研磨・除去され、前記コ
ンタクトホール４３Ｂ〜４３Ｄおよび４３Ｆ〜４３Ｇに
おいてＣｕプラグ４６Ａ〜４６Ｄおよび４６Ｆ〜４６Ｇ
がそれぞれ形成される。さらに図６（Ｒ）の工程におい
て、前記コンタクトホール４３Ｂ〜４３Ｄおよび４３Ｆ
〜４３Ｇにおいて前記Ｃｕプラグ４６Ｂ〜４６Ｄおよび
４６Ｆ〜４６Ｇとコンタクトするように、Ａｌ配線パタ
ーン４７Ｂ〜４７Ｄおよび４７Ｆ〜４７Ｇをそれぞれ形
成する。さらに図６（Ｓ）の工程で、前記層間絶縁膜４
４上に前記Ａｌ配線パターン４７Ｂ〜４７Ｄおよび４７
Ｆ〜４７Ｇを覆うようにさらに別の層間絶縁膜４８を形
成する。
４６およびその下のＴｉＮ膜４５は図５（Ｑ）の工程に
おいてＣＭＰ法により選択的に研磨・除去され、前記コ
ンタクトホール４３Ｂ〜４３Ｄおよび４３Ｆ〜４３Ｇに
おいてＣｕプラグ４６Ａ〜４６Ｄおよび４６Ｆ〜４６Ｇ
がそれぞれ形成される。さらに図６（Ｒ）の工程におい
て、前記コンタクトホール４３Ｂ〜４３Ｄおよび４３Ｆ
〜４３Ｇにおいて前記Ｃｕプラグ４６Ｂ〜４６Ｄおよび
４６Ｆ〜４６Ｇとコンタクトするように、Ａｌ配線パタ
ーン４７Ｂ〜４７Ｄおよび４７Ｆ〜４７Ｇをそれぞれ形
成する。さらに図６（Ｓ）の工程で、前記層間絶縁膜４
４上に前記Ａｌ配線パターン４７Ｂ〜４７Ｄおよび４７
Ｆ〜４７Ｇを覆うようにさらに別の層間絶縁膜４８を形
成する。
【００２５】本実施例によれば、導体プラグ４３Ａ〜４
３Ｅは強誘電体膜３９Ａの酸化雰囲気中での熱処理の後
で形成されるため、熱処理による影響は受けない。ま
た、導体プラグ４３Ａ〜４３Ｅ、あるいは他の導体プラ
グ４６Ｂ〜４６Ｄ、さらに導体プラグ４６Ｆ〜４６Ｇは
電解めっきにより形成されるため、ＣＶＤ等の気相堆積
法におけるような還元雰囲気は必要なく、このため前記
酸化雰囲気中で熱処理した強誘電体膜３９Ａの特性、例
えばＱSW値が導体プラグの形成により劣化する等の問題
は生じない。このため、本実施例によれば、多層配線構
造を有するＦｅＲＡＭを、ＦｅＲＡＭの特性を劣化させ
ることなく形成することが可能になる。 ［第２実施例］図７（Ａ）〜（Ｂ）および図８（Ｃ）〜
（Ｇ）は、本発明の第２実施例によるＦｅＲＡＭ３０の
製造方法を示す。ただし、図中先に説明した部分には同
一の参照符号を付し、説明を省略する。
３Ｅは強誘電体膜３９Ａの酸化雰囲気中での熱処理の後
で形成されるため、熱処理による影響は受けない。ま
た、導体プラグ４３Ａ〜４３Ｅ、あるいは他の導体プラ
グ４６Ｂ〜４６Ｄ、さらに導体プラグ４６Ｆ〜４６Ｇは
電解めっきにより形成されるため、ＣＶＤ等の気相堆積
法におけるような還元雰囲気は必要なく、このため前記
酸化雰囲気中で熱処理した強誘電体膜３９Ａの特性、例
えばＱSW値が導体プラグの形成により劣化する等の問題
は生じない。このため、本実施例によれば、多層配線構
造を有するＦｅＲＡＭを、ＦｅＲＡＭの特性を劣化させ
ることなく形成することが可能になる。 ［第２実施例］図７（Ａ）〜（Ｂ）および図８（Ｃ）〜
（Ｇ）は、本発明の第２実施例によるＦｅＲＡＭ３０の
製造方法を示す。ただし、図中先に説明した部分には同
一の参照符号を付し、説明を省略する。
【００２６】図７（Ａ）は先の実施例の図４（Ｍ）に対
応し、図４（Ｌ）の構造上に層間絶縁膜４４を堆積した
状態を示す。本実施例では、次に図７（Ｂ）の工程にお
いて前記層間絶縁膜４４をＣＭＰ法を使った研磨工程に
より平坦化し、図８（Ｃ）の工程において、平坦化され
た層間絶縁膜４４中にコンタクトホール４４Ｂ〜４４Ｄ
および４４Ｆ〜４４Ｇを形成する。
応し、図４（Ｌ）の構造上に層間絶縁膜４４を堆積した
状態を示す。本実施例では、次に図７（Ｂ）の工程にお
いて前記層間絶縁膜４４をＣＭＰ法を使った研磨工程に
より平坦化し、図８（Ｃ）の工程において、平坦化され
た層間絶縁膜４４中にコンタクトホール４４Ｂ〜４４Ｄ
および４４Ｆ〜４４Ｇを形成する。
【００２７】次に、図８（Ｄ）の工程において、前記層
間絶縁膜４４上にＴｉＮ膜４５をスパッタリングにより
形成した後、図８（Ｅ）の工程において前記ＴｉＮ膜４
５中に前記コンタクトホール４４Ｂ〜４４Ｄおよび４４
Ｆ〜４４Ｇにそれぞれ対応して形成された凹部４５Ｂ〜
４５Ｄおよび４５Ｆ〜４５Ｇを埋めるように、Ｃｕプラ
グ４６Ｂ〜４６Ｄおよび４６Ｆ〜４６Ｇを、Ｃｕ層のス
パッタリングおよびめっき、さらにＣＭＰ研磨工程によ
り形成する。
間絶縁膜４４上にＴｉＮ膜４５をスパッタリングにより
形成した後、図８（Ｅ）の工程において前記ＴｉＮ膜４
５中に前記コンタクトホール４４Ｂ〜４４Ｄおよび４４
Ｆ〜４４Ｇにそれぞれ対応して形成された凹部４５Ｂ〜
４５Ｄおよび４５Ｆ〜４５Ｇを埋めるように、Ｃｕプラ
グ４６Ｂ〜４６Ｄおよび４６Ｆ〜４６Ｇを、Ｃｕ層のス
パッタリングおよびめっき、さらにＣＭＰ研磨工程によ
り形成する。
【００２８】さらに、図８（Ｆ）の工程において図８
（Ｅ）の構造上にＡｌ層４７を堆積し、これを図８
（Ｇ）の工程でパターニングしてＡｌ配線パターン４７
Ｂ〜４７Ｄおよび４７Ｆ〜４７Ｇをそれぞれ形成する。
本実施例によれば、図８（Ｃ）のコンタクトホールを形
成する工程において層間絶縁膜４４が平坦化されている
ため、高解像度露光系を使った非常に微細化されたコン
タクトホールを形成することができる。このため、より
一層の多層化が容易になる。 ［第３実施例］図９（Ａ）〜（Ｃ）は本発明の第３実施
例によるＦｅＲＡＭの製造方法を示す。ただし、図中先
に説明した部分には同一の参照符号を付し、説明を省略
する。
（Ｅ）の構造上にＡｌ層４７を堆積し、これを図８
（Ｇ）の工程でパターニングしてＡｌ配線パターン４７
Ｂ〜４７Ｄおよび４７Ｆ〜４７Ｇをそれぞれ形成する。
本実施例によれば、図８（Ｃ）のコンタクトホールを形
成する工程において層間絶縁膜４４が平坦化されている
ため、高解像度露光系を使った非常に微細化されたコン
タクトホールを形成することができる。このため、より
一層の多層化が容易になる。 ［第３実施例］図９（Ａ）〜（Ｃ）は本発明の第３実施
例によるＦｅＲＡＭの製造方法を示す。ただし、図中先
に説明した部分には同一の参照符号を付し、説明を省略
する。
【００２９】図９（Ａ）は先の実施例の図３（Ｊ）の工
程に対応し、ＴｉＮ膜４２で覆われた図３（Ｉ）の構造
上にＣＶＤ絶縁膜４３が形成される。本実施例では、次
の図９（Ｂ）のＣＭＰ工程を、前記ＴｉＮ膜４２の下の
ＣＶＤ絶縁膜４１を研磨ストッパに使う代わりに、前記
ＴｉＮ膜４２が残るような選択性を与える条件で実行
し、その結果図９（Ｂ）の構造上にはＴｉＮ膜４２が研
磨ストッパとして残留する。その後スパッタリングによ
りＴｉＮ膜４２を堆積後、これをパターニングすること
により、図４（Ｌ）に対応する図９（Ｃ）の構造を得
る。
程に対応し、ＴｉＮ膜４２で覆われた図３（Ｉ）の構造
上にＣＶＤ絶縁膜４３が形成される。本実施例では、次
の図９（Ｂ）のＣＭＰ工程を、前記ＴｉＮ膜４２の下の
ＣＶＤ絶縁膜４１を研磨ストッパに使う代わりに、前記
ＴｉＮ膜４２が残るような選択性を与える条件で実行
し、その結果図９（Ｂ）の構造上にはＴｉＮ膜４２が研
磨ストッパとして残留する。その後スパッタリングによ
りＴｉＮ膜４２を堆積後、これをパターニングすること
により、図４（Ｌ）に対応する図９（Ｃ）の構造を得
る。
【００３０】本実施例によれば、ＣＭＰ法により研磨さ
れる構造にキャパシタＣに対応する凸部が含まれている
場合でも、前記ＴｉＮ膜４２が研磨ストッパとなるた
め、研磨がキャパシタＣにまで到達するおそれがなく、
ＦｅＲＡＭ製造の際の歩留まりおよび効率を向上させる
ことができる。 ［第４実施例］以上に説明した本発明の各実施例では、
強誘電体キャパシタＣが形成された後の多層配線構造の
形成において、導体プラグの形成をＣｕ等の金属の電解
めっきにより形成しているため、例えばＷプラグを形成
する場合に使われるＷＦ6 等のような強い還元性雰囲気
が使われることがなく、形成された強誘電体キャパシタ
Ｃの特性が劣化することがない。このことはまた、かか
る電解めっきを使った多層配線構造の形成が、先に図１
１（Ａ）〜図１４（Ｎ）で説明した従来のＦｅＲＡＭ１
０の製造方法においても有効であることを示している。
れる構造にキャパシタＣに対応する凸部が含まれている
場合でも、前記ＴｉＮ膜４２が研磨ストッパとなるた
め、研磨がキャパシタＣにまで到達するおそれがなく、
ＦｅＲＡＭ製造の際の歩留まりおよび効率を向上させる
ことができる。 ［第４実施例］以上に説明した本発明の各実施例では、
強誘電体キャパシタＣが形成された後の多層配線構造の
形成において、導体プラグの形成をＣｕ等の金属の電解
めっきにより形成しているため、例えばＷプラグを形成
する場合に使われるＷＦ6 等のような強い還元性雰囲気
が使われることがなく、形成された強誘電体キャパシタ
Ｃの特性が劣化することがない。このことはまた、かか
る電解めっきを使った多層配線構造の形成が、先に図１
１（Ａ）〜図１４（Ｎ）で説明した従来のＦｅＲＡＭ１
０の製造方法においても有効であることを示している。
【００３１】本発明の第４実施例においては、まず図１
１（Ａ）〜図１３（Ｊ）に示す工程により、Ｓｉ基板１
１上にメモリセルトランジスタおよび強誘電体キャパシ
タＣを形成した後、図４（Ｍ）〜図６（Ｓ）の工程によ
り多層配線構造を形成する。ただし、図１３（Ｊ）の工
程は図４（Ｌ）の状態に対応していることに注意すべき
である。
１（Ａ）〜図１３（Ｊ）に示す工程により、Ｓｉ基板１
１上にメモリセルトランジスタおよび強誘電体キャパシ
タＣを形成した後、図４（Ｍ）〜図６（Ｓ）の工程によ
り多層配線構造を形成する。ただし、図１３（Ｊ）の工
程は図４（Ｌ）の状態に対応していることに注意すべき
である。
【００３２】本実施例によれば、前記強誘電体キャパシ
タＣの酸化雰囲気中での高温熱処理に伴うＷプラグの抵
抗値の増大あるいはリーク電流の増大の問題こそあるも
のの、強誘電体キャパシタの特性を劣化させることなく
多層配線構造を形成することが可能である。以上に説明
した本発明の各実施例において、多層配線構造を形成す
る際の金属層のめっきはＣｕに限定されるものではな
く、Ａｕやその他の金属であってもよい。
タＣの酸化雰囲気中での高温熱処理に伴うＷプラグの抵
抗値の増大あるいはリーク電流の増大の問題こそあるも
のの、強誘電体キャパシタの特性を劣化させることなく
多層配線構造を形成することが可能である。以上に説明
した本発明の各実施例において、多層配線構造を形成す
る際の金属層のめっきはＣｕに限定されるものではな
く、Ａｕやその他の金属であってもよい。
【００３３】また、前記多層配線構造において、めっき
で形成される配線構造は導体プラグに限定されるもので
はなく、いわゆるダマシン構造を有する導体パターンで
あってもよい。さらに、前記キャパシタＣを構成する誘
電体材料は前記ＰＺＴあるいはＳＢＴに限定されるもの
ではなく、ＢａＴｉＯ3 ，ＬｉＮｂＯ3 等の強誘電体材
料、あるいはＳＴＯ（ＳｒＴｉＯ3 ）やＴａ2 Ｏ5 等の
高誘電材料であってもよい。これらの強誘電体膜あるい
は高誘電体膜は、いずれも結晶化の際に酸化雰囲気中で
の高温の熱処理を必要とし、かつ結晶化後に還元性雰囲
気と反応すると、比較的容易に還元を受けてしまうもの
である。
で形成される配線構造は導体プラグに限定されるもので
はなく、いわゆるダマシン構造を有する導体パターンで
あってもよい。さらに、前記キャパシタＣを構成する誘
電体材料は前記ＰＺＴあるいはＳＢＴに限定されるもの
ではなく、ＢａＴｉＯ3 ，ＬｉＮｂＯ3 等の強誘電体材
料、あるいはＳＴＯ（ＳｒＴｉＯ3 ）やＴａ2 Ｏ5 等の
高誘電材料であってもよい。これらの強誘電体膜あるい
は高誘電体膜は、いずれも結晶化の際に酸化雰囲気中で
の高温の熱処理を必要とし、かつ結晶化後に還元性雰囲
気と反応すると、比較的容易に還元を受けてしまうもの
である。
【００３４】以上、本発明を好ましい実施例について説
明したが、本発明はかかる特定の実施例に限定されるも
のではなく、本発明の要旨内において様々な変形・変更
が可能である。
明したが、本発明はかかる特定の実施例に限定されるも
のではなく、本発明の要旨内において様々な変形・変更
が可能である。
【００３５】
【発明の効果】請求項１〜３および１０記載の本発明の
第１の特徴によれば、前記コンタクトホールを酸化雰囲
気中高温で行われる強誘電体膜の結晶化工程の後で形成
することにより、前記コンタクトホールを埋める金属が
強誘電体膜の結晶化工程で酸化されることがなく、コン
タクト抵抗の増大やリーク電流の増大、あるいは酸化物
形成に伴うコンタクトホールのクラックの問題が回避さ
れる。
第１の特徴によれば、前記コンタクトホールを酸化雰囲
気中高温で行われる強誘電体膜の結晶化工程の後で形成
することにより、前記コンタクトホールを埋める金属が
強誘電体膜の結晶化工程で酸化されることがなく、コン
タクト抵抗の増大やリーク電流の増大、あるいは酸化物
形成に伴うコンタクトホールのクラックの問題が回避さ
れる。
【００３６】請求項４〜９記載の本発明の第２の特徴に
よれば、前記コンタクトホールを埋める金属プラグ、あ
るいは層間絶縁膜中の開口部を埋める金属パターンを、
従来の気相堆積工程ではなくめっき工程により形成する
ことにより、形成された強誘電体膜が還元雰囲気にさら
されることがなく、強誘電体膜の特性の劣化が回避され
る。
よれば、前記コンタクトホールを埋める金属プラグ、あ
るいは層間絶縁膜中の開口部を埋める金属パターンを、
従来の気相堆積工程ではなくめっき工程により形成する
ことにより、形成された強誘電体膜が還元雰囲気にさら
されることがなく、強誘電体膜の特性の劣化が回避され
る。
【図１】（Ａ）〜（Ｄ）は、本発明の第１実施例による
ＦｅＲＡＭの製造工程を示す図（その（１）である。
ＦｅＲＡＭの製造工程を示す図（その（１）である。
【図２】（Ｅ）〜（Ｇ）は、本発明の第１実施例による
ＦｅＲＡＭの製造工程を示す図（その（２）である。
ＦｅＲＡＭの製造工程を示す図（その（２）である。
【図３】（Ｈ）〜（Ｋ）は、本発明の第１実施例による
ＦｅＲＡＭの製造工程を示す図（その（３）である。
ＦｅＲＡＭの製造工程を示す図（その（３）である。
【図４】（Ｌ）〜（Ｎ）は、本発明の第１実施例による
ＦｅＲＡＭの製造工程を示す図（その（４）である。
ＦｅＲＡＭの製造工程を示す図（その（４）である。
【図５】（Ｏ）〜（Ｑ）は、本発明の第１実施例による
ＦｅＲＡＭの製造工程を示す図（その（５）である。
ＦｅＲＡＭの製造工程を示す図（その（５）である。
【図６】（Ｒ）〜（Ｓ）は、本発明の第１実施例による
ＦｅＲＡＭの製造工程を示す図（その（６）である。
ＦｅＲＡＭの製造工程を示す図（その（６）である。
【図７】（Ａ）〜（Ｂ）は、本発明の第２実施例による
ＦｅＲＡＭの製造工程を示す図（その（１）である。
ＦｅＲＡＭの製造工程を示す図（その（１）である。
【図８】（Ｃ）〜（Ｇ）は、本発明の第２実施例による
ＦｅＲＡＭの製造工程を示す図（その（２）である。
ＦｅＲＡＭの製造工程を示す図（その（２）である。
【図９】（Ａ）〜（Ｃ）は、本発明の第３実施例による
ＦｅＲＡＭの製造工程を示す図である。
ＦｅＲＡＭの製造工程を示す図である。
【図１０】強誘電体膜の特性を示す図である。
【図１１】（Ａ）〜（Ｄ）は、従来のＦｅＲＡＭの製造
工程を示す図（その１）である。
工程を示す図（その１）である。
【図１２】（Ｅ）〜（Ｇ）は、従来のＦｅＲＡＭの製造
工程を示す図（その２）である。
工程を示す図（その２）である。
【図１３】（Ｈ）〜（Ｋ）は、従来のＦｅＲＡＭの製造
工程を示す図（その３）である。
工程を示す図（その３）である。
【図１４】（Ｌ）〜（Ｎ）は、従来のＦｅＲＡＭの製造
工程を示す図（その４）である。
工程を示す図（その４）である。
【図１５】従来の問題点を示す図である。
１０，３０ ＦｅＲＡＭ １１，３１ 基板 １１Ａ，３１Ａ Ｐ型ウェル １１Ｂ，３１Ｂ Ｎ型ウェル １１ａ，１１ｂ，１１ｃ，１１ｄ，３１ａ，３１ｂ，３
１ｃ，３１ｄ 拡散領域 １２Ａ〜１２Ｃ，３１Ａ〜３１Ｃ フィールド酸化膜 １３Ａ，１３Ｂ，３３Ａ，３３Ｂ ゲート電極 １４，１７，３４ ＣＶＤ絶縁膜 １５，２３，３５，４４，４８ 層間絶縁膜 １５Ａ〜１５Ｅ，２１Ａ〜２１Ｇ，２３Ｂ〜２３Ｄ，２
３Ｆ，２３Ｇ，３５Ａ〜３５Ｅ，４４Ａ〜４４Ｄ，４４
Ｆ，４４Ｇ，４５Ｂ〜４５Ｄ，４５Ｆ，４５Ｇコンタク
トホール １６Ａ〜１６Ｄ Ｗプラグ １７，３７ 絶縁膜 １８，２０，３８，４０ Ｐｔ層 １９，３９ ＰＺＴ膜 １８Ａ，３８Ａ 下部電極 １９Ａ，３９Ａ 強誘電体膜 ２０Ａ，２０Ａ 上部電極 ２２Ａ〜２２Ｄ，２２Ｆ，２２Ｇ，４２Ａ〜４２Ｄ，４
２Ｆ，４２Ｇ ＴｉＮパターン ２４Ｂ〜２４Ｄ，２４Ｆ，２４Ｇ，４７Ｂ〜４７Ｄ，４
７Ｆ，４７Ｇ Ａｌ配線パターン ４２，４５ ＴｉＮ膜 ４３，４６ Ｃｕ層 ４３Ａ〜４３Ｅ，４６Ｂ〜４６Ｄ，４６Ｆ，４６Ｇ Ｃ
ｕプラグ
１ｃ，３１ｄ 拡散領域 １２Ａ〜１２Ｃ，３１Ａ〜３１Ｃ フィールド酸化膜 １３Ａ，１３Ｂ，３３Ａ，３３Ｂ ゲート電極 １４，１７，３４ ＣＶＤ絶縁膜 １５，２３，３５，４４，４８ 層間絶縁膜 １５Ａ〜１５Ｅ，２１Ａ〜２１Ｇ，２３Ｂ〜２３Ｄ，２
３Ｆ，２３Ｇ，３５Ａ〜３５Ｅ，４４Ａ〜４４Ｄ，４４
Ｆ，４４Ｇ，４５Ｂ〜４５Ｄ，４５Ｆ，４５Ｇコンタク
トホール １６Ａ〜１６Ｄ Ｗプラグ １７，３７ 絶縁膜 １８，２０，３８，４０ Ｐｔ層 １９，３９ ＰＺＴ膜 １８Ａ，３８Ａ 下部電極 １９Ａ，３９Ａ 強誘電体膜 ２０Ａ，２０Ａ 上部電極 ２２Ａ〜２２Ｄ，２２Ｆ，２２Ｇ，４２Ａ〜４２Ｄ，４
２Ｆ，４２Ｇ ＴｉＮパターン ２４Ｂ〜２４Ｄ，２４Ｆ，２４Ｇ，４７Ｂ〜４７Ｄ，４
７Ｆ，４７Ｇ Ａｌ配線パターン ４２，４５ ＴｉＮ膜 ４３，４６ Ｃｕ層 ４３Ａ〜４３Ｅ，４６Ｂ〜４６Ｄ，４６Ｆ，４６Ｇ Ｃ
ｕプラグ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792
Claims (10)
- 【請求項１】 基板上に活性素子を形成する工程と、前
記基板上に、前記活性素子を覆うように層間絶縁膜を形
成する工程と、前記層間絶縁膜上に強誘電体膜または高
誘電体膜を形成する工程と、前記強誘電体膜または高誘
電体膜を、酸素雰囲気中の熱処理により結晶化する工程
と、前記層間絶縁膜中にコンタクトホールを形成する工
程と、前記コンタクトホールを埋める導体プラグを形成
する工程とを含む半導体装置の製造方法において、前記
コンタクトホールは、前記強誘電体膜または高誘電体膜
の結晶化工程よりも後に形成されることを特徴とする半
導体装置の製造方法。 - 【請求項２】 さらに、前記層間絶縁膜と前記強誘電体
膜または高誘電体膜との間に下部電極層を堆積する工程
と、前記強誘電体膜または高誘電体膜上に上部電極層を
堆積する工程とを含むことを特徴とする請求項１記載の
半導体装置の製造方法。 - 【請求項３】 前記強誘電体膜または高誘電体膜を形成
する工程は、さらに前記下部電極層、前記強誘電体膜ま
たは高誘電体膜および前記上部電極層をパターニングし
てキャパシタを形成する工程を含むことを特徴とする請
求項２記載の半導体装置の製造方法。 - 【請求項４】 前記導体プラグを形成する工程は、金属
のめっきにより形成することを特徴とする請求項１〜３
のうち、いずれか一項記載の半導体装置の製造方法。 - 【請求項５】 さらに、前記キャパシタを覆うように別
の層間絶縁膜を形成する工程と、前記別の層間絶縁膜中
に開口部を形成する工程と、前記開口部を導体のめっき
により埋める工程とを含むことを特徴とする請求項１〜
４のうち、いずれか一項記載の半導体装置の製造方法。 - 【請求項６】 前記開口部を導体のめっきにより埋める
工程は、前記別の層間絶縁膜上に、前記開口部を覆うよ
うに、前記開口部の形状に対応した形状の電極膜を形成
する工程と、前記電極膜上に導体層をめっきにより、前
記開口部を埋めるように形成する工程と、前記電極膜上
の導体層を、研磨により除去する工程とを含み、前記研
磨は前記電極膜が研磨ストッパとなるような条件で実行
されることを特徴とする請求項５記載の半導体装置の製
造方法。 - 【請求項７】 さらに前記層間絶縁膜を研磨により平坦
化する工程を含むことを特徴とする請求項１〜４のう
ち、いずれか一項記載の半導体装置の製造方法。 - 【請求項８】 強誘電体膜または高誘電体膜を含む半導
体装置の製造方法において、 基板上に強誘電体膜または高誘電体膜を形成する工程
と、 前記強誘電体膜または高誘電体膜を、酸化雰囲気中にお
いて熱処理し、結晶化する工程と、 前記結晶化工程の後、前記強誘電体膜または高誘電体膜
を覆うように、前記基板上に層間絶縁膜を堆積する工程
と、 前記層間絶縁膜中に開口部を形成する工程と、 前記開口部を埋めるように、導体層を金属のめっきによ
り形成する工程とを含むことを特徴とする半導体装置の
製造方法。 - 【請求項９】 基板と、 前記基板上に形成された活性素子と、 前記基板上に形成された強誘電体膜または高誘電体膜
と、 前記基板上に、前記強誘電体膜または高誘電体膜を覆う
ように形成された層間絶縁膜と、 前記層間絶縁膜中に形成された開口部と、 前記開口部を埋めるＣｕパターンとを含むことを特徴と
する半導体装置。 - 【請求項１０】 基板と、 前記基板上に形成された活性素子と、 前記活性素子を覆う層間絶縁膜と、 前記層間絶縁膜上に形成された、強誘電体膜または高誘
電体膜を含むキャパシタと、 前記層間絶縁膜上に、前記キャパシタを覆うように形成
された絶縁膜と、 前記絶縁膜中に、その下の前記層間絶縁膜を貫通して形
成され、前記活性素子の一部を露出する開口部と、 前記開口部を、その下端から上端まで埋める導体プラグ
とよりなる半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10037719A JPH11238855A (ja) | 1998-02-19 | 1998-02-19 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10037719A JPH11238855A (ja) | 1998-02-19 | 1998-02-19 | 半導体装置およびその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005096275A Division JP2005203813A (ja) | 2005-03-29 | 2005-03-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11238855A true JPH11238855A (ja) | 1999-08-31 |
| JPH11238855A5 JPH11238855A5 (ja) | 2004-12-02 |
Family
ID=12505329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10037719A Pending JPH11238855A (ja) | 1998-02-19 | 1998-02-19 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11238855A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6509593B2 (en) | 2000-06-19 | 2003-01-21 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
| US6700147B1 (en) | 2002-08-30 | 2004-03-02 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
| US6911686B1 (en) | 1999-06-17 | 2005-06-28 | Fujitsu Limited | Semiconductor memory device having planarized upper surface and a SiON moisture barrier |
| JPWO2007102214A1 (ja) * | 2006-03-08 | 2009-07-23 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
-
1998
- 1998-02-19 JP JP10037719A patent/JPH11238855A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6911686B1 (en) | 1999-06-17 | 2005-06-28 | Fujitsu Limited | Semiconductor memory device having planarized upper surface and a SiON moisture barrier |
| US7074625B2 (en) | 1999-06-17 | 2006-07-11 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
| US6509593B2 (en) | 2000-06-19 | 2003-01-21 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
| US6700147B1 (en) | 2002-08-30 | 2004-03-02 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
| JPWO2007102214A1 (ja) * | 2006-03-08 | 2009-07-23 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| US8148798B2 (en) | 2006-03-08 | 2012-04-03 | Fujitsu Semiconductor Limited | Semiconductor device and method for manufacturing the same |
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