JPH11239193A

JPH11239193A - クロック同期式通信装置

Info

Publication number: JPH11239193A
Application number: JP10041713A
Authority: JP
Inventors: Takayuki Matsumoto; 隆幸松本
Original assignee: NEC IC Microcomputer Systems Co Ltd
Current assignee: NEC IC Microcomputer Systems Co Ltd
Priority date: 1998-02-24
Filing date: 1998-02-24
Publication date: 1999-08-31
Anticipated expiration: 2018-02-24
Also published as: JP3214612B2

Abstract

(57)【要約】【課題】クロック同期式通信装置において複数種類の
長さのデータを送信する際に処理時間を短縮するととも
に処理の煩雑化を避けることができるクロック同期式通
信装置を提供することである。【解決手段】複数のデータ長のデータ転送を行うクロ
ック同期式通信装置において、割り込み終了判定信号
（ＩＮＴＣＳＩ）に基づいて、転送するデータのデータ
長の切り替えを行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はクロック同期式通信
装置に関する。

【０００２】

【従来の技術】従来一般的に用いられているクロック同
期式（３線式）シリアル通信について以下に説明する。

【０００３】たとえば、８ビットの送受信バッファを備
えた第１のクロック同期式通信装置と第２のクロック同
期式通信装置とで送受信を行う場合は、以下のような操
作で通信を行う。

【０００４】まず、通信クロックの選択を行う。このと
き、第１のクロック同期式通信装置で内部クロックを選
択した場合は、第２のクロック同期式通信装置では外部
クロックを指定する必要がある。また、第１のクロック
同期式通信装置で外部クロックを指定した場合は、第２
のクロック同期式通信装置では、内部クロックを指定す
る必要がある（以下の説明は、第１のクロック同期式通
信装置（図１のクロック同期式通信装置１）が内部クロ
ック、第２のクロック同期式通信装置（図１のクロック
同期式通信装置２）が外部クロックで動作する場合であ
る。）。

【０００５】次に、シリアル転送ビット設定レジスタに
８ビット転送の設定を行う。たとえば、2 ビット転送を
行う場合は、シリアル転送ビット設定レジスタに２ビッ
ト転送の設定を行う。

【０００６】最後に、専用レジスタにシリアル転送許可
の設定を行うことにより、シリアル通信の準備は完了す
る。

【０００７】なお、この専用レジスタは、本発明の動作
とは、直接関係しないため、詳細な説明は省く。

【０００８】通信の動作の開始について図面を参照して
説明する。

【０００９】図１は一般的なクロック同期式通信装置ど
うしの接続を示す図である。

【００１０】ここでは、図１に示すように、クロック同
期式通信装置１とクロック同期式通信装置２とが通信す
る場合について説明する。

【００１１】図２は一般的なクロック同期式通信装置の
概略ブロック図である。

【００１２】クロック同期式通信装置１または２は、図
２に示すように、内部バス３と、方向制御回路４と、シ
リアルＩ／Ｏシフト・レジスタ５と、シリアル・クロッ
ク・カウンタ６と、割り込み発生回路７と、シリアル・
クロック制御回路８と、セレクタ９と、シリアル転送ビ
ット設定レジスタ１０と、入出力バッファ１１〜１４と
で構成されている。

【００１３】また、図１０は、図２に示したシリアル・
クロック制御回路８の内部ブロック図である。

【００１４】この従来例において、シリアル・クロック
制御回路８は、クロック出力制御回路１５と、比較器１
６と、カウンタ１７と、転送ビット幅設定部１８とから
構成される。

【００１５】さらに、図３（ａ）は、図２に示した割り
込み発生回路７の内部ブロック図である。

【００１６】この従来例において、割り込み発生回路７
は、カウント値設定回路１９と、比較器２０とから構成
される。なお、図３（ａ）では比較器２０の出力のＩＮ
ＴＣＳＩがカウント値設定回路１９に入力されている
が、この従来例においては、ＩＮＴＣＳＩはカウント値
設定回路１９に入力されない。

【００１７】さらに、図９は、図３（ａ）に示したカウ
ント値設定回路１９の内部ブロック図である。

【００１８】この従来例において、カウント値設定回路
１９は、転送ビット幅設定部２１から構成される。

【００１９】通信の動作の開始について説明すると、ま
ず、クロック同期式通信装置２のシリアルＩ／Ｏシフト
・レジスタ５に“ＡＡ”（任意）のデータを書き込む。
このとき、クロック同期式通信装置２は送受信可能な状
態となり、外部からのクロック入力待ちとなる。

【００２０】次に、クロック同期式通信装置１のシリア
ルＩ／Ｏシフト・レジスタ５に“５５”（任意）のデー
タを書き込むことにより、起動信号が発生し、シリアル
・クロック制御回路８は、この起動信号を受けて、外部
出力通信クロックおよび内部出力通信クロックの出力を
開始する。

【００２１】外部出力通信クロックはＳＣＫとして出力
され、また、同時に、内部出力通信クロックは、シリア
ル・クロック・カウンタ６およびシリアルＩ／Ｏシフト
・レジスタ５に出力される。シリアル・クロック制御回
路８内での外部出力通信クロックおよび内部出力通信ク
ロックの出力の停止は、図１０に示す比較器１６からの
信号で行う。

【００２２】比較器１６には、転送ビット設定信号の入
力により転送ビット幅設定部１８で設定された値と、ク
ロック出力制御回路１５より出力する通信クロックの立
ち上がりによりカウンタ１７でカウントした値とが入力
されており、比較器１６では、常にその入力されている
双方の値の比較を行っている。

【００２３】この比較の結果が一致した場合は、転送終
了と判定して、クロック出力制御回路１５へ一致信号を
出力し、クロック出力制御回路１５は、通信クロックの
出力を停止する。

【００２４】図２に示す割り込み発生回路７においても
同様に、カウント値設定回路１９（図３（ａ）に示す）
内の転送ビット幅設定部２１（図９に示す）では、転送
ビット設定信号を受け、転送カウント値として比較器２
０（図３（ａ）に示す）に転送カウント数を出力する。

【００２５】比較器２０においては、シリアル・クロッ
ク・カウンタ６（図１に示す）で生成されるカウント値
と、上記の転送カウント数との比較を常に行っており、
一致した場合は、ＩＮＴＣＳＩを発生し、転送の終了を
外部に知らせる。

【００２６】以上の操作により、図１１に示すタイミン
グチャートのように通信が行われる。

【００２７】また、この従来例における通信は図１２に
示すフローチャートにしたがって行われる。

【００２８】

【発明が解決しようとする課題】ここで、問題となるの
は、図１５に示すように、２ビットのデータ（データ
Ａ、データＣ）の送信と８ビットのデータ（データＢ、
データＤ）の送信とを交互に行う場合である。このと
き、図１５のように、データＡを送信した後データＢを
送信する前、データＢを送信した後データＣを送信する
前、および、データＣを送信した後データＤを送信する
前には、シリアル転送ビット設定レジスタ１０を毎回設
定し直す必要があり、多大なデータを転送するシステム
においては、このシリアル転送ビット設定レジスタ１０
をアクセスする時間および割り込み処理の煩雑化が大き
な負荷となっていた。

【００２９】本発明は上記の点にかんがみてなされたも
ので、クロック同期式通信装置において複数種類の長さ
のデータを送信する際に処理時間を短縮するとともに処
理の煩雑化を避けることができるクロック同期式通信装
置を提供することを目的とする。

【００３０】

【課題を解決するための手段】本発明は上記の目的を達
成するために、複数のデータ長のデータ転送を行うクロ
ック同期式通信装置において、割り込み終了判定信号
（ＩＮＴＣＳＩ）に基づいて、転送するデータのデータ
長の切り替えを行うことを特徴とする。

【００３１】また、請求項１に記載のクロック同期式通
信装置において、前記割り込み終了判定信号（ＩＮＴＣ
ＳＩ）に基づいて、割り込み信号の判別を行うことを特
徴とする。

【００３２】また、請求項２に記載のクロック同期式通
信装置において、前記割り込み信号の判別が、ＩＮＴＣ
ＳＩＤとＩＮＴＣＳＩＭの判別であることを特徴とす
る。

【００３３】また、請求項１に記載のクロック同期式通
信装置において、前記割り込み終了判定信号（ＩＮＴＣ
ＳＩ）が入力されることによって出力を反転させるフリ
ップフロップ回路を設け、該フリップフロップ回路の出
力に基づいて、前記転送するデータのデータ長の切り替
えを行うことを特徴とする。

【００３４】また、請求項１ないし４のいずれか１項に
記載のクロック同期式通信装置において、前記転送する
データのデータ長の種類が２種類であることを特徴とす
る。

【００３５】また、請求項５に記載のクロック同期式通
信装置において、前記２種類のデータ長が２ビットと８
ビットであることを特徴とする。

【００３６】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。

【００３７】本発明は、クロック同期式通信装置におい
て、上述した、シリアル・クロック制御回路および割り
込み発生回路に、転送ビットの変更がリアルタイムに行
える回路を付加したことを特徴としている。

【００３８】図１は、前述したように、一般的なクロッ
ク同期式通信装置どうしの接続を示す図である。本発明
の実施の形態においても、この図１に示す接続がなされ
る。

【００３９】ここでも、図１に示すように、クロック同
期式通信装置１とクロック同期式通信装置２とが通信す
る場合について説明する。

【００４０】以下に、本発明の第１の実施の形態につい
て説明する。

【００４１】本発明の第１の実施の形態においては、ク
ロック同期式通信装置の概略ブロック図は、上述した図
２と同様であるので、ここでは図２を参照して説明す
る。

【００４２】クロック同期式通信装置１または２は、図
２に示すように、内部バス３と、方向制御回路４と、シ
リアルＩ／Ｏシフト・レジスタ５と、シリアル・クロッ
ク・カウンタ６と、割り込み発生回路７と、シリアル・
クロック制御回路８と、セレクタ９と、シリアル転送ビ
ット設定レジスタ１０と、入出力バッファ１１〜１４と
で構成されている。

【００４３】図３は、図２に示した割り込み発生回路７
の内部を示す図であり、（ａ）は図２に示した割り込み
発生回路７の内部ブロック図であり、（ｂ）は（ａ）に
示したカウント値設定回路１９の内部ブロック図であ
り、（ｃ）は（ｂ）に示した設定信号変更回路２２の内
部ブロック図である。

【００４４】この実施の形態において、割り込み発生回
路７は、カウント値設定回路１９と、比較器２０とから
構成され、比較器２０の出力のＩＮＴＣＳＩがカウント
値設定回路１９に入力される。

【００４５】また、カウント値設定回路１９は、設定信
号変更回路２２と、転送ビット幅設定部２３とから構成
され、設定信号変更回路２２は、フリップフロップ回路
２４と、複数の論理ゲートとで構成される。

【００４６】図４は、図２に示したシリアル・クロック
制御回路８の内部ブロック図である。

【００４７】この実施の形態において、シリアル・クロ
ック制御回路８は、クロック出力制御回路２５と、比較
器２６と、カウンタ２７と、転送ビット幅設定部２８
と、設定信号変更回路２９とから構成される。

【００４８】図２において、シリアル転送ビット設定レ
ジスタ１０の情報を、割り込み発生回路７およびシリア
ル・クロック制御回路８に入力し、割り込み発生回路７
およびシリアル・クロック制御回路８においては、その
入力された転送ビット設定信号に基づき、図３（ｂ）、
図３（ｃ）に示すように転送終了を示すＩＮＴＣＳＩ信
号を使用して、転送ビット数の制御を行う。

【００４９】従来のクロック同期式通信装置において
は、シリアル転送ビット設定レジスタ１０においてビッ
ト幅変更を行っていたが、本発明においては、図３
（ｃ）に示すように、数少ない論理ゲートにおいて、リ
アルタイムに転送ビット数の変更が行える。

【００５０】また、図２のシリアル・クロック制御回路
８においても、図４のような構成で制御を行うことによ
り転送ビット数の制御を行う。

【００５１】本発明の第１の実施の形態におけるクロッ
ク同期式通信装置１または２は、図２に示すように、内
部バス３と、方向制御回路４と、シリアルＩ／Ｏシフト
・レジスタ５と、シリアル・クロック・カウンタ６と、
割り込み発生回路７と、シリアル・クロック制御回路８
と、セレクタ９と、シリアル転送ビット設定レジスタ１
０と、入出力バッファ１１〜１４とで構成されている。

【００５２】ここで、本実施の形態の特徴である割り込
み発生回路７は、図３（ａ）に示すように、カウント値
設定回路１９および比較器２０で構成されており、その
カウント値設定回路１９の内部は、図３（ｂ）に示すよ
うに、設定信号変更回路２２および転送ビット幅設定部
２３で構成され、さらに、設定信号変更回路２２の内部
回路は、図３（ｃ）のように構成されている。

【００５３】また、本実施の形態のもうひとつの特徴で
あるシリアル・クロック制御回路８は、図４（ａ）に示
すように、クロック出力制御回路２５と、比較器２６
と、カウンタ２７と、転送ビット幅設定部２８と、設定
信号変更回路２９とで構成されており、その設定信号変
更回路２９は、図３（ｃ）と同様に構成されている。

【００５４】次に、本発明の第１の実施の形態の動作に
ついて説明する。

【００５５】第１の実施の形態では、図１において、本
発明によるクロック同期式通信装置１と本発明によるク
ロック同期式通信装置２との間でデータ転送を行う場合
について説明する。

【００５６】まず、通信を行う前に双方のクロック同期
式通信装置１および２のシリアル転送ビット設定レジス
タ１０に、２ビット、８ビットの交互に転送を行う転送
モードを示す情報を書き込む（従来技術と同様にシリア
ル転送ビット設定レジスタへの書き込みにより行
う。）。

【００５７】次に、従来技術と同様に、専用レジスタに
おいて、通信に使用するクロックを選択し、シリアル転
送許可の状態にする。

【００５８】以上の操作により、シリアル通信を行わせ
るための準備は完了する。

【００５９】このとき、クロック同期式通信装置１で内
部クロックを指定した場合は、クロック同期式通信装置
２は外部クロックを指定する必要がある。また、クロッ
ク同期式通信装置１で外部クロックを指定した場合は、
クロック同期式通信装置２は内部クロックを指定する必
要がある（本実施の形態は、クロック同期式通信装置
１、クロック同期式通信装置２において同じ動作をする
ので、以下クロック同期式通信装置１で表現を統一す
る。）。

【００６０】次に、送信の動作の開始について、図２を
用いて説明する。

【００６１】クロック同期式通信装置１は、シリアルＩ
／Ｏシフト・レジスタ５にデータを書き込むとシリアル
・クロック制御回路８に起動信号が入力され、シリアル
・クロック制御回路８はセレクタ９において選択されて
いるクロックを通信クロックとして、内部出力通信クロ
ック、外部出力通信クロックの出力を開始する（クロッ
ク同期式通信装置１が外部クロックを使用する場合は、
外部出力通信クロックは出力しない。）。

【００６２】シリアル・クロック・カウンタ６において
は、シリアル・クロック制御回路８から入力したクロッ
クの立ち上がりに同期して、転送ビット数を表わすカウ
ンタがカウントアップを行う。このシリアル・クロック
・カウンタ６でカウントしたカウント値は、割り込み発
生回路７内の比較器２０に出力される。

【００６３】比較器２０に入力される、もう一方のデー
タは、図３（ｂ）に示す設定信号変更回路２２を介し、
図９に示した従来例の転送ビット幅設定部２１と同じ回
路である転送ビット幅設定部２３から生成される。

【００６４】ここで、本実施の形態の特徴である設定信
号変更回路２２の内部回路について説明する。

【００６５】設定信号変更回路２２は、入力されている
転送ビット設定信号の情報に応じて、転送ビット幅設定
部２３に現在の転送ビットの情報を出力する。たとえ
ば、８ビットの転送を行う場合には８ビット転送を示す
信号を転送ビット幅設定部２３に出力し、この８ビット
転送を示す信号を入力した転送ビット幅設定部２３で
は、“８”を比較器２０に出力する。

【００６６】比較器２０においては、シリアル・クロッ
ク・カウンタ６から出力されるカウント値と、転送ビッ
ト幅設定部２３から出力される値とを常に比較してお
り、この双方の値が一致した際、ＩＮＴＣＳＩがアクテ
ィブレベルになり、転送終了を示す割り込み信号を発生
する。

【００６７】このＩＮＴＣＳＩは、転送終了を示す信号
として、図示しない割り込みコントローラに出力される
と同時に、本実施の形態の設定信号変更回路２２にも出
力され、転送ビット数を変更する制御を行う。

【００６８】この転送ビット数を変更する回路の一例を
図３（ｃ）に示す。

【００６９】設定信号変更回路２２内は、フリップフロ
ップ回路２４と一般的な論理ゲートとで構成されてお
り、上記したような２ビット、８ビットの交互の転送モ
ードの場合は、図３（ｃ）のように、割り込み信号（転
送終了信号）ＩＮＴＣＳＩの立ち上がりエッジにおいて
フリップフロップ回路２４の出力を反転することによ
り、論理ゲートを介して、２ビット転送信号および８ビ
ット転送信号の出力を制御し、その信号を入力した転送
ビット幅設定部２３は出力するカウント数を“２”、
“８”と切り替える。以上の動作により、２ビット、８
ビット交互の転送が可能となる。

【００７０】一方、クロックの発生源であるシリアル・
クロック制御回路８でも、割り込み発生回路７と同様
に、設定信号変更回路２９により、出力するクロックの
制御を行う。

【００７１】以上の制御のように、割り込み発生回路
７、シリアル・クロック制御回路８の設定信号変更回路
２２、２９において、転送ビット幅設定部２３、２８に
出力する転送ビット情報を切り替えることにより、転送
ビット切り替えに対応したシリアル通信が可能となる。

【００７２】このときの通信におけるタイミングチャー
トを図７に示す。

【００７３】また、この第１の実施の形態における通信
は図１３に示すフローチャートにしたがって行われる。

【００７４】以上説明したように、２ビット、８ビット
の交互の転送モードの場合は、図７のように、モードデ
ータ転送時は、２ビット転送後、割り込み信号（ＩＮＴ
ＣＳＩ）が発生することにより２ビットのデータ転送終
了を表わし、次の８ビットのデータ転送においては、８
ビットデータ転送終了後に割り込み信号（ＩＮＴＣＳ
Ｉ）が発生することにより８ビットデータ転送が終了す
る。

【００７５】以上のように、２ビットと８ビットの交互
の転送の場合には、上記の回路において、リアルタイム
にデータ転送ビット幅の変更が行えることにより、シリ
アル転送ビット設定レジスタ１０へのアクセスが無くな
り、効率良い通信を行うことができる。

【００７６】なお、本発明は、２ビット、８ビットの交
互のデータ転送について説明したが、たとえば、３ビッ
ト、８ビットの交互のデータ転送、４ビット、７ビット
の交互のデータ転送においても、２パターンの交互の転
送であれば、第１の実施の形態として説明してきたもの
と同じ回路で実現可能である。

【００７７】また、３パターン、４パターンの転送ビッ
ト切り替えにおいても、本実施の形態の特徴である、設
定信号変更回路内のＦＦ（フリップフロップ回路）を１
個と論理ゲート２個とを追加することにより、第１の実
施の形態で示した動作と同じように実現できる。

【００７８】次に、本発明の第２の実施の形態について
説明する。

【００７９】第２の実施の形態におけるクロック同期式
通信装置３１は、図５に示すように構成されており、図
２と異なる点は、割り込み発生回路３７より発生する信
号がＩＮＴＣＳＩＭおよびＩＮＴＣＳＩＤの２本になっ
ていることである。

【００８０】クロック同期式通信装置３１は、図５に示
すように、内部バス３３と、方向制御回路３４と、シリ
アルＩ／Ｏシフト・レジスタ３５と、シリアル・クロッ
ク・カウンタ３６と、割り込み発生回路３７と、シリア
ル・クロック制御回路３８と、セレクタ３９と、シリア
ル転送ビット設定レジスタ４０と、入出力バッファ４１
〜４４とで構成されている。

【００８１】図６は、図５に示した割り込み発生回路３
７の内部を示す図であり、（ａ）は図５に示した割り込
み発生回路３７の内部ブロック図であり、（ｂ）は
（ａ）に示したカウント値設定回路４９の内部ブロック
図であり、（ｃ）は（ｂ）に示した設定信号変更回路５
２の内部ブロック図である。

【００８２】この実施の形態において、図６（ａ）に示
すように、割り込み発生回路３７は、カウント値設定回
路４９と、比較器５０と、複数の論理ゲートとから構成
され、比較器５０の出力のＩＮＴＣＳＩがカウント値設
定回路４９に入力される。また、カウント値設定回路４
９からの転送モード信号と、比較器５０からのＩＮＴＣ
ＳＩとに基づいて、図６（ａ）に示すように、ＩＮＴＣ
ＳＩＭおよびＩＮＴＣＳＩＤが生成され出力される。

【００８３】また、図６（ｂ）に示すように、カウント
値設定回路４９は、設定信号変更回路５２と、転送ビッ
ト幅設定部５３とから構成される。また、図６（ｃ）に
示すように、設定信号変更回路５２は、フリップフロッ
プ回路５４と、複数の論理ゲートとで構成される。

【００８４】この第２の実施の形態は、２ビット、８ビ
ットの転送ビット幅により、割り込み信号を分ける例で
ある。割り込み信号判別手段として、図６（ｃ）に示す
ように、割り込み発生回路３７内の設定信号変更回路５
２内のフリップフロップ回路５４の出力を転送モード信
号として使用し、この転送モード信号と比較器５０の出
力との論理積を行うことにより、モードデータ送信完了
割り込み信号（ＩＮＴＣＳＩＭ）発生、通常データ送信
完了割り込み信号（ＩＮＴＣＳＩＤ）発生が実現でき
る。その他の回路の動作は、第１の実施の形態と同様で
あるので、詳しい説明は省略する。

【００８５】割り込み信号をモードデータ転送と通常デ
ータ転送とで別々に分けた場合のタイミングチャートは
図８に示す通りである。この割り込みを分けることによ
り、ソフトウェアの負荷が大幅に軽減する。

【００８６】また、この第１の実施の形態における通信
は図１４（ａ）および図１４（ｂ）に示すフローチャー
トにしたがって行われる。

【００８７】

【発明の効果】本発明の効果を、図１２、図１３、図１
４（ａ）および図１４（ｂ）を用いて説明する。

【００８８】２ビット、８ビットの交互のデータ転送を
行う場合に従来のクロック同期式通信装置を用いたシス
テムにおいては、図１２に示すように、割り込み内の処
理において、毎回転送ビット幅の変更を行わなくてなら
ないため、従来のクロック同期式通信装置におけるソフ
トウェア処理においては、１回の転送であれば、大した
負荷ではないが、多大なデータを転送する際には、この
シリアル転送ビット設定レジスタ１０の変更を毎回行う
必要があった。

【００８９】たとえば、シリアル転送ビット設定レジス
タ１０の変更に要する時間は、動作周波数が２０ＭＨｚ
において２クロックかかる場合を考えると、書き換えを
終了するまで１００ｎｓである。

【００９０】１回のデータ転送における、このレジスタ
の設定変更時間は、微少なものであるが、１００データ
を転送する場合は１０μｓ、１万データを転送する場合
は１ｍｓ、１００万データを転送する場合は１００ｍｓ
もの時間が無駄になっている。

【００９１】この処理時間は、図１３に示す本発明の第
１の実施の形態に示すようにすることにより、転送ビッ
ト数の変更をリアルタイムに行えることになり、レジス
タの設定変更時間を“０”に抑えることができる。

【００９２】また、本発明の第２の実施の形態のよう
に、たとえば２ビット、８ビットの交互のデータ転送に
おいて、２ビットがモードを示すデータ、８ビットが通
常に転送するデータの場合などは、２ビット転送終了時
と８ビット転送終了時において、別の割り込みを発生す
ることができるようにすることにより、ソフトウェア処
理を軽減できるとともに、ソフトウェアの処理の簡素化
が行える。このときのソフトウェア処理は、図１４
（ａ）および図１４（ｂ）に示す、本発明の第２の実施
の形態によるソフトウェア処理に示している。

【００９３】このときの効果は、前記したレジスタの設
定変更時間を省けるとともに、モード通信モードおよび
データ通信モードの情報を従来一般的にはＲＡＭに格納
しており、その情報を毎回更新することでモードデータ
および通常データの判別を行っていたが、第２の実施の
形態によればその動作を省略できるため、動作周波数が
２０ＭＨｚにおいてレジスタの変更およびＲＡＭなどの
変更などに２クロック要するとすると、１００データを
転送する場合は２０μｓ、１万データを転送する場合は
２ｍｓ、１００万データを転送する場合は２００ｍｓも
の時間を削減することができるできる。

【図面の簡単な説明】

【図１】一般的なクロック同期式通信装置の接続図であ
る。

【図２】本発明の第１の実施の形態および従来技術のク
ロック同期式通信装置の構成図である。

【図３】（ａ）は本発明および従来技術による図２に示
した割り込み発生回路の内部構成図であり、（ｂ）は本
発明による（ａ）に示したカウント値設定回路の内部構
成図であり、（ｃ）は本発明による（ｂ）に示した設定
信号変更回路の内部構成図である。

【図４】本発明による図２に示したシリアル・クロック
制御回路の内部構成図である。

【図５】本発明の第２の実施の形態のクロック同期式通
信装置の構成図である。

【図６】（ａ）は本発明による図５に示した割り込み発
生回路の内部構成図であり、（ｂ）は本発明による
（ａ）に示したカウント値設定回路の内部構成図であ
り、（ｃ）は本発明による（ｂ）に示した設定信号変更
回路の内部構成図である。

【図７】本発明の第１の実施の形態のクロック同期式通
信装置におけるタイミングチャートを示す図である。

【図８】本発明の第２の実施の形態のクロック同期式通
信装置におけるタイミングチャートを示す図である。

【図９】従来例による図３（ａ）に示したカウント値設
定回路の内部構成図である。

【図１０】従来例による図２に示したシリアル・クロッ
ク制御回路の内部構成図である。

【図１１】従来例のクロック同期式通信装置におけるタ
イミングチャートを示す図である。

【図１２】従来例におけるクロック同期式通信装置のソ
フトウェア処理のフローチャートを示す図である。

【図１３】本発明の第１の実施の形態におけるクロック
同期式通信装置のソフトウェア処理のフローチャートを
示す図である。

【図１４】（ａ）、（ｂ）は、本発明の第２の実施の形
態におけるクロック同期式通信装置のソフトウェア処理
のフローチャートを示す図である。

【図１５】クロック同期式通信装置における転送モード
例を示す図である。

【符号の説明】

１、２、３１クロック同期式通信装置３、３３内部バス４、３４方向制御回路５、３５シリアルＩ／Ｏシフト・レジスタ６、３６シリアル・クロック・カウンタ７、３７割り込み発生回路８、３８シリアル・クロック制御回路９、３９セレクタ１０、４０シリアル転送ビット設定レジスタ１１〜１４、４１〜４４入出力バッファ１５クロック出力制御回路１６、２０、２６、５０比較器１７、２７カウンタ１８、２１、２３、２８、５３転送ビット幅設定部１９、４９カウント値設定回路２２、２９、５２設定信号変更回路２４、５４フリップフロップ回路２５クロック出力制御回路

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【手続補正書】

【提出日】平成１１年５月２８日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００３０

【補正方法】変更

【補正内容】

【００３０】

【課題を解決するための手段】本発明は上記の目的を達
成するために、転送すべきデータ長として予め設定され
た複数のデータ長のデータ転送を行うクロック同期式通
信装置において、前記複数のデータ長のそれぞれの転送
終了を示す割り込み信号に基づいて、前記複数のデータ
長を切り替えてデータ転送することを特徴とする。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００３１

【補正方法】変更

【補正内容】

【００３１】また、請求項１に記載のクロック同期式通
信装置において、前記複数のデータ長のそれぞれに対応
して、前記割り込み信号の判別を行うことを特徴とす
る。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００３２

【補正方法】変更

【補正内容】

【００３２】また、請求項１に記載のクロック同期式通
信装置において、前記割り込み信号の判別が、モードデ
ータ送信完了割り込み信号と通常データ送信完了割り込
み信号との判別であることを特徴とする。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００３３

【補正方法】変更

【補正内容】

【００３３】また、請求項１に記載のクロック同期式通
信装置において、前記割り込み信号が入力されることに
よって出力を反転させるフリップフロップ回路を設け、
該フリップフロップ回路の出力に基づいて、前記転送す
べきデータのデータ長の切り替えを行うことを特徴とす
る。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００３４

【補正方法】変更

【補正内容】

【００３４】また、請求項１ないし４のいずれか１項に
記載のクロック同期式通信装置において、前記転送すべ
きデータのデータ長の種類が２種類であることを特徴と
する。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】００３５

【補正方法】削除

Claims

【特許請求の範囲】

【請求項１】複数のデータ長のデータ転送を行うクロ
ック同期式通信装置において、割り込み終了判定信号
（ＩＮＴＣＳＩ）に基づいて、転送するデータのデータ
長の切り替えを行うことを特徴とするクロック同期式通
信装置。
【請求項２】前記割り込み終了判定信号（ＩＮＴＣＳ
Ｉ）に基づいて、割り込み信号の判別を行うことを特徴
とする請求項１に記載のクロック同期式通信装置。
【請求項３】前記割り込み信号の判別が、ＩＮＴＣＳ
ＩＤとＩＮＴＣＳＩＭの判別であることを特徴とする請
求項２に記載のクロック同期式通信装置。
【請求項４】前記割り込み終了判定信号（ＩＮＴＣＳ
Ｉ）が入力されることによって出力を反転させるフリッ
プフロップ回路を設け、該フリップフロップ回路の出力
に基づいて、前記転送するデータのデータ長の切り替え
を行うことを特徴とする請求項１に記載のクロック同期
式通信装置。
【請求項５】前記転送するデータのデータ長の種類が
２種類であることを特徴とする請求項１ないし４のいず
れか１項に記載のクロック同期式通信装置。
【請求項６】前記２種類のデータ長が２ビットと８ビ
ットであることを特徴とする請求項５に記載のクロック
同期式通信装置。