JPS6336535B2 - - Google Patents
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- Publication number
- JPS6336535B2 JPS6336535B2 JP58200584A JP20058483A JPS6336535B2 JP S6336535 B2 JPS6336535 B2 JP S6336535B2 JP 58200584 A JP58200584 A JP 58200584A JP 20058483 A JP20058483 A JP 20058483A JP S6336535 B2 JPS6336535 B2 JP S6336535B2
- Authority
- JP
- Japan
- Prior art keywords
- scan
- signal
- shift
- value
- shift register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/267—Reconfiguring circuits for testing, e.g. LSSD, partitioning
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、LSI内部のフリツプ・フロツプをシ
フトレジスタ構成としたシリアル・ループ方式の
スキヤン方式において、スキヤン・アウトする際
にLSI内部のフリツプ・フロツプの値を破壊しな
いようにすると共に、スキヤン・インする際に所
望のフリツプ・フロツプ以外のフリツプ・フロツ
プの値を破壊しないようになつたスキヤン方式に
関するものである。
フトレジスタ構成としたシリアル・ループ方式の
スキヤン方式において、スキヤン・アウトする際
にLSI内部のフリツプ・フロツプの値を破壊しな
いようにすると共に、スキヤン・インする際に所
望のフリツプ・フロツプ以外のフリツプ・フロツ
プの値を破壊しないようになつたスキヤン方式に
関するものである。
回路がLSI化されると、入出力ピンの限界で
LSIの内部回路の状態を直接知ることは困難であ
るが、スキヤンアウトによる方法は少ない入出力
ピンで内部回路の状態を知る方法として有効な手
段である。
LSIの内部回路の状態を直接知ることは困難であ
るが、スキヤンアウトによる方法は少ない入出力
ピンで内部回路の状態を知る方法として有効な手
段である。
従来のスキヤンアウト方式では、任意のフリツ
プ・フロツプまたはゲートの内容を読出そうとす
るときは、それぞれに割当てられたスキヤン・ア
ドレスを論理ブロツクの外から与えることにより
任意に読み出すことが可能である。しかし、LSI
の集積度が増すと読出し対象となるフリツプ・フ
ロツプや論理ゲートも増加し、アドレス数Ｘも増
加し、アドレス線ｎも増加する。アドレスＸとア
ドレス線ｎとの間にはｎ＝1og2Xなる関係がある
から、集積度が倍になる度にスキヤンアウトに必
要な入出力ピン数も一本ずつ増加する。しかし、
単位面積あたりの入出力ピン数は限界があるた
め、集積度が増すと追いつけなくなる。
プ・フロツプまたはゲートの内容を読出そうとす
るときは、それぞれに割当てられたスキヤン・ア
ドレスを論理ブロツクの外から与えることにより
任意に読み出すことが可能である。しかし、LSI
の集積度が増すと読出し対象となるフリツプ・フ
ロツプや論理ゲートも増加し、アドレス数Ｘも増
加し、アドレス線ｎも増加する。アドレスＸとア
ドレス線ｎとの間にはｎ＝1og2Xなる関係がある
から、集積度が倍になる度にスキヤンアウトに必
要な入出力ピン数も一本ずつ増加する。しかし、
単位面積あたりの入出力ピン数は限界があるた
め、集積度が増すと追いつけなくなる。
こゝで、LSIの集積度が増加しても入出力ピン
の増加をまねくことなく、スキヤンアウトを可能
とする方法が考案されてきた。これは論理ブロツ
ク内の全フリツプ・フロツプをシフトレジスタと
してシリンダ状に接続し、スキヤンアウトを行な
うときにはスキヤン・クロツクにより順次シフト
して読み出す方法である。このように論理ブロツ
ク内のフリツプ・フロツプをシフトレジスタとし
て結合し、最後のフリツプ・フロツプの出力をス
キヤン結果として論理ブロツクの外へ出力するこ
とにより、スキヤンアウトのための必要な信号は
スキヤン・クロツクのみとなり、スキヤン・アド
レス信号は不要となり入出力ピンを減少できる。
の増加をまねくことなく、スキヤンアウトを可能
とする方法が考案されてきた。これは論理ブロツ
ク内の全フリツプ・フロツプをシフトレジスタと
してシリンダ状に接続し、スキヤンアウトを行な
うときにはスキヤン・クロツクにより順次シフト
して読み出す方法である。このように論理ブロツ
ク内のフリツプ・フロツプをシフトレジスタとし
て結合し、最後のフリツプ・フロツプの出力をス
キヤン結果として論理ブロツクの外へ出力するこ
とにより、スキヤンアウトのための必要な信号は
スキヤン・クロツクのみとなり、スキヤン・アド
レス信号は不要となり入出力ピンを減少できる。
第２図はシリアル・ループ方式のスキヤンアウ
ト方式の問題点を説明する図である。
ト方式の問題点を説明する図である。
第２図において、１はLSI化された論理ブロツ
ク、２は外部処理装置をそれぞれ示している。論
理ブロツク１内の全フリツプ・フロツプはシフト
レジスタ構成となつており、最後のフリツプ・フ
ロツプはスキヤンアウト端子に接続され、最初の
フリツプ・フロツプはスキヤンイン端子に接続さ
れている。第２図に示す従来方式では、論理ブロ
ツク１内部のＭビツト目以降のＮビツトのデータ
をスキヤンアウトしたい場合には、目的とするア
ドレスまでＭ＋Ｎビツトシフトし、必要とするデ
ータＮ―ビツトをスキヤンアウトデータとしてシ
フトレジスターから読み出し、その後再び全デー
タが元の位置にもどるまでシフトしていた。これ
は破壊読出しとなるため、誤操作が生じ易すかつ
た。
ク、２は外部処理装置をそれぞれ示している。論
理ブロツク１内の全フリツプ・フロツプはシフト
レジスタ構成となつており、最後のフリツプ・フ
ロツプはスキヤンアウト端子に接続され、最初の
フリツプ・フロツプはスキヤンイン端子に接続さ
れている。第２図に示す従来方式では、論理ブロ
ツク１内部のＭビツト目以降のＮビツトのデータ
をスキヤンアウトしたい場合には、目的とするア
ドレスまでＭ＋Ｎビツトシフトし、必要とするデ
ータＮ―ビツトをスキヤンアウトデータとしてシ
フトレジスターから読み出し、その後再び全デー
タが元の位置にもどるまでシフトしていた。これ
は破壊読出しとなるため、誤操作が生じ易すかつ
た。
本発明は、上記の考察に基づくものであつて、
シリアル・ループ方式のスキヤン方式において、
スキヤンによつて論理ブロツク内のフリツプ・フ
ロツプの内容が破壊されないようになつたスキヤ
ン方式を提供することを目的としている。
シリアル・ループ方式のスキヤン方式において、
スキヤンによつて論理ブロツク内のフリツプ・フ
ロツプの内容が破壊されないようになつたスキヤ
ン方式を提供することを目的としている。
そしてそのため、本発明のスキヤン方式は、複
数のフリツプ・フロツプがシフトレジスタを構成
するように直列接続されると共に最後のフリツ
プ・フロツプがスキヤンアウト端子に接続され最
初のフリツプ・フロツプがスキヤンイン端子に接
続された論理ブロツクと、シフトレジスタと、シ
フトレジスタのシリアル入力が上記スキヤンアウ
ト端子に接続する信号線と、出力が上記スキヤン
イン端子に接続され一方の入力端子が上記スキヤ
ンアウト端子に接続され他方の入力端子が上記シ
フトレジスタのシリアル出力に接続されたマルチ
プレクサと、任意の値をセツトできるレジスタ
と、シフト信号が生成される度に値が単位量だけ
増加するアツプ・カウンタと、上記レジスタの値
と上記アツプ・カウンタの値とを比較する比較回
路と、任意の値がセツトされると共にカウント可
能状態ではシフト信号が生成される度に値が単位
量だけ減少するダウン・カウンタと、上記比較回
路が一致を出力した時に上記ダウン・カウンタを
カウント可能状態にすると共に所定値の信号を出
力し上記ダウン・カウンタの値が零になつた時に
他の所定値の信号を出力する制御信号生成手段
と、該制御信号生成手段が所定値の信号を出力し
ているときにシフト信号をシフト・クロツクとし
て上記シフトレジスタに供給する手段と、シフ
ト・クロツクがシフトレジスタに供給され且つス
キヤンイン信号が所定値を有する間だけシフトレ
ジスタのシリアル出力を選択すべきことを指示す
る信号を上記マルチプレクサに供給する手段とを
具備することを特徴とするものである。
数のフリツプ・フロツプがシフトレジスタを構成
するように直列接続されると共に最後のフリツ
プ・フロツプがスキヤンアウト端子に接続され最
初のフリツプ・フロツプがスキヤンイン端子に接
続された論理ブロツクと、シフトレジスタと、シ
フトレジスタのシリアル入力が上記スキヤンアウ
ト端子に接続する信号線と、出力が上記スキヤン
イン端子に接続され一方の入力端子が上記スキヤ
ンアウト端子に接続され他方の入力端子が上記シ
フトレジスタのシリアル出力に接続されたマルチ
プレクサと、任意の値をセツトできるレジスタ
と、シフト信号が生成される度に値が単位量だけ
増加するアツプ・カウンタと、上記レジスタの値
と上記アツプ・カウンタの値とを比較する比較回
路と、任意の値がセツトされると共にカウント可
能状態ではシフト信号が生成される度に値が単位
量だけ減少するダウン・カウンタと、上記比較回
路が一致を出力した時に上記ダウン・カウンタを
カウント可能状態にすると共に所定値の信号を出
力し上記ダウン・カウンタの値が零になつた時に
他の所定値の信号を出力する制御信号生成手段
と、該制御信号生成手段が所定値の信号を出力し
ているときにシフト信号をシフト・クロツクとし
て上記シフトレジスタに供給する手段と、シフ
ト・クロツクがシフトレジスタに供給され且つス
キヤンイン信号が所定値を有する間だけシフトレ
ジスタのシリアル出力を選択すべきことを指示す
る信号を上記マルチプレクサに供給する手段とを
具備することを特徴とするものである。
第１図は本発明の１実施例を示すものである。
第１図において、３―１ないし３―３は論理ゲー
ト、４―０ないし４―３はフリツプ・フロツプ、
５はシフトレジスタ、６はマルチプレクサ、７―
１と７―２はAND回路、８はレジスタ、９はア
ツプ・カウンタ、１０はダウン・カウンタ、１１
は比較回路、１２はゲート回路をそれぞれ示して
いる。なお、第１図と同一符号は同一物を示して
いる。論理ブロツク１内の全フリツプ・フロツプ
４―０，４―１，４―２，４―３は直列接続さ
れ、シフトレジスタを構成している。スキヤン・
クロツクがフリツプ・フロツプ４―０，４―１，
４―２，４―３に供給される度にフリツプ・フロ
ツプの内容は右シフトされる。最後のフリツプ・
フロツプ４―０は論理ブロツク１のスキヤンアウ
ト端子に接続され、最初のフリツプ・フロツプ４
―３は論理ブロツク１のスキヤンイン端子に接続
されている。シフトレジスタ５のシリアル入力は
スキヤンアウト端子に接続され、シリアル出力は
マルチプレクサ６の一方の入力に接続されてい
る。外部処理装置２は、シフトレジスタ５にデー
タをパラレル・リードすることが出来、またシフ
トレジスタ５にデータをパラレル・ライトするこ
とが出来る。
第１図において、３―１ないし３―３は論理ゲー
ト、４―０ないし４―３はフリツプ・フロツプ、
５はシフトレジスタ、６はマルチプレクサ、７―
１と７―２はAND回路、８はレジスタ、９はア
ツプ・カウンタ、１０はダウン・カウンタ、１１
は比較回路、１２はゲート回路をそれぞれ示して
いる。なお、第１図と同一符号は同一物を示して
いる。論理ブロツク１内の全フリツプ・フロツプ
４―０，４―１，４―２，４―３は直列接続さ
れ、シフトレジスタを構成している。スキヤン・
クロツクがフリツプ・フロツプ４―０，４―１，
４―２，４―３に供給される度にフリツプ・フロ
ツプの内容は右シフトされる。最後のフリツプ・
フロツプ４―０は論理ブロツク１のスキヤンアウ
ト端子に接続され、最初のフリツプ・フロツプ４
―３は論理ブロツク１のスキヤンイン端子に接続
されている。シフトレジスタ５のシリアル入力は
スキヤンアウト端子に接続され、シリアル出力は
マルチプレクサ６の一方の入力に接続されてい
る。外部処理装置２は、シフトレジスタ５にデー
タをパラレル・リードすることが出来、またシフ
トレジスタ５にデータをパラレル・ライトするこ
とが出来る。
AND回路７―２の出力はシフトレジスタ５の
シフト・クロツク端子に接続される。マルチプレ
クサ６の他方の入力端子は、論理ブロツク１のス
キヤンアウト端子に信号線で接続され、マルチプ
レクサ６の出力端子は信号線で論理ブロツク１の
スキヤンイン端子に接続されているAND回路７
―１の出力が論理「１」になると、マルチプレク
サ６はシフトレジスタ５から出力されるデータを
選択出力する。レジスタ８にはスキヤン・アドレ
スがセツトされる。アツプ・カウンタ９はシスト
信号が論理「１」になる回数をカウントするもの
である。シフト信号はクロツクであり、スキヤ
ン・クロツクと同期しており、スキヤン・クロツ
クが生成されると、シフト信号も生成され、スキ
ヤン・クロツクが停止すると、シフト信号も停止
する。アツプ・カウンタ９は、Ｍ進のカウンタで
ある。Ｍは論理ブロツク１内のシフトレジスタを
構成するフリツプ・フロツプの個数に等しい。比
較回路１１は、レジスタ８の値とアツプ・カウン
タ９の値を比較し、両者一致すると信号線S1上に
論理「１」を出力する。信号線S1上の信号が論理
「１」になると、ゲート回路１２は信号線S3およ
びS4上に論理「１」を出力する。信号線S4の信号
が論理「１」になると、ダウン・カウンタ１０は
カウント可能状態になり、シフト信号が生成され
る度にその値が−１される。ダウン・カウンタ１
０の値が零になると、信号線S2上の信号は論理
「１」となる。信号線S2上の信号が論理「１」に
なると、ゲート回路１２は信号線S3，S4上の信号
を論理「０」とする。なお、外部処理装置２は、
レジスタ８及びダウン・カウンタ１０に任意の値
をセツトすることが出来る。
シフト・クロツク端子に接続される。マルチプレ
クサ６の他方の入力端子は、論理ブロツク１のス
キヤンアウト端子に信号線で接続され、マルチプ
レクサ６の出力端子は信号線で論理ブロツク１の
スキヤンイン端子に接続されているAND回路７
―１の出力が論理「１」になると、マルチプレク
サ６はシフトレジスタ５から出力されるデータを
選択出力する。レジスタ８にはスキヤン・アドレ
スがセツトされる。アツプ・カウンタ９はシスト
信号が論理「１」になる回数をカウントするもの
である。シフト信号はクロツクであり、スキヤ
ン・クロツクと同期しており、スキヤン・クロツ
クが生成されると、シフト信号も生成され、スキ
ヤン・クロツクが停止すると、シフト信号も停止
する。アツプ・カウンタ９は、Ｍ進のカウンタで
ある。Ｍは論理ブロツク１内のシフトレジスタを
構成するフリツプ・フロツプの個数に等しい。比
較回路１１は、レジスタ８の値とアツプ・カウン
タ９の値を比較し、両者一致すると信号線S1上に
論理「１」を出力する。信号線S1上の信号が論理
「１」になると、ゲート回路１２は信号線S3およ
びS4上に論理「１」を出力する。信号線S4の信号
が論理「１」になると、ダウン・カウンタ１０は
カウント可能状態になり、シフト信号が生成され
る度にその値が−１される。ダウン・カウンタ１
０の値が零になると、信号線S2上の信号は論理
「１」となる。信号線S2上の信号が論理「１」に
なると、ゲート回路１２は信号線S3，S4上の信号
を論理「０」とする。なお、外部処理装置２は、
レジスタ８及びダウン・カウンタ１０に任意の値
をセツトすることが出来る。
あるアドレスからＮビツトのデータをスキヤン
アウトしたい場合には、スタート・アドレスレジ
スタ８にセツトし、Ｎをダウン・カウンタ１０に
セツトする。シフト信号により論理ブロツク１内
よりスキヤンアウトされると同時にアツプ・カウ
ンタ９がインクリメントされる。論理ブロツク１
内のフリツプ・フロツプはリング状に結ばれてい
るためにスキヤンアウト・データはそのまゝスキ
ヤンイン・データとなるため破壊されることはな
い。アツプ・カウンタ９の値がレジスタ８にセツ
トしたスタート・アドレスと一致した場合、比較
回路１１によりゲート回路１２の信号S3がON
（論理「１」）となる。シフト信号と信号S3がON
であることによりAND回路７―２の出力がON
になりスキヤンアウト・データがシフトレジスタ
５に格納される。同時にダウン・カウンタ１０が
デクリメントされる。ダウン・カウンタ１０がデ
クリメントされてゆき零になると信号S3をOFF
（論理「０」）とし、AND回路７―２の出力も
OFFとなる。このことによりスキヤンアウト・
データがシフトレジスタ５に格納されることが終
わる。
アウトしたい場合には、スタート・アドレスレジ
スタ８にセツトし、Ｎをダウン・カウンタ１０に
セツトする。シフト信号により論理ブロツク１内
よりスキヤンアウトされると同時にアツプ・カウ
ンタ９がインクリメントされる。論理ブロツク１
内のフリツプ・フロツプはリング状に結ばれてい
るためにスキヤンアウト・データはそのまゝスキ
ヤンイン・データとなるため破壊されることはな
い。アツプ・カウンタ９の値がレジスタ８にセツ
トしたスタート・アドレスと一致した場合、比較
回路１１によりゲート回路１２の信号S3がON
（論理「１」）となる。シフト信号と信号S3がON
であることによりAND回路７―２の出力がON
になりスキヤンアウト・データがシフトレジスタ
５に格納される。同時にダウン・カウンタ１０が
デクリメントされる。ダウン・カウンタ１０がデ
クリメントされてゆき零になると信号S3をOFF
（論理「０」）とし、AND回路７―２の出力も
OFFとなる。このことによりスキヤンアウト・
データがシフトレジスタ５に格納されることが終
わる。
なお、スキヤン・クロツクおよびシフト信号は
Ｍ個生成される。あるアドレスからＮビツトスキ
ヤンインしたい場合には、スタート・アドレスを
レジスタ８にセツトし、Ｎをダウン・カウンタ１
０にセツトする。スキヤン・クロツクにより、リ
ング状に結ばれた論理ブロツク１内の全フリツ
プ・フロツプがシフト動作を行なう。アツプ・カ
ウンタ９がインクリメントされ最初のアドレスと
一致した場合比較回路１１の出力がONになり、
信号S3がONになる。この信号とシフト信号によ
りAND回路７―２の出力はONとなる。AND回
路７―２の出力とスキヤンイン信号によりAND
回路７―１の出力がONになり、これによつてマ
ルチプレクサ６がシフトレジスタ５側を選択する
と、あらかじめ外部処理装置２によりシフトレジ
スタ５の中に用意されたデータが読み出され以前
の論理ブロツク１内のフリツプ・フロツプの値と
置きかわつてスキヤンインされる。ダウンカウン
タ１０がデクリメントされ零となると信号S3は
OFFとなり、マルチプレクサ６はスキヤン結果
側を選択しスキヤン結果がそのまゝスキヤンイ
ン・データとし書きこまれる。リング状シフトレ
ジスタが１周したところで動作は完了する。
Ｍ個生成される。あるアドレスからＮビツトスキ
ヤンインしたい場合には、スタート・アドレスを
レジスタ８にセツトし、Ｎをダウン・カウンタ１
０にセツトする。スキヤン・クロツクにより、リ
ング状に結ばれた論理ブロツク１内の全フリツ
プ・フロツプがシフト動作を行なう。アツプ・カ
ウンタ９がインクリメントされ最初のアドレスと
一致した場合比較回路１１の出力がONになり、
信号S3がONになる。この信号とシフト信号によ
りAND回路７―２の出力はONとなる。AND回
路７―２の出力とスキヤンイン信号によりAND
回路７―１の出力がONになり、これによつてマ
ルチプレクサ６がシフトレジスタ５側を選択する
と、あらかじめ外部処理装置２によりシフトレジ
スタ５の中に用意されたデータが読み出され以前
の論理ブロツク１内のフリツプ・フロツプの値と
置きかわつてスキヤンインされる。ダウンカウン
タ１０がデクリメントされ零となると信号S3は
OFFとなり、マルチプレクサ６はスキヤン結果
側を選択しスキヤン結果がそのまゝスキヤンイ
ン・データとし書きこまれる。リング状シフトレ
ジスタが１周したところで動作は完了する。
以上の説明から明らかなように、本発明によれ
ば、スキヤンアウト端子によつて論理ブロツク内
のフリツプ・フロツプの値の破壊を防止できるば
かりでなく、また、スキヤによつて論理ブロツク
内の所望のフリツプ・フロツプ以外のフリツプ・
フロツプの値の破壊を防止することが出来る。
ば、スキヤンアウト端子によつて論理ブロツク内
のフリツプ・フロツプの値の破壊を防止できるば
かりでなく、また、スキヤによつて論理ブロツク
内の所望のフリツプ・フロツプ以外のフリツプ・
フロツプの値の破壊を防止することが出来る。
第１図は本発明の１実施例のブロツク図、第２
図は従来のスキヤン方式の問題点を説明する図で
ある。 １…論理ブロツク、２…外部処理装置、３―１
ないし３―３…論理ゲート、４―０ないし４―３
…フリツプ・フロツプ、５…シフトレジスタ、６
…マルチプレクサ、７―１と７―２…AND回路、
８…レジスタ、９…アツプ・カウンタ、１０…ダ
ウン・カウンタ、１１…比較回路、１２…ゲート
回路。
図は従来のスキヤン方式の問題点を説明する図で
ある。 １…論理ブロツク、２…外部処理装置、３―１
ないし３―３…論理ゲート、４―０ないし４―３
…フリツプ・フロツプ、５…シフトレジスタ、６
…マルチプレクサ、７―１と７―２…AND回路、
８…レジスタ、９…アツプ・カウンタ、１０…ダ
ウン・カウンタ、１１…比較回路、１２…ゲート
回路。
Claims (1)
- １ 複数のフリツプ・フロツプがシフトレジスタ
を構成するように直列接続されると共に最後のフ
リツプ・フロツプがスキヤンアウト端子に接続さ
れ最初のフリツプ・フロツプがスキヤンイン端子
に接続された論理ブロツクと、シフトレジスタ
と、シフトレジスタのシリアル入力を上記スキヤ
ンアウト端子に接続する信号線と、出力が上記ス
キヤンイン端子に接続され一方の入力端子が上記
スキヤンアウト端子に接続され他方の入力端子が
上記シフトレジスタのシリアル出力に接続された
マルチプレクサと、任意の値をセツトできるレジ
スタと、シフト信号が生成される度に値が単位量
だけ増加するアツプ・カウンタと、上記レジスタ
の値と上記アツプ・カウンタの値とを比較する比
較回路と、任意の値がセツトされると共にカウン
ト可能状態ではシフト信号が生成される度に値が
単位量だけ減少するダウン・カウンタと、上記比
較回路が一致を出力した時に上記ダウン・カウン
タをカウント可能状態にすると共に所定値の信号
を出力し上記ダウン・カウンタの値が零になつた
時に他の所定値の信号を出力する制御信号生成手
段と、該制御信号生成手段が所定値の信号を出力
しているときにシフト信号をシフト・クロツクと
して上記シフトレジスタに供給する手段と、シフ
ト・クロツクがシフトレジスタに供給され且つス
キヤンイン信号が所定値を有する間だけシフトレ
ジスタのシリアル出力を選択すべきことを指示す
る信号を上記マルチプレクサに供給する手段とを
具備するスキヤン方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58200584A JPS6093559A (ja) | 1983-10-26 | 1983-10-26 | スキヤン方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58200584A JPS6093559A (ja) | 1983-10-26 | 1983-10-26 | スキヤン方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6093559A JPS6093559A (ja) | 1985-05-25 |
| JPS6336535B2 true JPS6336535B2 (ja) | 1988-07-20 |
Family
ID=16426768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58200584A Granted JPS6093559A (ja) | 1983-10-26 | 1983-10-26 | スキヤン方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6093559A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4491174B2 (ja) * | 2001-08-31 | 2010-06-30 | 富士通株式会社 | アクセス制御装置及び試験方法 |
| JP2005190112A (ja) * | 2003-12-25 | 2005-07-14 | Internatl Business Mach Corp <Ibm> | マイクロコンピュータ及びそのデバッグ方法 |
-
1983
- 1983-10-26 JP JP58200584A patent/JPS6093559A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6093559A (ja) | 1985-05-25 |
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