JPH1124044A - 薄膜トランジスタ用液晶表示装置のソースドライバーにおけるデコーダテスト制御装置及びこれを用いたデコーダテスト方法 - Google Patents
薄膜トランジスタ用液晶表示装置のソースドライバーにおけるデコーダテスト制御装置及びこれを用いたデコーダテスト方法Info
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
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- Liquid Crystal (AREA)
Abstract
(57)【要約】
【課題】 回路検証のために所要されるテスト時間可能
なデコーダテスト制御装置を提供する。 【解決手段】 TFT用LCD ソースドライバーはそれぞれの
N(N は自然数) ビットデータに対して２N 個の出力のう
ち１つを各々選択するM(M は自然数) 個のデコーダを具
備する。正常モード時に、順次に入力されるそれぞれの
N ビットデータは各デコーダに対応する記憶箇所に順次
にラッチされた後、いっせいにデコーダに出力されるの
で、各デコーダの出力をパネル表示電圧として同時に得
ることになる。すなわち、まずN ビットデータの２N 種
のビット組み合わせのうち１つのビット組み合わせによ
るデータをテスト用データとして選択し、デコーダに各
々対応する複数個の記憶箇所に同時にラッチし、ラッチ
されたテスト用データをデコーダに出力し、各デコーダ
の出力データをテストする。
なデコーダテスト制御装置を提供する。 【解決手段】 TFT用LCD ソースドライバーはそれぞれの
N(N は自然数) ビットデータに対して２N 個の出力のう
ち１つを各々選択するM(M は自然数) 個のデコーダを具
備する。正常モード時に、順次に入力されるそれぞれの
N ビットデータは各デコーダに対応する記憶箇所に順次
にラッチされた後、いっせいにデコーダに出力されるの
で、各デコーダの出力をパネル表示電圧として同時に得
ることになる。すなわち、まずN ビットデータの２N 種
のビット組み合わせのうち１つのビット組み合わせによ
るデータをテスト用データとして選択し、デコーダに各
々対応する複数個の記憶箇所に同時にラッチし、ラッチ
されたテスト用データをデコーダに出力し、各デコーダ
の出力データをテストする。
Description
【０００１】
【発明の属する技術分野】本発明は薄膜トランジスタ(T
FT) 用液晶表示装置(LCD) のソースドライバーに係り、
特にTFT 用LCD ソースドライバーのデコーダをテストす
るデコーダテスト制御装置及びこれを用いたデコーダテ
スト方法に関する。
FT) 用液晶表示装置(LCD) のソースドライバーに係り、
特にTFT 用LCD ソースドライバーのデコーダをテストす
るデコーダテスト制御装置及びこれを用いたデコーダテ
スト方法に関する。
【０００２】
【従来の技術】一般に、TFT 用LCD ソースドライバーは
TFT パネルの各ドットに対する赤(R)、緑(G) 、青(B)
のそれぞれの輝度を示すためのデータに相当する電圧を
出力することによりTFT パネルを駆動する。例えば、64
階調300 チャンネルドライバーの出力部の各階調選択用
デコーダは6 ビット入力データの全てのビット組み合わ
せに該当する電圧(V1 〜V64)のうち入力データに相当す
るレベルの電圧を選択する。
TFT パネルの各ドットに対する赤(R)、緑(G) 、青(B)
のそれぞれの輝度を示すためのデータに相当する電圧を
出力することによりTFT パネルを駆動する。例えば、64
階調300 チャンネルドライバーの出力部の各階調選択用
デコーダは6 ビット入力データの全てのビット組み合わ
せに該当する電圧(V1 〜V64)のうち入力データに相当す
るレベルの電圧を選択する。
【０００３】このようなTFT 用LCD ソースドライバーの
回路は製作段階及び組立段階等製品の完成まで多段階の
回路検証のためのテストを受けることになる。現在行わ
れている大部分のテストプログラムでは、１つのテスト
項目に対して全てのチャンネルの出力が各々１つのレベ
ル電圧を出力させるサイクル、即ち１サイクルを階調数
だけ繰返している。
回路は製作段階及び組立段階等製品の完成まで多段階の
回路検証のためのテストを受けることになる。現在行わ
れている大部分のテストプログラムでは、１つのテスト
項目に対して全てのチャンネルの出力が各々１つのレベ
ル電圧を出力させるサイクル、即ち１サイクルを階調数
だけ繰返している。
【０００４】例えば、前述したデコーダが入力データの
全てのビット組み合わせ、即ち00〜3Fに各々対応する全
ての場合の電圧レベル(V1 〜V64)を正常に出力するかを
テストするためには65サイクルが要求される。ここで、
1 サイクルは100 個のシフトクロックと1 つのラッチク
ロックだけの時間を必要とし、最初の1 サイクルは初期
に入力データをラッチするのに要求されるサイクルであ
る。
全てのビット組み合わせ、即ち00〜3Fに各々対応する全
ての場合の電圧レベル(V1 〜V64)を正常に出力するかを
テストするためには65サイクルが要求される。ここで、
1 サイクルは100 個のシフトクロックと1 つのラッチク
ロックだけの時間を必要とし、最初の1 サイクルは初期
に入力データをラッチするのに要求されるサイクルであ
る。
【０００５】図1(a)乃至(f）は従来のデコーダのテスト
にかかるテスト時間を示すタイミング図である。図1(a)
に示されたシフトクロックSCLKに応答して複数個のチャ
ンネルに対する入力データがデータレジスタに順次にラ
ッチされ、図1(b)に示されたラッチクロックLCLKに応答
してデータレジスタにラッチされた全てのデータがいっ
せいに出力される。ここで、シフトクロックSCLKの１つ
のクロックに応答していっせいにR 、G 、B 各々に対す
る入力データが入力されるので、100 個のシフトクロッ
クが要求される。
にかかるテスト時間を示すタイミング図である。図1(a)
に示されたシフトクロックSCLKに応答して複数個のチャ
ンネルに対する入力データがデータレジスタに順次にラ
ッチされ、図1(b)に示されたラッチクロックLCLKに応答
してデータレジスタにラッチされた全てのデータがいっ
せいに出力される。ここで、シフトクロックSCLKの１つ
のクロックに応答していっせいにR 、G 、B 各々に対す
る入力データが入力されるので、100 個のシフトクロッ
クが要求される。
【０００６】図1(c)では入力データが全て同じ値となっ
ているが、実際の入力データはそれぞれ別のデータであ
り、ここではテストのために同一値を用ている。図1(d)
乃至(f）は出力チャンネルOUT1〜OUT300の出力を示し、
これらはラッチクロックLCLKに応答していっせいに出力
される。このような出力が64階調の各々に対して行われ
ると64階調×100 シフトクロックだけの時間がかかる。
ているが、実際の入力データはそれぞれ別のデータであ
り、ここではテストのために同一値を用ている。図1(d)
乃至(f）は出力チャンネルOUT1〜OUT300の出力を示し、
これらはラッチクロックLCLKに応答していっせいに出力
される。このような出力が64階調の各々に対して行われ
ると64階調×100 シフトクロックだけの時間がかかる。
【０００７】つまり、前述したデコーダのテストのため
には少なくとも階調数×シフトクロック周期×出力数だ
けの時間がかかる。実質的に、1 つのチップのうちデコ
ーダをテストするために行われるテスト項目は少なくと
も5 種類以上であるため、ICテスト時間の大部分がデコ
ーダテストに使用されるという問題点があった。
には少なくとも階調数×シフトクロック周期×出力数だ
けの時間がかかる。実質的に、1 つのチップのうちデコ
ーダをテストするために行われるテスト項目は少なくと
も5 種類以上であるため、ICテスト時間の大部分がデコ
ーダテストに使用されるという問題点があった。
【０００８】
【発明が解決しようとする課題】本発明の目的は回路検
証にかかるテスト時間を短縮可能な薄膜トランジスタ用
LCD ソースドライバーにおけるデコーダテスト方法を提
供することである。本発明の他の目的は、前記テスト方
法を行うデコーダテスト制御装置を提供することであ
る。
証にかかるテスト時間を短縮可能な薄膜トランジスタ用
LCD ソースドライバーにおけるデコーダテスト方法を提
供することである。本発明の他の目的は、前記テスト方
法を行うデコーダテスト制御装置を提供することであ
る。
【０００９】
【課題を解決するための手段】前記目的を達成するため
の本発明による薄膜トランジスタ用表示装置ソースドラ
イバーの複数個のデコーダをテストする方法は、まずN
(N は自然数) ビットデータの２N 種のビット組み合わ
せのうち１つのビット組み合わせによるデータをテスト
用データとして選択して前記デコーダに各々対応する複
数個の記憶箇所に同時にラッチさせる。次いで、ラッチ
されたテスト用データをデコーダに出力してから各デコ
ーダの出力データをテストする。
の本発明による薄膜トランジスタ用表示装置ソースドラ
イバーの複数個のデコーダをテストする方法は、まずN
(N は自然数) ビットデータの２N 種のビット組み合わ
せのうち１つのビット組み合わせによるデータをテスト
用データとして選択して前記デコーダに各々対応する複
数個の記憶箇所に同時にラッチさせる。次いで、ラッチ
されたテスト用データをデコーダに出力してから各デコ
ーダの出力データをテストする。
【００１０】前記他の目的を達成するための本発明の望
ましい一実施の形態による薄膜トランジスタ用液晶表示
装置のソースドライバーの複数個のデコーダのテスト制
御装置は選択部及びデータレジスタを具備する。選択部
はテスト制御信号に応答してシフトクロック及びラッチ
クロックを選択的に出力する。データレジスタは入力さ
れるデータを複数個の入力制御クロックのうち１つのク
ロックに応答して複数個の記憶箇所に同時にラッチし、
ラッチされた全てのデータをシフトクロックに応答して
同時に各デコーダに出力する。
ましい一実施の形態による薄膜トランジスタ用液晶表示
装置のソースドライバーの複数個のデコーダのテスト制
御装置は選択部及びデータレジスタを具備する。選択部
はテスト制御信号に応答してシフトクロック及びラッチ
クロックを選択的に出力する。データレジスタは入力さ
れるデータを複数個の入力制御クロックのうち１つのク
ロックに応答して複数個の記憶箇所に同時にラッチし、
ラッチされた全てのデータをシフトクロックに応答して
同時に各デコーダに出力する。
【００１１】また、前記他の目的を達成するための本発
明の望ましい他の実施の形態による薄膜トランジスタ用
液晶表示装置のソースドライバーの複数個のデコーダの
テスト制御装置はデータレジスタ及び制御部を具備す
る。データレジスタは入力されるデータを複数個の入力
制御クロックのうち１つのクロックに応答して複数個の
記憶箇所に同時にラッチし、ラッチされた全てのデータ
を出力イネーブルレベルのラッチクロックに応答して各
デコーダに出力する。制御部はテスト制御信号に応答し
て前記ラッチクロックを発生する。
明の望ましい他の実施の形態による薄膜トランジスタ用
液晶表示装置のソースドライバーの複数個のデコーダの
テスト制御装置はデータレジスタ及び制御部を具備す
る。データレジスタは入力されるデータを複数個の入力
制御クロックのうち１つのクロックに応答して複数個の
記憶箇所に同時にラッチし、ラッチされた全てのデータ
を出力イネーブルレベルのラッチクロックに応答して各
デコーダに出力する。制御部はテスト制御信号に応答し
て前記ラッチクロックを発生する。
【００１２】
【発明の実施の形態】以下、本発明のデコーダテスト制
御装置の構成及び動作の実施の形態を添付図面に基づき
詳しく説明する。図2 は本発明に使用される薄膜トラン
ジスタ用液晶表示装置のソースドライバーの一例の出力
部の概略的のブロック図である。64階調300 チャンネル
ドライバーの出力部の各階調選択用デコーダは6 ビット
入力データの全てのビット組み合わせに該当する電圧(V
1 〜V64)のうち入力データに相当するレベルの電圧を選
択する。
御装置の構成及び動作の実施の形態を添付図面に基づき
詳しく説明する。図2 は本発明に使用される薄膜トラン
ジスタ用液晶表示装置のソースドライバーの一例の出力
部の概略的のブロック図である。64階調300 チャンネル
ドライバーの出力部の各階調選択用デコーダは6 ビット
入力データの全てのビット組み合わせに該当する電圧(V
1 〜V64)のうち入力データに相当するレベルの電圧を選
択する。
【００１３】入力データ(D1 〜D300）は300 チャンネル
(OUT1 〜OUT300) の各々に対して別のデータであり、３
つずつのチャンネルがTFT パネルの１つのドットのR 、
G 、B 表示電圧のために用いられる。TFT パネルの全て
のドットに対して同時に表示電圧を出力するため、各チ
ャンネルに対する入力データはそれぞれのデコーダに入
力される前にシフトクロックに応答して順次にデータレ
ジスタにラッチされる。
(OUT1 〜OUT300) の各々に対して別のデータであり、３
つずつのチャンネルがTFT パネルの１つのドットのR 、
G 、B 表示電圧のために用いられる。TFT パネルの全て
のドットに対して同時に表示電圧を出力するため、各チ
ャンネルに対する入力データはそれぞれのデコーダに入
力される前にシフトクロックに応答して順次にデータレ
ジスタにラッチされる。
【００１４】この際、データレジスタはTFT パネルの１
つのドットに対するR 、G 、B のそれぞれの輝度を示す
ために、１つのシフトクロックに応答して３つのチャン
ネルに対するデータを入力する。従って、データレジス
タに300 チャンネルに対する入力データを格納しようと
すれば、少なくとも100 個のシフトクロックが要求され
る。
つのドットに対するR 、G 、B のそれぞれの輝度を示す
ために、１つのシフトクロックに応答して３つのチャン
ネルに対するデータを入力する。従って、データレジス
タに300 チャンネルに対する入力データを格納しようと
すれば、少なくとも100 個のシフトクロックが要求され
る。
【００１５】データレジスタにラッチされた全ての入力
データはラッチクロックに応答していっせいにそれぞれ
のデコーダに出力される。それぞれのデコーダは入力デ
ータの全てのビット組み合わせに該当するレベルの電圧
(V1 〜V64)のうち、それぞれの入力データに相当する電
圧を表示電圧として選択する。表示電圧はそれぞれの電
流バッファを経てそれぞれのチャンネル(OUT1 乃至OUT3
00) に出力される。
データはラッチクロックに応答していっせいにそれぞれ
のデコーダに出力される。それぞれのデコーダは入力デ
ータの全てのビット組み合わせに該当するレベルの電圧
(V1 〜V64)のうち、それぞれの入力データに相当する電
圧を表示電圧として選択する。表示電圧はそれぞれの電
流バッファを経てそれぞれのチャンネル(OUT1 乃至OUT3
00) に出力される。
【００１６】図3 は図2 の簡略なブロック図を含む本発
明によるデコーダテスト制御装置の望ましい一実施の形
態を示すブロック図である。これを参照すると、本発明
のデコーダテスト制御装置は、制御部302 、シフトレジ
スタ304 、選択部306 、データレジスタ308 及び出力部
300 を有する。また、出力部300 はデコーディング部31
0 及びバッファ部312 を有する。ここで、デコーディン
グ部310 は複数個のデコーダ（図2 参照）を含み、バッ
ファ部312 は複数個のバッファ（図2 参照）を含む。
明によるデコーダテスト制御装置の望ましい一実施の形
態を示すブロック図である。これを参照すると、本発明
のデコーダテスト制御装置は、制御部302 、シフトレジ
スタ304 、選択部306 、データレジスタ308 及び出力部
300 を有する。また、出力部300 はデコーディング部31
0 及びバッファ部312 を有する。ここで、デコーディン
グ部310 は複数個のデコーダ（図2 参照）を含み、バッ
ファ部312 は複数個のバッファ（図2 参照）を含む。
【００１７】デコーディング部310 はパネルの100 個の
ドットの各々に対する各R 、G 、Bの階調を選択するた
めに、各々6 ビットよりなる3 つの入力データDI0 、DI
1 、DI2 及び300 個の出力チャンネルOUT1〜OUT300を有
する64階調300 チャンネルのソースドライバーに適用さ
れる。しかし、このような数値は特定の製品の一例であ
り、本発明がこれに限定されるものではない。
ドットの各々に対する各R 、G 、Bの階調を選択するた
めに、各々6 ビットよりなる3 つの入力データDI0 、DI
1 、DI2 及び300 個の出力チャンネルOUT1〜OUT300を有
する64階調300 チャンネルのソースドライバーに適用さ
れる。しかし、このような数値は特定の製品の一例であ
り、本発明がこれに限定されるものではない。
【００１８】制御部302 は外部から開始パルスDIO1を入
力した後に第2 クロックCLK2に応答してシフトクロック
SCLKを発生し、第2 クロックCLK2が100 番のパルスの
際、1番のパルスの第1 クロックCLK1に応答してラッチ
クロックLCLKを発生し、テスト制御信号TESTに応答して
ラッチイネーブル信号LEN を発生する。
力した後に第2 クロックCLK2に応答してシフトクロック
SCLKを発生し、第2 クロックCLK2が100 番のパルスの
際、1番のパルスの第1 クロックCLK1に応答してラッチ
クロックLCLKを発生し、テスト制御信号TESTに応答して
ラッチイネーブル信号LEN を発生する。
【００１９】シフトレジスタ304 は制御部302 から順次
に入力されたシフトクロックSCLKを複数本の出力ライン
を通して１クロックずつ順次に出力する。例えば、シフ
トレジスタ304 から出力される１つのクロックに応答し
て同時に3 つの入力データがラッチされるならば、300
個の出力チャンネルに対して100 個のシフトクロックが
要求されるので、シフトレジスタ304 は100 本の出力ラ
インを通して第1 乃至第100 シフトクロックを順次に出
力する。選択部306 は制御部302 から入力されたシフト
クロックSCLK及びラッチクロックLCLKをテスト制御信号
TESTに応答して選択的に出力する。
に入力されたシフトクロックSCLKを複数本の出力ライン
を通して１クロックずつ順次に出力する。例えば、シフ
トレジスタ304 から出力される１つのクロックに応答し
て同時に3 つの入力データがラッチされるならば、300
個の出力チャンネルに対して100 個のシフトクロックが
要求されるので、シフトレジスタ304 は100 本の出力ラ
インを通して第1 乃至第100 シフトクロックを順次に出
力する。選択部306 は制御部302 から入力されたシフト
クロックSCLK及びラッチクロックLCLKをテスト制御信号
TESTに応答して選択的に出力する。
【００２０】データレジスタ308 は入力端子IN1 乃至IN
3 を通して各々6 ビットよりなるデータDIO 〜DI2 を入
力し続け、シフトレジスタ304 から出力される複数個の
入力制御クロックの第1 乃至第100 シフトクロックの各
々に応答して該当記憶箇所に順次にラッチする。データ
レジスタ308 は100 番目に入力したデータをシフトレジ
スタ304 からの第100 シフトクロックに応答して該当記
憶箇所に格納した後、順次にラッチされた全てのデータ
を選択部306 からのラッチクロックLCLKに応答していっ
せいに出力する。即ち、シフトクロックSCLKが第2 クロ
ックCLK2に応答して100 回発生する時、ラッチクロック
LCLKは第1 クロックCLK1に応答して1 回発生する。
3 を通して各々6 ビットよりなるデータDIO 〜DI2 を入
力し続け、シフトレジスタ304 から出力される複数個の
入力制御クロックの第1 乃至第100 シフトクロックの各
々に応答して該当記憶箇所に順次にラッチする。データ
レジスタ308 は100 番目に入力したデータをシフトレジ
スタ304 からの第100 シフトクロックに応答して該当記
憶箇所に格納した後、順次にラッチされた全てのデータ
を選択部306 からのラッチクロックLCLKに応答していっ
せいに出力する。即ち、シフトクロックSCLKが第2 クロ
ックCLK2に応答して100 回発生する時、ラッチクロック
LCLKは第1 クロックCLK1に応答して1 回発生する。
【００２１】デコーディング部310 はデータレジスタ30
8 からいっせいに出力されたデータを入力し、6 ビット
データの全てのビット組み合わせに相当する64階調のレ
ベルの電圧V1〜V64 のうち、それぞれのデータに相当す
る電圧を選択する。バッファ部312 はデコーディング部
310 から選択された電圧を一時格納してそれぞれのチャ
ンネルである300 チャンネルを通してパネル表示電圧と
して各々出力する。ここで、デコーディング部310 及び
バッファ部312 の内部構成は、図2 に示されたデコーダ
及びバッファであり、デコーディング部310 に入力され
るデータの数または出力チャンネル数のデコーダ及びバ
ッファより構成される。
8 からいっせいに出力されたデータを入力し、6 ビット
データの全てのビット組み合わせに相当する64階調のレ
ベルの電圧V1〜V64 のうち、それぞれのデータに相当す
る電圧を選択する。バッファ部312 はデコーディング部
310 から選択された電圧を一時格納してそれぞれのチャ
ンネルである300 チャンネルを通してパネル表示電圧と
して各々出力する。ここで、デコーディング部310 及び
バッファ部312 の内部構成は、図2 に示されたデコーダ
及びバッファであり、デコーディング部310 に入力され
るデータの数または出力チャンネル数のデコーダ及びバ
ッファより構成される。
【００２２】前述したデータレジスタ308 の動作は正常
に動作する場合、即ち選択部306 からのラッチクロック
LCLKに応答して動作する場合に関する。以降、TFT 用LC
D ソースドライバーで回路検証のためにデコーディング
部310 をテストする場合におけるデータレジスタ308 の
動作を説明する。
に動作する場合、即ち選択部306 からのラッチクロック
LCLKに応答して動作する場合に関する。以降、TFT 用LC
D ソースドライバーで回路検証のためにデコーディング
部310 をテストする場合におけるデータレジスタ308 の
動作を説明する。
【００２３】デコーディング部310 のそれぞれのデコー
ダの特性を検証しようとすれば、それぞれのデコーダか
ら全ての場合のレベルの電圧V1〜V64 が出力されるよう
に、各デコーダに入力されるデータを64種に変化させる
べきである。この際、各デコーダはテスト中なので、入
力端子IN1 乃至IN3 を通して別のデータを入力する必要
はなく、全てのデコーダに対して同一なデータを64種に
変化させて入力しても良い。
ダの特性を検証しようとすれば、それぞれのデコーダか
ら全ての場合のレベルの電圧V1〜V64 が出力されるよう
に、各デコーダに入力されるデータを64種に変化させる
べきである。この際、各デコーダはテスト中なので、入
力端子IN1 乃至IN3 を通して別のデータを入力する必要
はなく、全てのデコーダに対して同一なデータを64種に
変化させて入力しても良い。
【００２４】前述した制御部302 及び選択部306 にテス
ト制御信号TESTが印加されると、データレジスタ308 は
制御部302 からラッチイネーブル信号LEN 及び選択部30
6 からシフトクロックSCLKが印加される。この際、デー
タレジスタ308 はシフトレジスタ304 から複数個の入力
制御クロックのうち１つのクロックである第1 、第
２、．．．または第１００ シフトクロックを印加され
る度に、ラッチイネーブル信号LEN に応答して入力端子
IN1 乃至IN3 を通して一回入力したデータを全ての記憶
箇所にラッチさせ、シフトクロックSCLKに応答してデコ
ーディング部310 の全てのデコーダに出力する。従っ
て、データレジスタ308 は64個のシフトクロックSCLKが
発生する間に入力端子IN1 乃至IN3 を通して入力された
データの全てのビット組み合わせをデコーディング部31
0 の全てのデコーダに出力する。
ト制御信号TESTが印加されると、データレジスタ308 は
制御部302 からラッチイネーブル信号LEN 及び選択部30
6 からシフトクロックSCLKが印加される。この際、デー
タレジスタ308 はシフトレジスタ304 から複数個の入力
制御クロックのうち１つのクロックである第1 、第
２、．．．または第１００ シフトクロックを印加され
る度に、ラッチイネーブル信号LEN に応答して入力端子
IN1 乃至IN3 を通して一回入力したデータを全ての記憶
箇所にラッチさせ、シフトクロックSCLKに応答してデコ
ーディング部310 の全てのデコーダに出力する。従っ
て、データレジスタ308 は64個のシフトクロックSCLKが
発生する間に入力端子IN1 乃至IN3 を通して入力された
データの全てのビット組み合わせをデコーディング部31
0 の全てのデコーダに出力する。
【００２５】つまり、データレジスタ308 は一度入力し
たデータを全ての記憶箇所にラッチし、デコーディング
部310 の全てのデコーダに出力することによりテスト時
間を短縮する。
たデータを全ての記憶箇所にラッチし、デコーディング
部310 の全てのデコーダに出力することによりテスト時
間を短縮する。
【００２６】図4(a)乃至(i）は図3 に示されたデコーデ
ィング部のテストのために所要されるテスト時間を示す
タイミング図である。図4(a)に示されたシフトクロック
SCLKから最初の100 クロック以降のクロックが発生され
るときをテストモードとすれば、最初の100 クロック以
降の64クロックはシフトレジスタ304 のみならず選択部
306 からも出力される。即ち、図4(b)に示された選択部
306 の出力MUXOは最初の1 サイクルの間はラッチクロッ
クLCLKであるが、次のサイクルの間はシフトクロックSC
LKであることが分かる。
ィング部のテストのために所要されるテスト時間を示す
タイミング図である。図4(a)に示されたシフトクロック
SCLKから最初の100 クロック以降のクロックが発生され
るときをテストモードとすれば、最初の100 クロック以
降の64クロックはシフトレジスタ304 のみならず選択部
306 からも出力される。即ち、図4(b)に示された選択部
306 の出力MUXOは最初の1 サイクルの間はラッチクロッ
クLCLKであるが、次のサイクルの間はシフトクロックSC
LKであることが分かる。
【００２７】図4(c)に示されたデータDI( 但し、DIはデ
ータレジスタ308 の入力データを代表的に示す) は最初
の100 クロックに応答して順次にラッチされた後にいっ
せいに出力される。しかし、選択部306 の出力MUXOがシ
フトクロックSCLKに変換されるので、図4(c)に示された
データDIは次の64クロックに応答して図4(c)乃至(h)に
示されたように出力し続ける。即ち、テスト動作時には
シフトクロックSCLKがラッチクロックLCLKの代りに用い
られるので、データDIは順次にラッチされることなく直
ちに出力される。
ータレジスタ308 の入力データを代表的に示す) は最初
の100 クロックに応答して順次にラッチされた後にいっ
せいに出力される。しかし、選択部306 の出力MUXOがシ
フトクロックSCLKに変換されるので、図4(c)に示された
データDIは次の64クロックに応答して図4(c)乃至(h)に
示されたように出力し続ける。即ち、テスト動作時には
シフトクロックSCLKがラッチクロックLCLKの代りに用い
られるので、データDIは順次にラッチされることなく直
ちに出力される。
【００２８】図5 は図2 の簡略なブロック図を含む本発
明によるデコーダテスト制御装置の望ましい他の実施の
形態を示すブロック図である。これを参照すると、本発
明のデコーダテスト制御装置は、制御部502 、シフトレ
ジスタ506 、データレジスタ508 及び出力部500 を有す
る。また、出力部500 はデコーディング部510 及びバッ
ファ部512 を有する。ここで、デコーディング部510 は
複数個のデコーダ（図2 参照）を含み、バッファ部512
は複数個のバッファ（図2 参照）を含む。
明によるデコーダテスト制御装置の望ましい他の実施の
形態を示すブロック図である。これを参照すると、本発
明のデコーダテスト制御装置は、制御部502 、シフトレ
ジスタ506 、データレジスタ508 及び出力部500 を有す
る。また、出力部500 はデコーディング部510 及びバッ
ファ部512 を有する。ここで、デコーディング部510 は
複数個のデコーダ（図2 参照）を含み、バッファ部512
は複数個のバッファ（図2 参照）を含む。
【００２９】デコーディング部510 はデコーディング部
310 （図3 参照）のように64階調300 チャンネルソース
ドライバーICに適用される。しかし、このような数値は
特定製品の一例であり、本発明がこれに限定されるもの
ではない。
310 （図3 参照）のように64階調300 チャンネルソース
ドライバーICに適用される。しかし、このような数値は
特定製品の一例であり、本発明がこれに限定されるもの
ではない。
【００３０】制御部502 は外部から開始パルスDIO1を入
力した後に第2 クロックCLK2に応答してシフトクロック
SCLKを発生し、第2 クロックCLK2が100 番のパルスの
際、1番のパルスの第1 クロックCLK1に応答してラッチ
クロックLCLKを発生する。しかし、テスト制御信号TEST
が制御部502 のデコーディング部テスト制御器504 に印
加されると、テスト制御信号TESTに応答してハイレベ
ル、即ち出力イネーブルレベルに保たれたラッチクロッ
クLCLK及びラッチイネーブル信号LEN を発生する。
力した後に第2 クロックCLK2に応答してシフトクロック
SCLKを発生し、第2 クロックCLK2が100 番のパルスの
際、1番のパルスの第1 クロックCLK1に応答してラッチ
クロックLCLKを発生する。しかし、テスト制御信号TEST
が制御部502 のデコーディング部テスト制御器504 に印
加されると、テスト制御信号TESTに応答してハイレベ
ル、即ち出力イネーブルレベルに保たれたラッチクロッ
クLCLK及びラッチイネーブル信号LEN を発生する。
【００３１】シフトレジスタ506 は制御部502 から順次
に入力したシフトクロックSCLKを複数個の出力ラインを
通して１つのクロックずつ順次に出力する。例えば、シ
フトレジスタ506 から出力される１つのクロックに応答
して同時に3 つの入力データがラッチされると、300 個
の出力チャンネルに対して100 個のシフトクロックが要
求されるので、シフトレジスタ506 は100 本の出力ライ
ンを通して第1 乃至第100 シフトクロックを順次に出力
する。
に入力したシフトクロックSCLKを複数個の出力ラインを
通して１つのクロックずつ順次に出力する。例えば、シ
フトレジスタ506 から出力される１つのクロックに応答
して同時に3 つの入力データがラッチされると、300 個
の出力チャンネルに対して100 個のシフトクロックが要
求されるので、シフトレジスタ506 は100 本の出力ライ
ンを通して第1 乃至第100 シフトクロックを順次に出力
する。
【００３２】データレジスタ508 は入力端子IN1 乃至IN
3 を通して各々6 ビットからなるデータDIO 〜DI2 を入
力し続け、シフトレジスタ506 から出力される複数個の
入力制御クロックの第1 乃至第100 シフトクロックの各
々に応答して該当記憶箇所に順次にラッチする。データ
レジスタ508 は順次にラッチされたデータを、制御部50
2 から第1 クロックCLK1に応答して発生されたラッチク
ロックLCLKに応答していっせいに出力する。即ち、シフ
トクロックSCLKが第2 クロックCLK2に応答して100 回発
生した時ラッチクロックLCLKは第1 クロックCLK1に応答
して1 回発生する。
3 を通して各々6 ビットからなるデータDIO 〜DI2 を入
力し続け、シフトレジスタ506 から出力される複数個の
入力制御クロックの第1 乃至第100 シフトクロックの各
々に応答して該当記憶箇所に順次にラッチする。データ
レジスタ508 は順次にラッチされたデータを、制御部50
2 から第1 クロックCLK1に応答して発生されたラッチク
ロックLCLKに応答していっせいに出力する。即ち、シフ
トクロックSCLKが第2 クロックCLK2に応答して100 回発
生した時ラッチクロックLCLKは第1 クロックCLK1に応答
して1 回発生する。
【００３３】デコーディング部510 及びバッファ部512
は図3 に示されたデコーディング部310 及びバッファ部
312 と各々対応するように動作する。即ち、デコーディ
ング部510 はデータレジスタ508 からいっせいに出力さ
れたデータを入力し、6 ビットデータの全てのビット組
み合わせに相当する64レベルの電圧V1〜V64 のうち、そ
れぞれのデータに相当する電圧を選択する。バッファ部
512 はデコーディング部510 から選択された電圧を一時
格納してそれぞれのチャンネルの300 チャンネルを通し
て表示電圧として各々出力する。
は図3 に示されたデコーディング部310 及びバッファ部
312 と各々対応するように動作する。即ち、デコーディ
ング部510 はデータレジスタ508 からいっせいに出力さ
れたデータを入力し、6 ビットデータの全てのビット組
み合わせに相当する64レベルの電圧V1〜V64 のうち、そ
れぞれのデータに相当する電圧を選択する。バッファ部
512 はデコーディング部510 から選択された電圧を一時
格納してそれぞれのチャンネルの300 チャンネルを通し
て表示電圧として各々出力する。
【００３４】前述したデータレジスタ508 の動作はパネ
ル表示電圧供給装置が正常に動作する場合に、即ち制御
部502 から第1 クロックCLK1に応答して発生されたラッ
チクロックLCLKに応答して動作する場合に関する。次に
制御部５０２は、パネル表示電圧供給装置で回路検証の
ためにデコーディング部510 をテストする場合にデータ
レジスタ508 の動作を説明する。
ル表示電圧供給装置が正常に動作する場合に、即ち制御
部502 から第1 クロックCLK1に応答して発生されたラッ
チクロックLCLKに応答して動作する場合に関する。次に
制御部５０２は、パネル表示電圧供給装置で回路検証の
ためにデコーディング部510 をテストする場合にデータ
レジスタ508 の動作を説明する。
【００３５】前述したように、制御部502 は正常動作時
には第1 クロックCLK1に応答してラッチクロックLCLKを
発生するが、制御部502 のデコーディング部テスト制御
器504 にテスト制御信号TESTが印加されるとテスト制御
信号TESTに応答してハイレベルに保たれたラッチクロッ
クLCLK及びラッチイネーブル信号LEN を発生する。
には第1 クロックCLK1に応答してラッチクロックLCLKを
発生するが、制御部502 のデコーディング部テスト制御
器504 にテスト制御信号TESTが印加されるとテスト制御
信号TESTに応答してハイレベルに保たれたラッチクロッ
クLCLK及びラッチイネーブル信号LEN を発生する。
【００３６】この際、データレジスタ508 はシフトレジ
スタ506 から複数個の入力制御クロックのうち１つのク
ロックの第1 、第2 、．．．または第100 シフトクロッ
クが印加される度にラッチイネーブル信号LEN に応答し
て入力端子IN1 乃至IN3 を通して一度入力したデータを
全ての記憶箇所にラッチさせ、常にハイレベルのラッチ
クロックLCLKに応答してデコーディング部510 の全ての
デコーダに出力する。従って、データレジスタ508 は64
個のシフトクロックSCLKが発生する間、入力端子IN1 乃
至IN3 を通して入力したデータの全てのビット組み合わ
せをデコーディング部510 の全てのデコーダに出力す
る。
スタ506 から複数個の入力制御クロックのうち１つのク
ロックの第1 、第2 、．．．または第100 シフトクロッ
クが印加される度にラッチイネーブル信号LEN に応答し
て入力端子IN1 乃至IN3 を通して一度入力したデータを
全ての記憶箇所にラッチさせ、常にハイレベルのラッチ
クロックLCLKに応答してデコーディング部510 の全ての
デコーダに出力する。従って、データレジスタ508 は64
個のシフトクロックSCLKが発生する間、入力端子IN1 乃
至IN3 を通して入力したデータの全てのビット組み合わ
せをデコーディング部510 の全てのデコーダに出力す
る。
【００３７】つまり、データレジスタ508 は一度入力し
たデータを全ての記憶箇所にラッチし、デコーディング
部510 の全てのデコーダに出力することにより、テスト
時間を短縮する。
たデータを全ての記憶箇所にラッチし、デコーディング
部510 の全てのデコーダに出力することにより、テスト
時間を短縮する。
【００３８】図6(a)乃至(i）は図5 に示されたデコーデ
ィング部のテストのために所要されるテスト時間を示す
タイミング図である。図6(a)に示されたシフトクロック
SCLKから最初の100 クロック以降のクロックの発生され
るときをテストモードとすれば、図6(b)に示されたラッ
チクロックLCLKはテストモード時にハイレベル、即ち出
力イネーブルレベルに保たれる。
ィング部のテストのために所要されるテスト時間を示す
タイミング図である。図6(a)に示されたシフトクロック
SCLKから最初の100 クロック以降のクロックの発生され
るときをテストモードとすれば、図6(b)に示されたラッ
チクロックLCLKはテストモード時にハイレベル、即ち出
力イネーブルレベルに保たれる。
【００３９】図6(c)に示されたデータDI( 但し、DIはデ
ータレジスタ508 の入力データを代表的に示す) は最初
の100 クロックに応答して順次にラッチされた後にラッ
チクロックLCLKに応答していっせいに出力される。しか
し、ラッチクロックLCLKがハイレベルを保ち続けている
ので図6(c)に示されたデータDIは次の64クロックに応答
して図6(d)乃至(i) に示されたように出力し続ける。即
ち、テスト動作時にはラッチクロックLCLKがハイレベル
を保つのでデータDIは順次にラッチされることなく直ち
に出力される。
ータレジスタ508 の入力データを代表的に示す) は最初
の100 クロックに応答して順次にラッチされた後にラッ
チクロックLCLKに応答していっせいに出力される。しか
し、ラッチクロックLCLKがハイレベルを保ち続けている
ので図6(c)に示されたデータDIは次の64クロックに応答
して図6(d)乃至(i) に示されたように出力し続ける。即
ち、テスト動作時にはラッチクロックLCLKがハイレベル
を保つのでデータDIは順次にラッチされることなく直ち
に出力される。
【００４０】従って、本発明のパネル表示電圧供給装置
のデコーディング部をテストするのにかかる時間は図1
(a)乃至(f) におけるテスト時間に比べて64階調用デコ
ーダの場合に約2/64に短縮され、256 階調用デコーダの
場合には約2/256 に短縮される。
のデコーディング部をテストするのにかかる時間は図1
(a)乃至(f) におけるテスト時間に比べて64階調用デコ
ーダの場合に約2/64に短縮され、256 階調用デコーダの
場合には約2/256 に短縮される。
【００４１】以下、本発明のデコーダテスト方法を添付
図面に基づき詳しく説明する。図7 は本発明によるデコ
ーダテスト方法を示すフローチャートである。同図にお
いて、まず、デコーダがテストモードであるかを判断す
る(702段階) 。もし、テストモードでなければ、正常モ
ードで動作する(712段階) 。ここで、デコーダはTFT 用
LCD ソースドライバーで用いられる階調選択用デコーダ
であり、それぞれのN ビットデータ、即ちパネルの各ド
ットに対する色の輝度を示すための入力データに対して
２N 個の出力、即ち各入力データに相当するレベルの電
圧のうち１つを各々選択する。正常モード時に、それぞ
れのN ビットデータは各デコーダに対応する記憶箇所に
順次にラッチされた後、いっせいにデコーダに出力され
る。それに伴って、各デコーダの出力をパネル表示電圧
として同時に得られる。
図面に基づき詳しく説明する。図7 は本発明によるデコ
ーダテスト方法を示すフローチャートである。同図にお
いて、まず、デコーダがテストモードであるかを判断す
る(702段階) 。もし、テストモードでなければ、正常モ
ードで動作する(712段階) 。ここで、デコーダはTFT 用
LCD ソースドライバーで用いられる階調選択用デコーダ
であり、それぞれのN ビットデータ、即ちパネルの各ド
ットに対する色の輝度を示すための入力データに対して
２N 個の出力、即ち各入力データに相当するレベルの電
圧のうち１つを各々選択する。正常モード時に、それぞ
れのN ビットデータは各デコーダに対応する記憶箇所に
順次にラッチされた後、いっせいにデコーダに出力され
る。それに伴って、各デコーダの出力をパネル表示電圧
として同時に得られる。
【００４２】しかし、702 段階でテストモードと判断さ
れると、一度入力したN ビットデータ、即ちN ビットデ
ータの２N 種の全てのビット組み合わせのうち１つをテ
スト用データとして選択して各デコーダに対応する全て
の記憶箇所に同時にラッチさせる(704段階) 。704 段階
後に、ラッチされたテスト用データを全ての複数個のデ
コーダに出力し、複数個のデコーダからテスト用データ
に相当するデータを各々得る(706段階) 。706 段階後
に、複数個のデコーダから得たそれぞれのデータの所定
テストを行う(708段階) 。また、このようなテスト過程
は全てのテスト用データに対してテストを行ったかを判
断し(710段階) 、そうでなければ704 段階に戻り、704
段階乃至708 段階を繰返して行う。
れると、一度入力したN ビットデータ、即ちN ビットデ
ータの２N 種の全てのビット組み合わせのうち１つをテ
スト用データとして選択して各デコーダに対応する全て
の記憶箇所に同時にラッチさせる(704段階) 。704 段階
後に、ラッチされたテスト用データを全ての複数個のデ
コーダに出力し、複数個のデコーダからテスト用データ
に相当するデータを各々得る(706段階) 。706 段階後
に、複数個のデコーダから得たそれぞれのデータの所定
テストを行う(708段階) 。また、このようなテスト過程
は全てのテスト用データに対してテストを行ったかを判
断し(710段階) 、そうでなければ704 段階に戻り、704
段階乃至708 段階を繰返して行う。
【００４３】図7 に示された本発明によるデコーダテス
ト方法によれば、テストモード時にそれぞれのN ビット
データを順次に入力して複数個の各デコーダに対応する
記憶箇所に順次にラッチさせない。また、706 段階でテ
スト用データを全てのデコーダに出力させのるに必要な
クロックは、704 段階でテスト用データを全ての記憶箇
所にラッチさせるのに必要なクロックと同一なタイミン
グであり、またデコーダのテストモードの間出力イネー
ブルレベルに保たれる。
ト方法によれば、テストモード時にそれぞれのN ビット
データを順次に入力して複数個の各デコーダに対応する
記憶箇所に順次にラッチさせない。また、706 段階でテ
スト用データを全てのデコーダに出力させのるに必要な
クロックは、704 段階でテスト用データを全ての記憶箇
所にラッチさせるのに必要なクロックと同一なタイミン
グであり、またデコーダのテストモードの間出力イネー
ブルレベルに保たれる。
【００４４】従って、正常モード時と比較してそれぞれ
のN ビットデータを順次にラッチさせるのに必要な時間
が無くなる。例えば、M 個の各デコーダから２N 種のビ
ット組み合わせよりなる各テスト用データに相当する２
N 個の出力を得るのに必要な時間はL+２N 個のクロック
時間である。ここで、L はM 個のデコーダに接続された
出力チャンネル数を3(R 、G 、B 、3 つの出力に該当す
るN ビットデータが同時にラッチされるので) で除算し
た値である。
のN ビットデータを順次にラッチさせるのに必要な時間
が無くなる。例えば、M 個の各デコーダから２N 種のビ
ット組み合わせよりなる各テスト用データに相当する２
N 個の出力を得るのに必要な時間はL+２N 個のクロック
時間である。ここで、L はM 個のデコーダに接続された
出力チャンネル数を3(R 、G 、B 、3 つの出力に該当す
るN ビットデータが同時にラッチされるので) で除算し
た値である。
【００４５】
【発明の効果】前述したように、本発明によるTFT 用LC
D ソースドライバーにおけるデコーダテスト制御装置及
びこれを用いたデコーダテスト方法は、階調選択用デコ
ーダの前段でデコーディングされるデータをラッチする
データレジスタの出力を制御することによりデコーダの
回路検証のために所要されるテスト時間が短縮可能とな
る。
D ソースドライバーにおけるデコーダテスト制御装置及
びこれを用いたデコーダテスト方法は、階調選択用デコ
ーダの前段でデコーディングされるデータをラッチする
データレジスタの出力を制御することによりデコーダの
回路検証のために所要されるテスト時間が短縮可能とな
る。
【図１】(a) 乃至(f）は従来のデコーダのテストのため
に所要されるテスト時間を示すタイミング図である。
に所要されるテスト時間を示すタイミング図である。
【図２】本発明に使用される薄膜トランジスタ用液晶表
示装置のソースドライバーの一例の出力部の概略的なブ
ロック図である。
示装置のソースドライバーの一例の出力部の概略的なブ
ロック図である。
【図３】図２に示された簡略なブロック図を含む本発明
によるデコーダテスト制御装置の望ましい一実施の形態
を示すブロック図である。
によるデコーダテスト制御装置の望ましい一実施の形態
を示すブロック図である。
【図４】(a) 乃至(i）は図３に示されたデコーディング
部のテストのために所要されるテスト時間を示すタイミ
ング図である。
部のテストのために所要されるテスト時間を示すタイミ
ング図である。
【図５】図２に示された簡略なブロック図を含む本発明
によるデコーダテスト制御装置の望ましい他の実施の形
態を示すブロック図である。
によるデコーダテスト制御装置の望ましい他の実施の形
態を示すブロック図である。
【図６】(a) 乃至(i）は図５に示されたデコーディング
部のテストのために所要されるテスト時間を示すタイミ
ング図である。
部のテストのために所要されるテスト時間を示すタイミ
ング図である。
【図７】本発明によるデコーダテスト方法を示すフロー
チャートである。
チャートである。
300...出力部 302...制御部 304...シフトレジスタ 306...選択部 308...データレジスタ 310...デコーディング部 312...バッファ部
Claims (11)
- 【請求項１】 薄膜トランジスタ用液晶表示装置のソー
スドライバーにおける複数個のデコーダをテストする方
法において、 (a) N(N は自然数) ビットデータの２N 種のビット組み
合わせのうち１つのビット組み合わせによるデータをテ
スト用データとして選択して前記デコーダに各々対応す
る複数個の記憶箇所に同時にラッチする段階と、 (b) 前記ラッチされたテスト用データを前記デコーダに
出力する段階と、 (c) 前記各デコーダの出力データをテストする段階と、
を具備することを特徴とするデコーダテスト方法。 - 【請求項２】 前記(b) 段階で前記テスト用データを前
記全てのデコーダに出力するのに要求されるクロック
は、前記(a) 段階で前記テスト用データを前記全ての記
憶箇所にラッチするのに要求されるクロックと同一なタ
イミングであることを特徴とする請求項１に記載のデコ
ーダテスト方法。 - 【請求項３】 前記(b) 段階で前記テスト用データを前
記全てのデコーダに出力するのに要求されるクロック
は、前記デコーダのテストモードの間に出力イネーブル
レベルに保たれることを特徴とする請求項１に記載のデ
コーダテスト方法。 - 【請求項４】 前記各デコーダから前記２N 種のビット
組み合わせよりなる前記各テスト用データに相当する前
記２N 個の出力データを得るのにかかる時間はＬ＋２N
個のクロック時間であり、ここでこのＬは前記デコーダ
に接続された出力チャンネル数をR 、G 、B 信号に対す
る入力端子数で除算した値であることを特徴とする請求
項１に記載のデコーダテスト方法。 - 【請求項５】 前記N ビットデータはパネルの各ドット
に対する色の輝度を示すためのデータであり、前記２N
個の出力は前記各データに相当するレベルの電圧である
ことを特徴とする請求項１乃至４の何れかに記載のデコ
ーダテスト方法。 - 【請求項６】 薄膜トランジスタ用液晶表示装置のソー
スドライバーにおける複数個のデコーダのテスト制御装
置において、 テスト制御信号に応答してシフトクロック及びラッチク
ロックを選択的に出力する選択部と、 入力されるデータを複数個の入力制御クロックのうち１
つのクロックに応答して複数個の記憶箇所に同時にラッ
チし、ラッチされた全てのデータを前記シフトクロック
に応答して同時に前記各デコーダに出力するデータレジ
スタと、を具備することを特徴とするデコーダテスト制
御装置。 - 【請求項７】 前記シフトクロックを順次に入力して前
記複数個の入力制御クロックを順次に発生するシフトレ
ジスタと、 基準クロックに応答して前記シフトクロックを発生し、
前記基準クロックが複数個のパルスを有する際、１つの
パルスを有する他の基準クロックに応答して前記ラッチ
クロックを発生する制御部と、をさらに具備することを
特徴とする請求項６に記載のデコーダテスト制御装置。 - 【請求項８】 前記N ビットデータはパネルの各ドット
に対する色の輝度を示すためのデータであり、前記２N
個の出力は前記各データに相当するレベルの電圧である
ことを特徴とする請求項６または７に記載のデコーダテ
スト制御装置。 - 【請求項９】 薄膜トランジスタ用液晶表示装置のソー
スドライバーの複数個のデコーダのテスト制御装置にお
いて、 入力されるデータを複数個の入力制御クロックのうち１
つのクロックに応答して複数個の記憶箇所に同時にラッ
チし、ラッチされた全てのデータを出力イネーブルレベ
ルのラッチクロックに応答して前記各デコーダに出力す
るデータレジスタと、 テスト制御信号に応答して前記ラッチクロックを発生す
る制御部と、を具備することを特徴とするデコーダテス
ト制御装置。 - 【請求項１０】 シフトクロックを順次に入力して前記
複数個の入力制御クロックを順次に発生するシフトレジ
スタをさらに含み、前記制御部は所定の基準クロックに
応答して前記シフトクロックを発生することを特徴とす
る請求項９に記載のデコーダテスト制御装置。 - 【請求項１１】 前記N ビットデータはパネルの各ドッ
トに対する色の輝度を示すためのデータであり、前記２
N 個の出力は前記各データに相当するレベルの電圧であ
ることを特徴とする請求項９または１０に記載のデコー
ダテスト制御装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1997P-26472 | 1997-06-23 | ||
| KR1019970026472A KR100230427B1 (ko) | 1997-06-23 | 1997-06-23 | 박막 트랜지스터용 액정표시장치 소스드라이버에서의 디코더 테스트방법 및 이를 이용한 디코더 테스트 제어장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1124044A true JPH1124044A (ja) | 1999-01-29 |
| JP3593455B2 JP3593455B2 (ja) | 2004-11-24 |
Family
ID=19510665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11938098A Expired - Fee Related JP3593455B2 (ja) | 1997-06-23 | 1998-04-28 | アクティブマトリックス型液晶表示装置のソースドライバーにおけるデコーダテスト制御装置及びこれを用いたデコーダテスト方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6384754B1 (ja) |
| JP (1) | JP3593455B2 (ja) |
| KR (1) | KR100230427B1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001203977A (ja) * | 2000-01-19 | 2001-07-27 | Pioneer Electronic Corp | 情報再生装置 |
| US6813579B1 (en) * | 2001-12-14 | 2004-11-02 | Cirrus Logic, Inc. | Apparatus and method for test mode control |
| KR100869217B1 (ko) * | 2002-07-19 | 2008-11-18 | 매그나칩 반도체 유한회사 | 평판표시소자 드라이버의 디스플레이 데이터비트 체크회로 |
| KR100525000B1 (ko) * | 2004-01-14 | 2005-10-31 | 삼성전자주식회사 | 셀프 번-인 테스트를 수행하는 ｔｆｔ-ｌｃｄ 소스드라이버 및 그 테스트 방법 |
| JP2005208242A (ja) * | 2004-01-21 | 2005-08-04 | Nec Electronics Corp | 発光素子駆動回路 |
| KR100795720B1 (ko) * | 2004-01-31 | 2008-01-17 | 삼성전자주식회사 | 액정표시장치의 소스 구동회로 |
| US8345490B2 (en) * | 2010-06-23 | 2013-01-01 | International Business Machines Corporation | Split voltage level restore and evaluate clock signals for memory address decoding |
| US8345497B2 (en) | 2010-06-23 | 2013-01-01 | International Business Machines Corporation | Internal bypassing of memory array devices |
| US8599642B2 (en) | 2010-06-23 | 2013-12-03 | International Business Machines Corporation | Port enable signal generation for gating a memory array device output |
| US8351278B2 (en) | 2010-06-23 | 2013-01-08 | International Business Machines Corporation | Jam latch for latching memory array output data |
| US9171514B2 (en) * | 2012-09-03 | 2015-10-27 | Samsung Electronics Co., Ltd. | Source driver, method thereof, and apparatuses having the same |
| TWI517593B (zh) * | 2014-04-10 | 2016-01-11 | 敦泰電子股份有限公司 | 解碼轉壓裝置及應用該解碼轉壓裝置於數位類比轉換器 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4369432A (en) * | 1980-02-08 | 1983-01-18 | Takeda Riken Kogyo Kabushikikaisha | Auto-calibrated D-A converter |
| JPS5940721A (ja) * | 1982-08-30 | 1984-03-06 | Sony Tektronix Corp | デジタル・アナログ変換器用診断装置 |
| US4672610A (en) * | 1985-05-13 | 1987-06-09 | Motorola, Inc. | Built in self test input generator for programmable logic arrays |
| JPS622552A (ja) * | 1985-06-27 | 1987-01-08 | Matsushita Electric Ind Co Ltd | 半導体検査装置および半導体検査方法 |
| FR2622019B1 (fr) * | 1987-10-19 | 1990-02-09 | Thomson Semiconducteurs | Dispositif de test structurel d'un circuit integre |
| US4958155A (en) * | 1989-01-31 | 1990-09-18 | Zdzislaw Gulczynski | Ultra fast digital-to-analog converter with independent bit current source calibration |
| JP2584673B2 (ja) * | 1989-06-09 | 1997-02-26 | 株式会社日立製作所 | テストデータ変更回路を有する論理回路テスト装置 |
| JP2673395B2 (ja) * | 1990-08-29 | 1997-11-05 | 三菱電機株式会社 | 半導体記憶装置およびそのテスト方法 |
| JP2723687B2 (ja) | 1991-04-08 | 1998-03-09 | シャープ株式会社 | 表示装置用駆動回路の試験装置 |
| US5206633A (en) * | 1991-08-19 | 1993-04-27 | International Business Machines Corp. | Self calibrating brightness controls for digitally operated liquid crystal display system |
| US5245326A (en) * | 1991-08-19 | 1993-09-14 | International Business Machines Corp. | Calibration apparatus for brightness controls of digitally operated liquid crystal display system |
| US5453991A (en) * | 1992-03-18 | 1995-09-26 | Kabushiki Kaisha Toshiba | Integrated circuit device with internal inspection circuitry |
| US5731796A (en) * | 1992-10-15 | 1998-03-24 | Hitachi, Ltd. | Liquid crystal display driving method/driving circuit capable of being driven with equal voltages |
| JP2768175B2 (ja) * | 1992-10-26 | 1998-06-25 | 日本電気株式会社 | 半導体メモリ |
| US5703617A (en) | 1993-10-18 | 1997-12-30 | Crystal Semiconductor | Signal driver circuit for liquid crystal displays |
| JPH07131347A (ja) * | 1993-11-04 | 1995-05-19 | Mitsubishi Electric Corp | Ａ／ｄ変換器テスト回路及びｄ／ａ変換器テスト回路 |
| GB2297210B (en) * | 1995-01-20 | 1998-04-08 | Lsi Logic Corp | Analogue to digital converter |
| US5483237A (en) * | 1994-01-31 | 1996-01-09 | At&T Corp. | Method and apparatus for testing a CODEC |
| JPH09281931A (ja) * | 1996-04-10 | 1997-10-31 | Fujitsu Ltd | 表示装置および該表示装置の駆動回路ならびに表示装置の駆動方法 |
| US5959604A (en) * | 1996-09-26 | 1999-09-28 | Rockwell International Corporation | Method and apparatus for monitoring LCD driver performance |
-
1997
- 1997-06-23 KR KR1019970026472A patent/KR100230427B1/ko not_active Expired - Fee Related
-
1998
- 1998-04-28 JP JP11938098A patent/JP3593455B2/ja not_active Expired - Fee Related
- 1998-06-23 US US09/103,122 patent/US6384754B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3593455B2 (ja) | 2004-11-24 |
| US6384754B1 (en) | 2002-05-07 |
| KR19990002765A (ko) | 1999-01-15 |
| KR100230427B1 (ko) | 1999-11-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040302 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040629 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040802 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040824 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040830 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080903 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080903 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090903 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100903 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110903 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |