JPH07311564A - 液晶表示パネルの階調駆動装置 - Google Patents
液晶表示パネルの階調駆動装置Info
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- JPH07311564A JPH07311564A JP6104150A JP10415094A JPH07311564A JP H07311564 A JPH07311564 A JP H07311564A JP 6104150 A JP6104150 A JP 6104150A JP 10415094 A JP10415094 A JP 10415094A JP H07311564 A JPH07311564 A JP H07311564A
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- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
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Abstract
(57)【要約】 （修正有）
【目的】画素データを記憶するフレームメモリの容量を
削減する。 【構成】垂直ドライバ４は直交関数発生手段７から供給
される直交関数の組により表わされる複数の行信号を選
択期間毎に組順次走査で１フレームに渡って行電極群２
に印加。積和演算手段８は直交関数の組と画素データの
組との積和演算を逐次行ない、水平ドライバ５は結果に
応じた電圧レベルの列信号を組順次走査に同期して選択
期間毎に列電極群３に印加。フレームメモリ６は画素デ
ータをフレーム単位で各ビット桁に分割記憶。積和演算
手段８は記憶された画素データの組を各ビット桁別に読
み出して積和し演算各ビット桁に対応した列信号成分を
生成。水平ドライバ５はパルス変調のビット桁の列信号
成分とフレーム間引き変調のビット桁の列信号成分とを
一選択期間内に配列した列信号を列電極群３に印加。メ
モリ制御手段１０はフレームメモリ６に対する画素デー
タの書き込み制御。パルス変調は全てのフレーム毎に書
き込み、フレーム間引き変調はフレーム間引きに応じて
必要なフレーム毎に書き込む。
削減する。 【構成】垂直ドライバ４は直交関数発生手段７から供給
される直交関数の組により表わされる複数の行信号を選
択期間毎に組順次走査で１フレームに渡って行電極群２
に印加。積和演算手段８は直交関数の組と画素データの
組との積和演算を逐次行ない、水平ドライバ５は結果に
応じた電圧レベルの列信号を組順次走査に同期して選択
期間毎に列電極群３に印加。フレームメモリ６は画素デ
ータをフレーム単位で各ビット桁に分割記憶。積和演算
手段８は記憶された画素データの組を各ビット桁別に読
み出して積和し演算各ビット桁に対応した列信号成分を
生成。水平ドライバ５はパルス変調のビット桁の列信号
成分とフレーム間引き変調のビット桁の列信号成分とを
一選択期間内に配列した列信号を列電極群３に印加。メ
モリ制御手段１０はフレームメモリ６に対する画素デー
タの書き込み制御。パルス変調は全てのフレーム毎に書
き込み、フレーム間引き変調はフレーム間引きに応じて
必要なフレーム毎に書き込む。
Description
【０００１】
【産業上の利用分野】本発明はＳＴＮ液晶等を用いた単
純マトリクス液晶表示パネルの駆動装置に関する。より
詳しくは、複数ライン同時選択方式等に適した駆動装置
に関する。さらに詳しくは、フレーム間引きによる階調
表示に適用される駆動回路構成に関する。
純マトリクス液晶表示パネルの駆動装置に関する。より
詳しくは、複数ライン同時選択方式等に適した駆動装置
に関する。さらに詳しくは、フレーム間引きによる階調
表示に適用される駆動回路構成に関する。
【０００２】
【従来の技術】単純マトリクス型の液晶表示パネルは、
行電極群と列電極群との間に液晶層を保持してマトリク
ス状の画素を設けたものである。従来、液晶表示パネル
は電圧平均化法により駆動されていた。この方法は各行
電極を順次１本ずつ選択し、そのタイミングに合わせて
全列電極にＯＮ／ＯＦＦに相当するデータ信号を与える
ものである。その結果、各画素に印加される電圧は全行
電極（Ｎ本）を選択する１フレーム期間の中で１回（１
／Ｎ分の時間）高い印加電圧となり、残りの時間（（Ｎ
−１）／Ｎ分）は一定のバイアス電圧となる。使用する
液晶材料の応答速度が遅い場合には、１フレーム期間に
おける印加電圧波形の実効値に応じた輝度の変化が得ら
れる。しかしながら、分割数を大きくとりフレーム周波
数が下がると、１フレーム期間と液晶の応答時間との差
が小さくなり、液晶は印加されるパルス毎に応答し、フ
レーム応答現象と呼ばれる輝度のちらつきが現われコン
トラストが低下する。
行電極群と列電極群との間に液晶層を保持してマトリク
ス状の画素を設けたものである。従来、液晶表示パネル
は電圧平均化法により駆動されていた。この方法は各行
電極を順次１本ずつ選択し、そのタイミングに合わせて
全列電極にＯＮ／ＯＦＦに相当するデータ信号を与える
ものである。その結果、各画素に印加される電圧は全行
電極（Ｎ本）を選択する１フレーム期間の中で１回（１
／Ｎ分の時間）高い印加電圧となり、残りの時間（（Ｎ
−１）／Ｎ分）は一定のバイアス電圧となる。使用する
液晶材料の応答速度が遅い場合には、１フレーム期間に
おける印加電圧波形の実効値に応じた輝度の変化が得ら
れる。しかしながら、分割数を大きくとりフレーム周波
数が下がると、１フレーム期間と液晶の応答時間との差
が小さくなり、液晶は印加されるパルス毎に応答し、フ
レーム応答現象と呼ばれる輝度のちらつきが現われコン
トラストが低下する。
【０００３】近年このフレーム応答現象の問題に対処す
る方策として、「複数ライン同時選択法」が提案されて
おり、例えば特開平５−１００６４２号公報に開示され
ている。この複数ライン同時選択法は、従来の１行毎の
選択ではなく、複数の行電極を同時に選択する事によっ
て、見掛上高周波数化を図り前述したフレーム応答現象
を抑制するものである。１行毎の選択ではなく複数の行
電極を同時に選択するので、任意の画像表示を得る為に
工夫が必要になる。即ち、元の画素データを演算処理し
て列電極に供給する必要がある。具体的には、直交関数
の組により表わされる複数の行信号を選択期間毎に組順
次で行電極群に印加する。一方、直交関数の組と選ばれ
た画素データの組との積和演算を逐次行ない、その結果
に応じた電圧レベルを有する列信号を該組順次走査に同
期して選択期間中に列電極群に印加する。
る方策として、「複数ライン同時選択法」が提案されて
おり、例えば特開平５−１００６４２号公報に開示され
ている。この複数ライン同時選択法は、従来の１行毎の
選択ではなく、複数の行電極を同時に選択する事によっ
て、見掛上高周波数化を図り前述したフレーム応答現象
を抑制するものである。１行毎の選択ではなく複数の行
電極を同時に選択するので、任意の画像表示を得る為に
工夫が必要になる。即ち、元の画素データを演算処理し
て列電極に供給する必要がある。具体的には、直交関数
の組により表わされる複数の行信号を選択期間毎に組順
次で行電極群に印加する。一方、直交関数の組と選ばれ
た画素データの組との積和演算を逐次行ない、その結果
に応じた電圧レベルを有する列信号を該組順次走査に同
期して選択期間中に列電極群に印加する。
【０００４】
【発明が解決しようとする課題】上述した複数ライン同
時選択法は階調表示を行なう場合にも拡張できる。階調
表示には様々の方式があるが、例えばパルス変調方式や
フレーム間引き変調方式は複数ライン同時選択法と容易
に組み合わせる事ができ、上記した特開平５−１００６
４２号公報にも記載されている。この方法では、与えら
れた画素データが複数ビット桁構成を有しており、これ
により階調表現を行なっている。直交関数の組と画素デ
ータの組との積和演算に際しては、画素データの組をビ
ット桁単位で分割して演算を実行し、各ビット桁に対応
した列信号成分を生成する。さらに、各ビット桁に対応
した列信号成分を一選択期間内で順に配列し、列信号を
構成して列電極群に印加する。この際、ビット桁毎にパ
ルス変調もしくはフレーム間引き変調を適用する事によ
り所定の階調表示が得られる。
時選択法は階調表示を行なう場合にも拡張できる。階調
表示には様々の方式があるが、例えばパルス変調方式や
フレーム間引き変調方式は複数ライン同時選択法と容易
に組み合わせる事ができ、上記した特開平５−１００６
４２号公報にも記載されている。この方法では、与えら
れた画素データが複数ビット桁構成を有しており、これ
により階調表現を行なっている。直交関数の組と画素デ
ータの組との積和演算に際しては、画素データの組をビ
ット桁単位で分割して演算を実行し、各ビット桁に対応
した列信号成分を生成する。さらに、各ビット桁に対応
した列信号成分を一選択期間内で順に配列し、列信号を
構成して列電極群に印加する。この際、ビット桁毎にパ
ルス変調もしくはフレーム間引き変調を適用する事によ
り所定の階調表示が得られる。
【０００５】前述した積和演算を行なう為には一旦画素
データをフレームメモリに書き込む。階調表現の画素デ
ータの場合には各ビット桁毎にフレームメモリが必要に
なる。階調レベルが細分化され且つ画素数が顕著に増加
した場合にはフレームメモリの容量が膨大なものとな
り、実用化を図る上での障害になっている。
データをフレームメモリに書き込む。階調表現の画素デ
ータの場合には各ビット桁毎にフレームメモリが必要に
なる。階調レベルが細分化され且つ画素数が顕著に増加
した場合にはフレームメモリの容量が膨大なものとな
り、実用化を図る上での障害になっている。
【０００６】従来、各フレームについて毎回全ての画素
データの全てのビット桁についてフレームメモリに書き
込んでいた。パルス変調を行なう場合には対象となるビ
ット桁について毎フレーム毎に画素データを読み出し所
定の積和演算等を行なう必要がある。一方、フレーム間
引き変調の対象となるビット桁については必ずしも毎フ
レーム毎に画素データを必要としない。例えばフレーム
間引き変調により１／２の階調表現を行なう場合には、
２フレームにつき１フレームが間引かれる事になる。こ
れに応じて、従来フレーム間引きの対象となるビット桁
についてはフレームメモリからの読み出し段階で対応し
ていた。しかしながら、この方法では書き込み段階で全
ての画素データを格納する事になるので、フレームメモ
リの大容量化は避けられない。
データの全てのビット桁についてフレームメモリに書き
込んでいた。パルス変調を行なう場合には対象となるビ
ット桁について毎フレーム毎に画素データを読み出し所
定の積和演算等を行なう必要がある。一方、フレーム間
引き変調の対象となるビット桁については必ずしも毎フ
レーム毎に画素データを必要としない。例えばフレーム
間引き変調により１／２の階調表現を行なう場合には、
２フレームにつき１フレームが間引かれる事になる。こ
れに応じて、従来フレーム間引きの対象となるビット桁
についてはフレームメモリからの読み出し段階で対応し
ていた。しかしながら、この方法では書き込み段階で全
ての画素データを格納する事になるので、フレームメモ
リの大容量化は避けられない。
【０００７】
【課題を解決するための手段】上述した従来の技術の課
題に鑑み、本発明は複数ライン同時選択法により階調駆
動を行なう場合にフレームメモリの容量削減を可能にす
る事を目的とする。かかる目的を達成する為に以下の手
段を講じた。即ち、本発明にかかる階調駆動装置は基本
的に、行電極群と列電極群との間に液晶層を保持してマ
トリクス状の画素を設けた液晶表示パネルを、複数ビッ
ト桁構成の画素データに従ってパルス変調とフレーム間
引き変調を併用しながら階調駆動するものである。本駆
動装置は、直交関数の組により表わされる複数の行信号
を選択期間毎に組順次で１フレームに渡って該行電極群
に印加する第１手段を備えている。又、該直交関数の組
と画素データの組との積和演算を逐次行ない、その結果
に応じた電圧レベルを有する列信号を該組順次走査に同
期して選択期間毎に該列電極群に印加する第２手段を有
している。前記第２手段はフレームメモリと、積和演算
手段と、駆動手段とを有している。フレームメモリは画
素データをフレーム単位で且つ各ビット桁に分割して記
憶する。積和演算手段は記憶された画素データの組を各
ビット桁別に読み出して上記積和演算を実行し、各ビッ
ト桁に対応した列信号成分を生成する。駆動手段はパル
ス変調を行なうビット桁の列信号成分とフレーム間引き
変調を行なうビット桁の列信号成分とを一選択期間内に
配列して該列信号を構成し該列電極群に印加する。本発
明の特徴事項として、該フレームメモリに対する画素デ
ータの書き込み制御を行なうメモリ制御手段を備えてい
る。このメモリ制御手段はパルス変調を行なうビット桁
については全てのフレーム毎に書き込みを実行する一
方、フレーム間引き変調を行なうビット桁についてはフ
レーム間引きに応じて必要なフレーム毎に書き込みを実
行する。
題に鑑み、本発明は複数ライン同時選択法により階調駆
動を行なう場合にフレームメモリの容量削減を可能にす
る事を目的とする。かかる目的を達成する為に以下の手
段を講じた。即ち、本発明にかかる階調駆動装置は基本
的に、行電極群と列電極群との間に液晶層を保持してマ
トリクス状の画素を設けた液晶表示パネルを、複数ビッ
ト桁構成の画素データに従ってパルス変調とフレーム間
引き変調を併用しながら階調駆動するものである。本駆
動装置は、直交関数の組により表わされる複数の行信号
を選択期間毎に組順次で１フレームに渡って該行電極群
に印加する第１手段を備えている。又、該直交関数の組
と画素データの組との積和演算を逐次行ない、その結果
に応じた電圧レベルを有する列信号を該組順次走査に同
期して選択期間毎に該列電極群に印加する第２手段を有
している。前記第２手段はフレームメモリと、積和演算
手段と、駆動手段とを有している。フレームメモリは画
素データをフレーム単位で且つ各ビット桁に分割して記
憶する。積和演算手段は記憶された画素データの組を各
ビット桁別に読み出して上記積和演算を実行し、各ビッ
ト桁に対応した列信号成分を生成する。駆動手段はパル
ス変調を行なうビット桁の列信号成分とフレーム間引き
変調を行なうビット桁の列信号成分とを一選択期間内に
配列して該列信号を構成し該列電極群に印加する。本発
明の特徴事項として、該フレームメモリに対する画素デ
ータの書き込み制御を行なうメモリ制御手段を備えてい
る。このメモリ制御手段はパルス変調を行なうビット桁
については全てのフレーム毎に書き込みを実行する一
方、フレーム間引き変調を行なうビット桁についてはフ
レーム間引きに応じて必要なフレーム毎に書き込みを実
行する。
【０００８】本発明は上述した複数ライン同時選択法に
限られるものではなく、上位概念としてフレームメモリ
に一旦画素データを書き込む事が必要になる全ての液晶
表示パネル駆動装置に適用される。即ち、行電極群と列
電極群との間に液晶層を保持してマトリクス状の画素を
設けた液晶表示パネルを、複数ビット桁構成の画素デー
タに従って少なくとも一部のビット桁につきフレーム間
引き変調を適用しながら階調駆動する装置を一般的に包
含する。かかる階調駆動装置は基本的な構成として、所
定の行信号を該行電極群に印加して順次走査する第１手
段と、画素データに応じた電圧レベルを有する列信号を
該順次走査に同期して該列電極群に印加する第２手段と
を有している。この第２手段は画素データをフレーム単
位で且つ各ビット桁に分割して記憶するフレームメモリ
と、記憶された画素データを各ビット桁別に読み出して
所定の処理を行ない列信号を形成して該列電極群に印加
する駆動手段とを有している。さらに特徴事項として、
該フレームメモリに対する画素データの書き込み制御を
行なうメモリ制御手段を備えている。このメモリ制御手
段はフレーム間引き変調を行なうビット桁についてはフ
レーム間引きに応じて必要なフレーム毎に書き込みを実
行する一方、それ以外のビット桁については全てのフレ
ーム毎に書き込みを実行する。
限られるものではなく、上位概念としてフレームメモリ
に一旦画素データを書き込む事が必要になる全ての液晶
表示パネル駆動装置に適用される。即ち、行電極群と列
電極群との間に液晶層を保持してマトリクス状の画素を
設けた液晶表示パネルを、複数ビット桁構成の画素デー
タに従って少なくとも一部のビット桁につきフレーム間
引き変調を適用しながら階調駆動する装置を一般的に包
含する。かかる階調駆動装置は基本的な構成として、所
定の行信号を該行電極群に印加して順次走査する第１手
段と、画素データに応じた電圧レベルを有する列信号を
該順次走査に同期して該列電極群に印加する第２手段と
を有している。この第２手段は画素データをフレーム単
位で且つ各ビット桁に分割して記憶するフレームメモリ
と、記憶された画素データを各ビット桁別に読み出して
所定の処理を行ない列信号を形成して該列電極群に印加
する駆動手段とを有している。さらに特徴事項として、
該フレームメモリに対する画素データの書き込み制御を
行なうメモリ制御手段を備えている。このメモリ制御手
段はフレーム間引き変調を行なうビット桁についてはフ
レーム間引きに応じて必要なフレーム毎に書き込みを実
行する一方、それ以外のビット桁については全てのフレ
ーム毎に書き込みを実行する。
【０００９】
【作用】本発明にかかる階調駆動装置は複数ビット桁構
成の画素データに従って例えばパルス変調とフレーム間
引き変調を併用しながら液晶表示パネルの階調駆動を行
なう。例えば、上位のビット桁に対してはパルス変調を
適用し、下位のビット桁に対してフレーム間引き変調を
適用する事により、全体として階調駆動装置のシステム
クロック数を低く抑える事ができ、回路設計上有利にな
る。この場合、フレーム間引き変調を行なうビット桁に
ついてはフレーム間引きに応じて必要なフレーム毎に画
素データの書き込みを実行する様にしており、フレーム
メモリ容量の節約を図っている。例えば、最下位ビット
桁について１／２階調のフレーム間引きを行なう場合、
列信号の演算に必要な画素データは２フレームにつき１
フレーム分である。従って、２フレームに１回書き込み
を行なう事により実効的にフレームメモリの容量を削減
化する事ができる。以上の説明から明らかな様に、本発
明にかかる書き込み方式は複数ライン同時選択法に限ら
れるものではなく、一旦画素データをフレームメモリに
蓄積した後フレーム間引き変調を行なう全ての階調駆動
装置に適用できる。例えば、各行電極を順次１本ずつ選
択する電圧平均化法においても、画面を上下に２分割し
て駆動する場合にはフレームメモリが必要となる為本発
明が適用できる。
成の画素データに従って例えばパルス変調とフレーム間
引き変調を併用しながら液晶表示パネルの階調駆動を行
なう。例えば、上位のビット桁に対してはパルス変調を
適用し、下位のビット桁に対してフレーム間引き変調を
適用する事により、全体として階調駆動装置のシステム
クロック数を低く抑える事ができ、回路設計上有利にな
る。この場合、フレーム間引き変調を行なうビット桁に
ついてはフレーム間引きに応じて必要なフレーム毎に画
素データの書き込みを実行する様にしており、フレーム
メモリ容量の節約を図っている。例えば、最下位ビット
桁について１／２階調のフレーム間引きを行なう場合、
列信号の演算に必要な画素データは２フレームにつき１
フレーム分である。従って、２フレームに１回書き込み
を行なう事により実効的にフレームメモリの容量を削減
化する事ができる。以上の説明から明らかな様に、本発
明にかかる書き込み方式は複数ライン同時選択法に限ら
れるものではなく、一旦画素データをフレームメモリに
蓄積した後フレーム間引き変調を行なう全ての階調駆動
装置に適用できる。例えば、各行電極を順次１本ずつ選
択する電圧平均化法においても、画面を上下に２分割し
て駆動する場合にはフレームメモリが必要となる為本発
明が適用できる。
【００１０】
【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図１は本発明にかかる液晶表示パネル
の階調駆動装置を示す模式的なブロック図である。図示
する様に、本発明にかかる階調駆動装置は単純マトリク
ス型の液晶表示パネル１に接続される。この液晶表示パ
ネル１は行電極群２と列電極群３との間に液晶層を介在
させたフラットパネル構造を有している。液晶層として
は例えばＳＴＮ液晶を用いる事ができる。本階調駆動装
置はかかる構成を有する液晶表示パネル１を、複数ビッ
ト桁構成の画素データに従ってパルス変調とフレーム間
引き変調を併用しながら階調駆動するものである。
詳細に説明する。図１は本発明にかかる液晶表示パネル
の階調駆動装置を示す模式的なブロック図である。図示
する様に、本発明にかかる階調駆動装置は単純マトリク
ス型の液晶表示パネル１に接続される。この液晶表示パ
ネル１は行電極群２と列電極群３との間に液晶層を介在
させたフラットパネル構造を有している。液晶層として
は例えばＳＴＮ液晶を用いる事ができる。本階調駆動装
置はかかる構成を有する液晶表示パネル１を、複数ビッ
ト桁構成の画素データに従ってパルス変調とフレーム間
引き変調を併用しながら階調駆動するものである。
【００１１】本階調駆動装置は垂直ドライバ４を備えて
おり、行電極群２に接続してこれを駆動する。又水平ド
ライバ５を備えており列電極群３に接続してこれを駆動
する。本装置はさらに、フレームメモリ６と直交関数発
生手段７と積和演算手段８とを具備している。フレーム
メモリ６は入力された画素データをフレーム単位で保持
する。なお、画素データは行電極群２と列電極群３の交
差部に規定される画素の濃度を表わすデータである。本
発明では画素データは複数ビット桁構成を有しており、
画素濃度の階調表現を可能にしている。この関係で、フ
レームメモリ６は各ビット桁に対応したビット平面を有
している。
おり、行電極群２に接続してこれを駆動する。又水平ド
ライバ５を備えており列電極群３に接続してこれを駆動
する。本装置はさらに、フレームメモリ６と直交関数発
生手段７と積和演算手段８とを具備している。フレーム
メモリ６は入力された画素データをフレーム単位で保持
する。なお、画素データは行電極群２と列電極群３の交
差部に規定される画素の濃度を表わすデータである。本
発明では画素データは複数ビット桁構成を有しており、
画素濃度の階調表現を可能にしている。この関係で、フ
レームメモリ６は各ビット桁に対応したビット平面を有
している。
【００１２】直交関数発生手段７は互いに直交関係にあ
る複数の直交関数を発生し、これを逐次適当な組み合わ
せパタンで垂直ドライバ４に供給する。垂直ドライバ４
は直交関数の組により表わされる複数の行信号を選択期
間毎に組順次走査で行電極群２に印加する。従って、直
交関数発生手段７と垂直ドライバ４が前述した第１手段
に相当する。
る複数の直交関数を発生し、これを逐次適当な組み合わ
せパタンで垂直ドライバ４に供給する。垂直ドライバ４
は直交関数の組により表わされる複数の行信号を選択期
間毎に組順次走査で行電極群２に印加する。従って、直
交関数発生手段７と垂直ドライバ４が前述した第１手段
に相当する。
【００１３】本階調駆動装置は、第２手段としてフレー
ムメモリ６及び水平ドライバ５に加え積和演算手段８及
び電圧レベル回路１２を備えている。この第２手段は直
交関数の組と画素データの組との積和演算を逐次行ない
その結果に応じた電圧レベルを有する列信号を該組順次
走査に同期して選択期間毎に列電極群３に印加する。具
体的には、積和演算手段８はフレームメモリ６に記憶さ
れた画素データの組を各ビット桁別に読み出して上記積
和演算を実行し、各ビット桁に対応した列信号成分を生
成する。水平ドライバ５はパルス変調を行なうビット桁
の列信号成分とフレーム間引き変調を行なうビット桁の
列信号成分とを一選択期間内に配列して該列信号を構成
し列電極群３に印加する。列信号を構成する為に必要な
電圧レベルは予め電圧レベル回路１２から供給される。
なお、この電圧レベル回路１２は垂直ドライバ４に対し
ても所定の電圧レベルを供給している。垂直ドライバ４
は直交関数に従って電圧レベルを適宜選択し、行信号と
して行電極群２に供給する。
ムメモリ６及び水平ドライバ５に加え積和演算手段８及
び電圧レベル回路１２を備えている。この第２手段は直
交関数の組と画素データの組との積和演算を逐次行ない
その結果に応じた電圧レベルを有する列信号を該組順次
走査に同期して選択期間毎に列電極群３に印加する。具
体的には、積和演算手段８はフレームメモリ６に記憶さ
れた画素データの組を各ビット桁別に読み出して上記積
和演算を実行し、各ビット桁に対応した列信号成分を生
成する。水平ドライバ５はパルス変調を行なうビット桁
の列信号成分とフレーム間引き変調を行なうビット桁の
列信号成分とを一選択期間内に配列して該列信号を構成
し列電極群３に印加する。列信号を構成する為に必要な
電圧レベルは予め電圧レベル回路１２から供給される。
なお、この電圧レベル回路１２は垂直ドライバ４に対し
ても所定の電圧レベルを供給している。垂直ドライバ４
は直交関数に従って電圧レベルを適宜選択し、行信号と
して行電極群２に供給する。
【００１４】本階調駆動装置は特徴的な構成要素として
メモリ制御手段１０を備えている。このメモリ制御手段
１０はフレームメモリ６に対する画素データの書き込み
制御を行なう。即ち、パルス変調を行なうビット桁につ
いては全てのフレーム毎に書き込みを実行する一方、フ
レーム間引き変調を行なうビット桁についてはフレーム
間引きに応じて必要なフレーム毎に書き込みを実行す
る。このメモリ制御手段１０に加えて同期回路９及び駆
動制御手段１１が含まれている。同期回路９はフレーム
メモリ６からの画素データ読み出しタイミングと直交関
数発生手段７からの信号転送タイミングを互いに同期さ
せる。１フレームで組順次走査を複数回繰り返す事によ
り所望の画像表示が得られる。この同期回路９はメモリ
制御手段１０もタイミング制御している。前述した様に
メモリ制御手段１０はフレームメモリ６に対する画素デ
ータの書き込み／読み出しをビット平面毎に制御する。
駆動制御手段１１は同期回路９の制御を受けて垂直ドラ
イバ４及び水平ドライバ５に所定のクロック信号を供給
する。
メモリ制御手段１０を備えている。このメモリ制御手段
１０はフレームメモリ６に対する画素データの書き込み
制御を行なう。即ち、パルス変調を行なうビット桁につ
いては全てのフレーム毎に書き込みを実行する一方、フ
レーム間引き変調を行なうビット桁についてはフレーム
間引きに応じて必要なフレーム毎に書き込みを実行す
る。このメモリ制御手段１０に加えて同期回路９及び駆
動制御手段１１が含まれている。同期回路９はフレーム
メモリ６からの画素データ読み出しタイミングと直交関
数発生手段７からの信号転送タイミングを互いに同期さ
せる。１フレームで組順次走査を複数回繰り返す事によ
り所望の画像表示が得られる。この同期回路９はメモリ
制御手段１０もタイミング制御している。前述した様に
メモリ制御手段１０はフレームメモリ６に対する画素デ
ータの書き込み／読み出しをビット平面毎に制御する。
駆動制御手段１１は同期回路９の制御を受けて垂直ドラ
イバ４及び水平ドライバ５に所定のクロック信号を供給
する。
【００１５】前述した様に、パルス変調及びフレーム間
引き変調を併用した階調表示を行なう為、フレームメモ
リ６は複数ビット桁からなる画素データを各ビット平面
に分割して保持する。積和演算手段８は上述した直交関
数の組と画素データの組との積和演算を行なう際、画素
データの組をビット桁単位で分割し積和演算を実行し各
ビット桁に対応した列信号成分を生成する。水平ドライ
バ５は一選択期間中で例えばパルス幅の大きな上位ビッ
ト桁側の列信号成分からパルス幅の小さな下位ビット桁
側の列信号成分の順に配列して列信号を構成し、列電極
群３に印加する。この際、上位ビット桁側の列信号成分
についてはパルス変調を適用し、下位ビット桁側の列信
号成分についてはフレーム間引き変調を適用している。
引き変調を併用した階調表示を行なう為、フレームメモ
リ６は複数ビット桁からなる画素データを各ビット平面
に分割して保持する。積和演算手段８は上述した直交関
数の組と画素データの組との積和演算を行なう際、画素
データの組をビット桁単位で分割し積和演算を実行し各
ビット桁に対応した列信号成分を生成する。水平ドライ
バ５は一選択期間中で例えばパルス幅の大きな上位ビッ
ト桁側の列信号成分からパルス幅の小さな下位ビット桁
側の列信号成分の順に配列して列信号を構成し、列電極
群３に印加する。この際、上位ビット桁側の列信号成分
についてはパルス変調を適用し、下位ビット桁側の列信
号成分についてはフレーム間引き変調を適用している。
【００１６】以下、図１に示した階調駆動装置の動作を
詳細に説明する。先ず最初に、複数ライン選択法に関し
７本の行電極を同時に選択する場合を例に挙げて詳細に
説明する。図２は７ライン同時駆動の波形図である。Ｆ
1 （ｔ）〜Ｆ8 （ｔ）は対応する行電極に印加される行
信号であり、Ｇ1 （ｔ）〜Ｇ3 （ｔ）は各列電極に印加
される列信号を表わしている。行信号Ｆは（０，１）に
おいて完備な正規直交関数であるＷａｌｓｈ関数に基づ
いて設定されている。０の場合を−Ｖｒ、１の場合を＋
Ｖｒ、非選択期間をＶｏとする。なお、非選択期間の電
圧レベルＶｏは０Ｖに設定されている。上から７本ずつ
１組として選択し、下に向って組順次走査する。８回の
走査でＷａｌｓｈ関数の１周期に相当する前半サイクル
が終了する。次の１周期では極性を反転して後半サイク
ルを行ない、直流成分が入らない様にする。さらに次の
１周期では直交関数の組み合わせパタンを縦ずらしして
行信号を構成し行電極群２に印加している。なお、必ず
しも縦ずらしを行なう必要はない。
詳細に説明する。先ず最初に、複数ライン選択法に関し
７本の行電極を同時に選択する場合を例に挙げて詳細に
説明する。図２は７ライン同時駆動の波形図である。Ｆ
1 （ｔ）〜Ｆ8 （ｔ）は対応する行電極に印加される行
信号であり、Ｇ1 （ｔ）〜Ｇ3 （ｔ）は各列電極に印加
される列信号を表わしている。行信号Ｆは（０，１）に
おいて完備な正規直交関数であるＷａｌｓｈ関数に基づ
いて設定されている。０の場合を−Ｖｒ、１の場合を＋
Ｖｒ、非選択期間をＶｏとする。なお、非選択期間の電
圧レベルＶｏは０Ｖに設定されている。上から７本ずつ
１組として選択し、下に向って組順次走査する。８回の
走査でＷａｌｓｈ関数の１周期に相当する前半サイクル
が終了する。次の１周期では極性を反転して後半サイク
ルを行ない、直流成分が入らない様にする。さらに次の
１周期では直交関数の組み合わせパタンを縦ずらしして
行信号を構成し行電極群２に印加している。なお、必ず
しも縦ずらしを行なう必要はない。
【００１７】一方、各列電極に印加される列信号につい
ては、個々の画素データをＩij（ｉはマトリクスの行番
号を表わし、ｊは同じく列番号を表わす）として、所定
の積和演算を行なう。今仮に、画素データが複数ビット
桁構成ではなく１ビット構成の場合を考えると、画素が
オンの時はＩij＝−１、オフの時はＩij＝＋１とする
と、各列電極に与えられる列信号Ｇj （ｔ）は基本的に
以下の積和演算処理を行なう事により設定される。
ては、個々の画素データをＩij（ｉはマトリクスの行番
号を表わし、ｊは同じく列番号を表わす）として、所定
の積和演算を行なう。今仮に、画素データが複数ビット
桁構成ではなく１ビット構成の場合を考えると、画素が
オンの時はＩij＝−１、オフの時はＩij＝＋１とする
と、各列電極に与えられる列信号Ｇj （ｔ）は基本的に
以下の積和演算処理を行なう事により設定される。
【００１８】
【数１】 但し、非選択期間における行信号は０レベルである事か
ら、上記式における和算処理は選択行のみの合計とな
る。従って、７ライン同時選択の場合、列信号がとり得
る電位は８レベルとなる。つまり列信号に必要な電位レ
ベルは（同時選択数＋１）個となる。この電位レベル
は、前述した様に図１に示す電圧レベル回路１２から供
給される。
ら、上記式における和算処理は選択行のみの合計とな
る。従って、７ライン同時選択の場合、列信号がとり得
る電位は８レベルとなる。つまり列信号に必要な電位レ
ベルは（同時選択数＋１）個となる。この電位レベル
は、前述した様に図１に示す電圧レベル回路１２から供
給される。
【００１９】上述した積和演算は１ビット構成の画素デ
ータに適用したものであり、階調表現は行なわれない。
本発明に従って階調表示を行なう場合には、個々の画素
データは複数ビット桁構成を有している。この場合にお
ける積和演算を以下に説明する。図３は、例えば３ビッ
ト桁構成の画素データを入力して、８階調レベルの表示
を行なう場合を表わしている。図３に示す様に、個々の
画素データは上位桁に対応する第２ビット、中間桁に対
応する第１ビット、下位桁に対応する第０ビットを有し
ている。各ビットは０又は１の二値をとり得る。３ビッ
トが全て０の場合には一番低い第０階調を表わし、３ビ
ットが全て１の場合には一番高い第７階調を表わしてい
る。各ビットの取る数値により、所望の中間調表示が得
られる。かかる３ビット構成を有する画素データに対し
て積和演算を行なう場合には、ビット桁単位で分割す
る。即ち、先ず最初に第２ビットの組に対して直交関数
の組との間で積和演算を行ない、上位桁に対応した列信
号成分を生成する。次に第１ビットの組と直交関数の組
との間で同様の積和演算を行ない、中間桁に対応する列
信号成分を生成する。最後に、第０ビットの組と直交関
数の組との間で同様の積和演算を行ない下位桁に対応す
る列信号成分を生成する。
ータに適用したものであり、階調表現は行なわれない。
本発明に従って階調表示を行なう場合には、個々の画素
データは複数ビット桁構成を有している。この場合にお
ける積和演算を以下に説明する。図３は、例えば３ビッ
ト桁構成の画素データを入力して、８階調レベルの表示
を行なう場合を表わしている。図３に示す様に、個々の
画素データは上位桁に対応する第２ビット、中間桁に対
応する第１ビット、下位桁に対応する第０ビットを有し
ている。各ビットは０又は１の二値をとり得る。３ビッ
トが全て０の場合には一番低い第０階調を表わし、３ビ
ットが全て１の場合には一番高い第７階調を表わしてい
る。各ビットの取る数値により、所望の中間調表示が得
られる。かかる３ビット構成を有する画素データに対し
て積和演算を行なう場合には、ビット桁単位で分割す
る。即ち、先ず最初に第２ビットの組に対して直交関数
の組との間で積和演算を行ない、上位桁に対応した列信
号成分を生成する。次に第１ビットの組と直交関数の組
との間で同様の積和演算を行ない、中間桁に対応する列
信号成分を生成する。最後に、第０ビットの組と直交関
数の組との間で同様の積和演算を行ない下位桁に対応す
る列信号成分を生成する。
【００２０】図４は、上記の様にして生成された列信号
成分を配列して列信号とした例を表わしている。図４の
グラフは、横軸に経過時間ｔを表わし、縦軸に列信号Ｇ
（ｔ）の電圧レベルを表わしている。前述した様に、列
信号Ｇ（ｔ）は積和演算結果に従って８個の電圧レベル
Ｖ1 〜Ｖ8 の何れか１つをとる。一選択期間Δｔ内にお
いて、列信号Ｇ（ｔ）は画素データに含まれる３個のビ
ットに対応して、３個の列信号成分ｇ２，ｇ１，ｇ０を
含んでいる。最初の列信号成分ｇ２は図３に示した第２
ビットの組を用いて積和演算されたものであり、上位桁
に対応している。次の列信号成分ｇ１は中間桁のビット
に対応している。最後の列信号成分ｇ０は下位桁に対応
している。
成分を配列して列信号とした例を表わしている。図４の
グラフは、横軸に経過時間ｔを表わし、縦軸に列信号Ｇ
（ｔ）の電圧レベルを表わしている。前述した様に、列
信号Ｇ（ｔ）は積和演算結果に従って８個の電圧レベル
Ｖ1 〜Ｖ8 の何れか１つをとる。一選択期間Δｔ内にお
いて、列信号Ｇ（ｔ）は画素データに含まれる３個のビ
ットに対応して、３個の列信号成分ｇ２，ｇ１，ｇ０を
含んでいる。最初の列信号成分ｇ２は図３に示した第２
ビットの組を用いて積和演算されたものであり、上位桁
に対応している。次の列信号成分ｇ１は中間桁のビット
に対応している。最後の列信号成分ｇ０は下位桁に対応
している。
【００２１】本実施例では上位桁及び中間桁に対してパ
ルス変調が適用され、下位桁に対してフレーム間引き変
調が適用されている。この為、上位桁に対応する列信号
成分ｇ２のパルス幅Ｐ２は一番大きい。中間桁に対応す
る次の列信号成分ｇ１のパルス幅Ｐ１はＰ２の半分であ
る。下位桁の列信号成分ｇ０については仮にパルス変調
を適用すると、そのパルス幅Ｐ０はＰ１の半分量とな
る。しかしながら本実施例では下位桁についてフレーム
間引きを適用しているので、列信号成分ｇ０のパルス幅
Ｐ０は中間桁の列信号成分ｇ１のパルス幅Ｐ１と等しく
なっている。かかる構成で、列信号成分ｇ０については
２フレームに１回の割合で実際に出力させる事により、
各フレームを通して平均化するとその実効パルス幅はＰ
０の半分となり、１／２の階調とする事ができる。この
様に、下位桁に対してフレーム間引き変調を適用する事
により、パルス幅の極端な短縮化を防ぐ事ができ、回路
設計上の負荷が軽減できる。なお本発明は上述した構成
に限られるものではなく、フレーム間引き変調を適用す
るビット桁の選択は自由である。又、１／２階調に限ら
れず、１／４階調とする事ができる。１／４階調の場合
には４回に１回の割合でフレーム間引きが実行される。
ルス変調が適用され、下位桁に対してフレーム間引き変
調が適用されている。この為、上位桁に対応する列信号
成分ｇ２のパルス幅Ｐ２は一番大きい。中間桁に対応す
る次の列信号成分ｇ１のパルス幅Ｐ１はＰ２の半分であ
る。下位桁の列信号成分ｇ０については仮にパルス変調
を適用すると、そのパルス幅Ｐ０はＰ１の半分量とな
る。しかしながら本実施例では下位桁についてフレーム
間引きを適用しているので、列信号成分ｇ０のパルス幅
Ｐ０は中間桁の列信号成分ｇ１のパルス幅Ｐ１と等しく
なっている。かかる構成で、列信号成分ｇ０については
２フレームに１回の割合で実際に出力させる事により、
各フレームを通して平均化するとその実効パルス幅はＰ
０の半分となり、１／２の階調とする事ができる。この
様に、下位桁に対してフレーム間引き変調を適用する事
により、パルス幅の極端な短縮化を防ぐ事ができ、回路
設計上の負荷が軽減できる。なお本発明は上述した構成
に限られるものではなく、フレーム間引き変調を適用す
るビット桁の選択は自由である。又、１／２階調に限ら
れず、１／４階調とする事ができる。１／４階調の場合
には４回に１回の割合でフレーム間引きが実行される。
【００２２】図５はＷａｌｓｈ関数を示す波形図であ
る。７ライン同時選択の場合、例えば２番目から８番目
の７個のＷａｌｓｈ関数を用いて行信号を作成する。図
２と図５を対比すれば理解される様に、例えばＦ
1 （ｔ）は上から２番目のＷａｌｓｈ関数に対応してい
る。これは１周期のうち前半でハイレベルとなり後半で
ローレベルとなる。これに応じてＦ1 （ｔ）に含まれる
パルスは（１，１，１，１，０，０，０，０）の様に配
列される。同様に、Ｆ2 （ｔ）は３番目のＷａｌｓｈ関
数に対応しており、そのパルスは（１，１，０，０，
０，０，１，１）の様に配列される。さらに、Ｆ
3 （ｔ）は４番目のＷａｌｓｈ関数に対応しており、そ
のパルスは（１，１，０，０，１，１，０，０）の様に
配列される。以上の説明から明らかな様に、１組の行電
極に印加される行信号は直交関係に基づく適当な組み合
わせパタンで表わされる。図２の場合には、２番目の組
に対しても同一の組み合わせパタンに従って直交関数Ｆ
8 （ｔ）〜Ｆ14（ｔ）が印加される。以下同様に、３番
目以降の組に対しても同一の組み合わせパタンに従い所
定の行信号が印加される。
る。７ライン同時選択の場合、例えば２番目から８番目
の７個のＷａｌｓｈ関数を用いて行信号を作成する。図
２と図５を対比すれば理解される様に、例えばＦ
1 （ｔ）は上から２番目のＷａｌｓｈ関数に対応してい
る。これは１周期のうち前半でハイレベルとなり後半で
ローレベルとなる。これに応じてＦ1 （ｔ）に含まれる
パルスは（１，１，１，１，０，０，０，０）の様に配
列される。同様に、Ｆ2 （ｔ）は３番目のＷａｌｓｈ関
数に対応しており、そのパルスは（１，１，０，０，
０，０，１，１）の様に配列される。さらに、Ｆ
3 （ｔ）は４番目のＷａｌｓｈ関数に対応しており、そ
のパルスは（１，１，０，０，１，１，０，０）の様に
配列される。以上の説明から明らかな様に、１組の行電
極に印加される行信号は直交関係に基づく適当な組み合
わせパタンで表わされる。図２の場合には、２番目の組
に対しても同一の組み合わせパタンに従って直交関数Ｆ
8 （ｔ）〜Ｆ14（ｔ）が印加される。以下同様に、３番
目以降の組に対しても同一の組み合わせパタンに従い所
定の行信号が印加される。
【００２３】次に図６を参照して、図１に示したメモリ
制御手段１０の具体的な構成例を詳細に説明する。図６
の構成は、３個のラッチ回路ＬＡＴ１，ＬＡＴ２，ＬＡ
Ｔ３と、４個のマルチプレクサＭＸ１，ＭＸ２，ＭＸ
３，ＭＸ４と、１個のセレクタＳＬＴと、１個のフリッ
プフロップＦＦとを有している。
制御手段１０の具体的な構成例を詳細に説明する。図６
の構成は、３個のラッチ回路ＬＡＴ１，ＬＡＴ２，ＬＡ
Ｔ３と、４個のマルチプレクサＭＸ１，ＭＸ２，ＭＸ
３，ＭＸ４と、１個のセレクタＳＬＴと、１個のフリッ
プフロップＦＦとを有している。
【００２４】入力する画素データは三原色成分を含んで
おり、各々３ビット桁構成になっている。赤色成分の画
素データは下位ビットＲ０と中位ビットＲ１と上位ビッ
トＲ２とから構成されている。Ｒ０がフレーム間引きの
対象となり、Ｒ１及びＲ２がパルス変調の対象になる。
同様に、緑色成分の画素データはＧ０，Ｇ１，Ｇ２から
なり、青色成分の画素データはＢ０，Ｂ１，Ｂ２からな
る。これらの画素データはビット毎にＩＣのパッドＰＡ
Ｄ及び入力バッファＩＮＢＵＦを介して供給される。
又、制御用に種々のタイミング信号が同じくパッド及び
入力バッファを介して供給される。これらのタイミング
信号には１フレーム毎にローレベルとハイレベルが切り
換わる信号ＦＬＭが含まれる。この他に、一対のタイミ
ング信号ＳＨＣＬＫ及びＬＡＴＣＬＫは、ラッチ回路Ｌ
ＡＴ１，ＬＡＴ２，ＬＡＴ３の動作制御に用いられる。
又タイミング信号ＷＡＤ−ＡとＷＡＤ−Ｂはマルチプレ
クサＭＸ１，ＭＸ２，ＭＸ３の動作制御に用いられる。
さらに一対のタイミング信号ＧＣＫ０，ＧＣＫ１はマル
チプレクサＭＸ４の動作制御に用いられる。
おり、各々３ビット桁構成になっている。赤色成分の画
素データは下位ビットＲ０と中位ビットＲ１と上位ビッ
トＲ２とから構成されている。Ｒ０がフレーム間引きの
対象となり、Ｒ１及びＲ２がパルス変調の対象になる。
同様に、緑色成分の画素データはＧ０，Ｇ１，Ｇ２から
なり、青色成分の画素データはＢ０，Ｂ１，Ｂ２からな
る。これらの画素データはビット毎にＩＣのパッドＰＡ
Ｄ及び入力バッファＩＮＢＵＦを介して供給される。
又、制御用に種々のタイミング信号が同じくパッド及び
入力バッファを介して供給される。これらのタイミング
信号には１フレーム毎にローレベルとハイレベルが切り
換わる信号ＦＬＭが含まれる。この他に、一対のタイミ
ング信号ＳＨＣＬＫ及びＬＡＴＣＬＫは、ラッチ回路Ｌ
ＡＴ１，ＬＡＴ２，ＬＡＴ３の動作制御に用いられる。
又タイミング信号ＷＡＤ−ＡとＷＡＤ−Ｂはマルチプレ
クサＭＸ１，ＭＸ２，ＭＸ３の動作制御に用いられる。
さらに一対のタイミング信号ＧＣＫ０，ＧＣＫ１はマル
チプレクサＭＸ４の動作制御に用いられる。
【００２５】引き続き図６を参照して動作を説明する。
Ｒ０，Ｒ１，Ｒ２はＬＡＴ１により８ビット単位でラッ
チされる。Ｒ０の８ビット分が逐次ＩＤＲ１として出力
される。Ｒ１の８ビット分が逐次ＤＲ２として出力され
る。Ｒ２の８ビット分が逐次ＤＲ３として出力される。
同様に、Ｇ０，Ｇ１，Ｇ２が８ビット単位でＬＡＴ２に
よりラッチされ、８ビット分のＧ０が逐次ＩＤＧ１とし
て出力され、８ビット分のＧ１が逐次ＤＧ２として出力
され、８ビット分のＧ２が逐次ＤＧ３として出力され
る。同様に、Ｂ０，Ｂ１，Ｂ２が８ビット単位でＬＡＴ
３によりラッチされ、Ｂ０の８ビット分が逐次ＩＤＢ１
として出力され、８ビット分のＢ１が逐次ＤＢ２として
出力され、８ビット分のＢ２が逐次ＤＢ３として出力さ
れる。
Ｒ０，Ｒ１，Ｒ２はＬＡＴ１により８ビット単位でラッ
チされる。Ｒ０の８ビット分が逐次ＩＤＲ１として出力
される。Ｒ１の８ビット分が逐次ＤＲ２として出力され
る。Ｒ２の８ビット分が逐次ＤＲ３として出力される。
同様に、Ｇ０，Ｇ１，Ｇ２が８ビット単位でＬＡＴ２に
よりラッチされ、８ビット分のＧ０が逐次ＩＤＧ１とし
て出力され、８ビット分のＧ１が逐次ＤＧ２として出力
され、８ビット分のＧ２が逐次ＤＧ３として出力され
る。同様に、Ｂ０，Ｂ１，Ｂ２が８ビット単位でＬＡＴ
３によりラッチされ、Ｂ０の８ビット分が逐次ＩＤＢ１
として出力され、８ビット分のＢ１が逐次ＤＢ２として
出力され、８ビット分のＢ２が逐次ＤＢ３として出力さ
れる。
【００２６】マルチプレクサＭＸ１，ＭＸ２及びＭＸ３
は８ビットずつまとめられた画像データをＲＧＢＲＧＢ
…の様に配列換えし、列電極のＲＧＢ配列に対応させ
る。マルチプレクサＭＸ１は下位桁についてＲＧＢの配
列換えをし、マルチプレクサＭＸ２は中位桁についてＲ
ＧＢの配列換えをし、マルチプルクサＭＸ３は上位桁に
ついてＲＧＢの配列換えをする。本実施例の場合、ＬＡ
Ｔ１，ＬＡＴ２，ＬＡＴ３から出力された中位桁のＤＲ
２，ＤＧ２，ＤＢ２はそのままＭＸ２に入力される。
又、上位桁のＤＲ３，ＤＧ３，ＤＢ３もそのままＭＸ３
に入力される。これに対し、下位桁のＩＤＲ１，ＩＤＧ
１，ＩＤＢ１については図示する様にセレクタＳＬＴを
介してＤＲ１，ＤＧ１，ＤＢ１となり対応するマルチプ
レクサＭＸ１に入力される。このセレクタＳＬＴはフリ
ップフロップＦＦを介して制御される。このＦＦは１フ
レーム毎に反転する信号ＦＬＭを２フレーム毎に反転す
る信号ＳＥＬに変換してセレクタＳＬＴのセレクタ端子
に入力するものである。このＳＥＬに応じてセレクタＳ
ＬＴは２フレームに１回だけＩＤＲ１，ＩＤＧ１，ＩＤ
Ｂ１をサンプリングし、ＤＲ１，ＤＧ１，ＤＢ１として
出力する。これにより、書き込み段階でフレーム間引き
の対象となる下位桁のビットにつき、取捨が行なわれる
為、フレームメモリの実効容量が削減できる。
は８ビットずつまとめられた画像データをＲＧＢＲＧＢ
…の様に配列換えし、列電極のＲＧＢ配列に対応させ
る。マルチプレクサＭＸ１は下位桁についてＲＧＢの配
列換えをし、マルチプレクサＭＸ２は中位桁についてＲ
ＧＢの配列換えをし、マルチプルクサＭＸ３は上位桁に
ついてＲＧＢの配列換えをする。本実施例の場合、ＬＡ
Ｔ１，ＬＡＴ２，ＬＡＴ３から出力された中位桁のＤＲ
２，ＤＧ２，ＤＢ２はそのままＭＸ２に入力される。
又、上位桁のＤＲ３，ＤＧ３，ＤＢ３もそのままＭＸ３
に入力される。これに対し、下位桁のＩＤＲ１，ＩＤＧ
１，ＩＤＢ１については図示する様にセレクタＳＬＴを
介してＤＲ１，ＤＧ１，ＤＢ１となり対応するマルチプ
レクサＭＸ１に入力される。このセレクタＳＬＴはフリ
ップフロップＦＦを介して制御される。このＦＦは１フ
レーム毎に反転する信号ＦＬＭを２フレーム毎に反転す
る信号ＳＥＬに変換してセレクタＳＬＴのセレクタ端子
に入力するものである。このＳＥＬに応じてセレクタＳ
ＬＴは２フレームに１回だけＩＤＲ１，ＩＤＧ１，ＩＤ
Ｂ１をサンプリングし、ＤＲ１，ＤＧ１，ＤＢ１として
出力する。これにより、書き込み段階でフレーム間引き
の対象となる下位桁のビットにつき、取捨が行なわれる
為、フレームメモリの実効容量が削減できる。
【００２７】この様にしてＭＸ１は下位桁のビットにつ
きＲＧＢの順に配列換えして得られたデータＤＧＳ１を
マルチプレクサＭＸ４に供給する。同様にＭＸ２は中位
桁のビットについてＲＧＢの順に配列換えされたデータ
をＤＧＳ２としてＭＸ４に供給する。さらにＭＸ３は上
位桁のビットについてＲＧＢの順に配列換えしたデータ
をＤＧＳ３としてＭＸ４に供給する。ＭＸ４は一対のタ
イミング信号ＧＣＫ０，ＧＣＫ１により動作制御され、
入力されたデータを上位桁、中位桁、下位桁の順に並べ
換えて出力バッファＯＵＴＢＵＦ及びパッドＰＡＤを介
し出力する。上位桁、中位桁、下位桁の順に配列したデ
ータが８個分ＷＤ０，ＷＤ１，ＷＤ２，ＷＤ３，ＷＤ
４，ＷＤ５，ＷＤ６，ＷＤ７として外部に出力される。
きＲＧＢの順に配列換えして得られたデータＤＧＳ１を
マルチプレクサＭＸ４に供給する。同様にＭＸ２は中位
桁のビットについてＲＧＢの順に配列換えされたデータ
をＤＧＳ２としてＭＸ４に供給する。さらにＭＸ３は上
位桁のビットについてＲＧＢの順に配列換えしたデータ
をＤＧＳ３としてＭＸ４に供給する。ＭＸ４は一対のタ
イミング信号ＧＣＫ０，ＧＣＫ１により動作制御され、
入力されたデータを上位桁、中位桁、下位桁の順に並べ
換えて出力バッファＯＵＴＢＵＦ及びパッドＰＡＤを介
し出力する。上位桁、中位桁、下位桁の順に配列したデ
ータが８個分ＷＤ０，ＷＤ１，ＷＤ２，ＷＤ３，ＷＤ
４，ＷＤ５，ＷＤ６，ＷＤ７として外部に出力される。
【００２８】図７は、図６に示したセレクタＳＬＴの構
成例を示すブロック図である。図示する様に、セレクタ
ＳＬＴはＩＤＲ１に対応して設けられたセレクタ部ＳＬ
Ｔ１とＩＤＧ１に対応して設けられたセレクタ部ＳＬＴ
２とＩＤＢ１に対応して設けられたセレクタ部ＳＬＴ３
とから構成されている。
成例を示すブロック図である。図示する様に、セレクタ
ＳＬＴはＩＤＲ１に対応して設けられたセレクタ部ＳＬ
Ｔ１とＩＤＧ１に対応して設けられたセレクタ部ＳＬＴ
２とＩＤＢ１に対応して設けられたセレクタ部ＳＬＴ３
とから構成されている。
【００２９】最後に図８は、図７に示したセレクタ部の
具体的な構成例を示す回路図である。図示する様に、８
ビット分の入力データＩＮ０〜ＩＮ７に対応して８個の
アンドゲート素子ＡＮＤが設けられている。各ＡＮＤの
一方の入力端子Ａには２フレーム毎にハイレベルとロー
レベルが切り換わるセレクタ信号ＳＥＬが供給され、他
方の入力端子Ｂには対応する入力データが供給される。
奇数番目のＡＮＤの入力端子Ａは肯定入力であるが、偶
数番目のＡＮＤの入力端子Ａは否定入力となっている。
従って、ＳＥＬがハイレベルとなる第１フレームおよび
第２フレームでは奇数番目の入力データＩＮ０，ＩＮ
２，ＩＮ４，ＩＮ６がＡＮＤを通過する。これに対し、
３番目のフレームではＳＥＬがローレベルとなる為、偶
数番目の入力信号ＩＮ１，ＩＮ３，ＩＮ５，ＩＮ７がＡ
ＮＤを通過する。この様に、本実施例では２フレーム毎
に最下位桁の画素データにつき半分量だけ選択してい
る。換言すると、列電極の奇数番目と偶数番目に分けて
フレーム間引きを行なっている。かかる構成によりフレ
ーム間の印加電圧変動を平均化している。
具体的な構成例を示す回路図である。図示する様に、８
ビット分の入力データＩＮ０〜ＩＮ７に対応して８個の
アンドゲート素子ＡＮＤが設けられている。各ＡＮＤの
一方の入力端子Ａには２フレーム毎にハイレベルとロー
レベルが切り換わるセレクタ信号ＳＥＬが供給され、他
方の入力端子Ｂには対応する入力データが供給される。
奇数番目のＡＮＤの入力端子Ａは肯定入力であるが、偶
数番目のＡＮＤの入力端子Ａは否定入力となっている。
従って、ＳＥＬがハイレベルとなる第１フレームおよび
第２フレームでは奇数番目の入力データＩＮ０，ＩＮ
２，ＩＮ４，ＩＮ６がＡＮＤを通過する。これに対し、
３番目のフレームではＳＥＬがローレベルとなる為、偶
数番目の入力信号ＩＮ１，ＩＮ３，ＩＮ５，ＩＮ７がＡ
ＮＤを通過する。この様に、本実施例では２フレーム毎
に最下位桁の画素データにつき半分量だけ選択してい
る。換言すると、列電極の奇数番目と偶数番目に分けて
フレーム間引きを行なっている。かかる構成によりフレ
ーム間の印加電圧変動を平均化している。
【００３０】
【発明の効果】以上説明した様に、本発明によれば、フ
レーム間引き変調を行なうビット桁についてはフレーム
間引きに応じて必要なフレーム毎に書き込みを実行する
一方、それ以外のビット桁については全てのフレーム毎
に書き込みを実行している。かかる構成により、フレー
ムメモリ容量を削減できるという効果が得られる。
レーム間引き変調を行なうビット桁についてはフレーム
間引きに応じて必要なフレーム毎に書き込みを実行する
一方、それ以外のビット桁については全てのフレーム毎
に書き込みを実行している。かかる構成により、フレー
ムメモリ容量を削減できるという効果が得られる。
【図１】本発明にかかる液晶表示パネル階調駆動装置の
構成例を示すブロック図である。
構成例を示すブロック図である。
【図２】図２に示した駆動装置の複数ライン同時選択動
作の説明に供するタイミングチャートである。
作の説明に供するタイミングチャートである。
【図３】図１に示した駆動装置の階調動作説明に供する
テーブル図である。
テーブル図である。
【図４】同じく階調動作の説明に供する波形図である。
【図５】図１に示した駆動装置に用いられる直交関数の
一例を示す波形図である。
一例を示す波形図である。
【図６】図１に示した駆動装置に含まれるメモリ制御手
段の具体的な構成例を示すブロック図である。
段の具体的な構成例を示すブロック図である。
【図７】図６に示した回路に含まれるセレクタの具体的
な構成例を示すブロック図である。
な構成例を示すブロック図である。
【図８】図７に示したセレクタ部の具体的な構成例を示
す回路図である。
す回路図である。
１ 液晶表示パネル ２ 行電極群 ３ 列電極群 ４ 垂直ドライバ ５ 水平ドライバ ６ フレームメモリ ７ 直交関数発生手段 ８ 積和演算手段 ９ 同期回路 １０ メモリ制御手段 １１ 駆動制御手段 １２ 電圧レベル回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松 不二雄 東京都江東区亀戸６丁目31番１号 セイコ ー電子工業株式会社内 (72)発明者 山本 修平 東京都江東区亀戸６丁目31番１号 セイコ ー電子工業株式会社内
Claims (2)
- 【請求項１】 行電極群と列電極群との間に液晶層を保
持してマトリクス状の画素を設けた液晶表示パネルを、
複数ビット桁構成の画素データに従ってパルス変調とフ
レーム間引き変調を併用しながら階調駆動する装置であ
って、 直交関数の組により表わされる複数の行信号を選択期間
毎に組順次走査で１フレームに渡って該行電極群に印加
する第１手段と、該直交関数の組と画素データの組との
積和演算を逐次行ないその結果に応じた電圧レベルを有
する列信号を該組順次走査に同期して選択期間毎に該列
電極群に印加する第２手段とを有しており、 前記第２手段は画素データをフレーム単位で且つ各ビッ
ト桁に分割して記憶するフレームメモリと、記憶された
画素データの組を各ビット桁別に読み出して上記積和演
算を実行し各ビット桁に対応した列信号成分を生成する
積和演算手段と、パルス変調を行なうビット桁の列信号
成分とフレーム間引き変調を行なうビット桁の列信号成
分とを一選択期間内に配列して該列信号を構成し該列電
極群に印加する駆動手段とを有しており、 さらに該フレームメモリに対する画素データの書き込み
制御を行なうメモリ制御手段を備えており、パルス変調
を行なうビット桁については全てのフレーム毎に書き込
みを実行する一方、フレーム間引き変調を行なうビット
桁についてはフレーム間引きに応じて必要なフレーム毎
に書き込みを実行する事を特徴とする液晶表示パネルの
階調駆動装置。 - 【請求項２】 行電極群と列電極群との間に液晶層を保
持してマトリクス状の画素を設けた液晶表示パネルを、
複数ビット桁構成の画素データに従って少なくとも一部
のビット桁につきフレーム間引き変調を適用しながら階
調駆動する装置であって、 所定の行信号を該行電極群に印加して順次走査する第１
手段と、画素データに応じた電圧レベルを有する列信号
を該順次走査に同期して該列電極群に印加する第２手段
とを有しており、 前記第２手段は画素データをフレーム単位で且つ各ビッ
ト桁に分割して記憶するフレームメモリと、記憶された
画素データを各ビット桁別に読み出して所定の処理を行
ない列信号を形成して該列電極群に印加する駆動手段と
を有しており、 さらに該フレームメモリに対する画素データの書き込み
制御を行なうメモリ制御手段を備え、フレーム間引き変
調を行なうビット桁についてはフレーム間引きに応じて
必要なフレーム毎に書き込みを実行する一方、それ以外
のビット桁については全てのフレーム毎に書き込みを実
行する事を特徴とする液晶表示パネルの階調駆動装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10415094A JP3169763B2 (ja) | 1994-05-18 | 1994-05-18 | 液晶表示パネルの階調駆動装置 |
| TW084104130A TW336307B (en) | 1994-05-18 | 1995-04-26 | Gradative drying apparatus of liquid crystal display panel |
| DE69504412T DE69504412T2 (de) | 1994-05-18 | 1995-04-27 | Graustufenansteuervorrichtung für LCD für aktive Adressierung mit Split Bit Speicherung |
| EP95106373A EP0683479B1 (en) | 1994-05-18 | 1995-04-27 | LCD Gray scale controller suited for active addressing with split bit storage |
| US08/437,500 US5696524A (en) | 1994-05-18 | 1995-05-09 | Gradative driving apparatus of liquid crystal display panel |
| KR1019950012425A KR100323036B1 (ko) | 1994-05-18 | 1995-05-18 | 액정표시패널의점진구동장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10415094A JP3169763B2 (ja) | 1994-05-18 | 1994-05-18 | 液晶表示パネルの階調駆動装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07311564A true JPH07311564A (ja) | 1995-11-28 |
| JP3169763B2 JP3169763B2 (ja) | 2001-05-28 |
Family
ID=14373052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10415094A Expired - Lifetime JP3169763B2 (ja) | 1994-05-18 | 1994-05-18 | 液晶表示パネルの階調駆動装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5696524A (ja) |
| EP (1) | EP0683479B1 (ja) |
| JP (1) | JP3169763B2 (ja) |
| KR (1) | KR100323036B1 (ja) |
| DE (1) | DE69504412T2 (ja) |
| TW (1) | TW336307B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113889046A (zh) * | 2020-07-02 | 2022-01-04 | 京东方科技集团股份有限公司 | 显示面板及其驱动方法、以及显示装置 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5877738A (en) * | 1992-03-05 | 1999-03-02 | Seiko Epson Corporation | Liquid crystal element drive method, drive circuit, and display apparatus |
| KR100295712B1 (ko) * | 1994-03-11 | 2001-11-14 | 미다라이 후지오 | 컴퓨터디스플레이시스템컨트롤러 |
| US5729243A (en) * | 1995-12-21 | 1998-03-17 | Philips Electronics North-America Corporation | Multi-frame-rate operation of digital light-modulators |
| US6057809A (en) * | 1996-08-21 | 2000-05-02 | Neomagic Corp. | Modulation of line-select times of individual rows of a flat-panel display for gray-scaling |
| JP3712802B2 (ja) * | 1996-10-29 | 2005-11-02 | 富士通株式会社 | 中間調表示方法および表示装置 |
| JP3593434B2 (ja) * | 1997-02-06 | 2004-11-24 | サンデン株式会社 | 熱交換器ユニット |
| JP3552500B2 (ja) * | 1997-11-12 | 2004-08-11 | セイコーエプソン株式会社 | 論理振幅レベル変換回路，液晶装置及び電子機器 |
| US20030147017A1 (en) * | 2000-02-15 | 2003-08-07 | Jean-Daniel Bonny | Display device with multiple row addressing |
| WO2004111987A1 (en) * | 2003-06-12 | 2004-12-23 | Koninklijke Philips Electronics N.V. | Energy saving passive matrix display device and method for driving |
| JP4501962B2 (ja) * | 2007-05-21 | 2010-07-14 | セイコーエプソン株式会社 | 画像表示装置 |
| US8970646B2 (en) * | 2008-07-09 | 2015-03-03 | Ostendo Technologies, Inc. | Image construction based video display system |
| US8681185B2 (en) * | 2009-03-05 | 2014-03-25 | Ostendo Technologies, Inc. | Multi-pixel addressing method for video display drivers |
| JP6334114B2 (ja) * | 2013-09-05 | 2018-05-30 | 株式会社ジャパンディスプレイ | 表示装置 |
Family Cites Families (7)
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| US5485173A (en) * | 1991-04-01 | 1996-01-16 | In Focus Systems, Inc. | LCD addressing system and method |
| US5459495A (en) * | 1992-05-14 | 1995-10-17 | In Focus Systems, Inc. | Gray level addressing for LCDs |
| US5347294A (en) * | 1991-04-17 | 1994-09-13 | Casio Computer Co., Ltd. | Image display apparatus |
| US5489919A (en) * | 1991-07-08 | 1996-02-06 | Asashi Glass Company Ltd. | Driving method of driving a liquid crystal display element |
| WO1993023844A1 (fr) * | 1992-05-08 | 1993-11-25 | Seiko Epson Corporation | Procede et circuit d'attaque notamment pour un dispositif a cristaux liquides, et dispositif d'affichage |
| US5532713A (en) * | 1993-04-20 | 1996-07-02 | Canon Kabushiki Kaisha | Driving method for liquid crystal device |
-
1994
- 1994-05-18 JP JP10415094A patent/JP3169763B2/ja not_active Expired - Lifetime
-
1995
- 1995-04-26 TW TW084104130A patent/TW336307B/zh not_active IP Right Cessation
- 1995-04-27 EP EP95106373A patent/EP0683479B1/en not_active Expired - Lifetime
- 1995-04-27 DE DE69504412T patent/DE69504412T2/de not_active Expired - Fee Related
- 1995-05-09 US US08/437,500 patent/US5696524A/en not_active Expired - Lifetime
- 1995-05-18 KR KR1019950012425A patent/KR100323036B1/ko not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113889046A (zh) * | 2020-07-02 | 2022-01-04 | 京东方科技集团股份有限公司 | 显示面板及其驱动方法、以及显示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0683479A1 (en) | 1995-11-22 |
| DE69504412D1 (de) | 1998-10-08 |
| KR950034037A (ko) | 1995-12-26 |
| US5696524A (en) | 1997-12-09 |
| EP0683479B1 (en) | 1998-09-02 |
| DE69504412T2 (de) | 1999-01-28 |
| JP3169763B2 (ja) | 2001-05-28 |
| TW336307B (en) | 1998-07-11 |
| KR100323036B1 (ko) | 2002-07-02 |
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