JPH11242663A - メモリ容量切替方法及びその方法を適用する半導体装置 - Google Patents
メモリ容量切替方法及びその方法を適用する半導体装置Info
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Abstract
(57)【要約】
【課題】 半導体装置の開発期間が長くなり、また、製
造コストも高くなるという課題があった。 【解決手段】 １チップ上に、内部メモリ２と、容量切
替信号を発生する容量切替信号発生回路４と、容量切替
信号に基づいてアクセスできるメモリの容量を切り替え
る制御回路５とを備える半導体装置１におけるアクセス
できるメモリの容量を、容量切替信号発生回路４から発
生する容量切替信号の値を「０」あるいは「１」に設定
することにより、容量切替信号の値に基づいて制御回路
５により切り替える。
造コストも高くなるという課題があった。 【解決手段】 １チップ上に、内部メモリ２と、容量切
替信号を発生する容量切替信号発生回路４と、容量切替
信号に基づいてアクセスできるメモリの容量を切り替え
る制御回路５とを備える半導体装置１におけるアクセス
できるメモリの容量を、容量切替信号発生回路４から発
生する容量切替信号の値を「０」あるいは「１」に設定
することにより、容量切替信号の値に基づいて制御回路
５により切り替える。
Description
【０００１】
【発明の属する技術分野】この発明は、メモリを備えた
半導体装置におけるアクセスできるメモリの容量の切替
方法及びその方法を適用する半導体装置に関するもので
ある。
半導体装置におけるアクセスできるメモリの容量の切替
方法及びその方法を適用する半導体装置に関するもので
ある。
【０００２】
【従来の技術】近年、１チップ上に、ＤＲＡＭとＣＰ
Ｕ、ロジックなどを搭載する半導体装置が盛んに開発さ
れている。
Ｕ、ロジックなどを搭載する半導体装置が盛んに開発さ
れている。
【０００３】このような半導体装置では、一般に、ＤＲ
ＡＭの容量が固定されている。一方、このような半導体
装置のユーザが必要とするＤＲＡＭの容量は、使用分野
や使用方法によってまちまちである。このため、ユーザ
が必要とする容量に相当する容量のＤＲＡＭを搭載する
半導体装置を、容量ごとに、開発し、製造していた。
ＡＭの容量が固定されている。一方、このような半導体
装置のユーザが必要とするＤＲＡＭの容量は、使用分野
や使用方法によってまちまちである。このため、ユーザ
が必要とする容量に相当する容量のＤＲＡＭを搭載する
半導体装置を、容量ごとに、開発し、製造していた。
【０００４】なお、ＤＲＡＭを製造する場合、一般に、
不良なメモリセルが発生する場合に備えて、予め予備の
メモリセルを形成しておき、不良なメモリセルが発生し
た場合、冗長回路により、不良なメモリセルを予備のメ
モリセルで置き替えている。しかし、このような置き替
えは、メモリの容量を変更することを目的としているの
ではなく、あくまでも、メモリを、予め定めた所定の容
量にすることを目的としている。
不良なメモリセルが発生する場合に備えて、予め予備の
メモリセルを形成しておき、不良なメモリセルが発生し
た場合、冗長回路により、不良なメモリセルを予備のメ
モリセルで置き替えている。しかし、このような置き替
えは、メモリの容量を変更することを目的としているの
ではなく、あくまでも、メモリを、予め定めた所定の容
量にすることを目的としている。
【０００５】
【発明が解決しようとする課題】従来の半導体装置で
は、以上のように、ＤＲＡＭの容量が固定されているの
で、ユーザが必要とする容量に相当する容量のＤＲＡＭ
を搭載する半導体装置を、容量ごとに、開発し、製造し
ていた。従って、半導体装置の開発期間が長くなり、ま
た、製造コストも高くなるという課題があった。
は、以上のように、ＤＲＡＭの容量が固定されているの
で、ユーザが必要とする容量に相当する容量のＤＲＡＭ
を搭載する半導体装置を、容量ごとに、開発し、製造し
ていた。従って、半導体装置の開発期間が長くなり、ま
た、製造コストも高くなるという課題があった。
【０００６】この発明は上記のような課題を解決するた
めになされたもので、メモリを備えた半導体装置におけ
るアクセスできるメモリの容量の切替方法及びその方法
を適用する半導体装置を得ることを目的とする。
めになされたもので、メモリを備えた半導体装置におけ
るアクセスできるメモリの容量の切替方法及びその方法
を適用する半導体装置を得ることを目的とする。
【０００７】
【課題を解決するための手段】この発明に係るメモリ容
量切替方法は、１チップ上に、メモリと、容量切替信号
を発生する容量切替信号発生回路と、容量切替信号に基
づいてアクセスできるメモリの容量を切り替える制御回
路とを備える半導体装置におけるアクセスできるメモリ
の容量を、容量切替信号発生回路から発生する容量切替
信号の値を「０」あるいは「１」に設定することによ
り、容量切替信号の値に基づいて制御回路により切り替
えるものである。
量切替方法は、１チップ上に、メモリと、容量切替信号
を発生する容量切替信号発生回路と、容量切替信号に基
づいてアクセスできるメモリの容量を切り替える制御回
路とを備える半導体装置におけるアクセスできるメモリ
の容量を、容量切替信号発生回路から発生する容量切替
信号の値を「０」あるいは「１」に設定することによ
り、容量切替信号の値に基づいて制御回路により切り替
えるものである。
【０００８】この発明に係るメモリ容量切替方法は、容
量切替信号発生回路を、低電位側基準電源に接続可能な
パッドと、ゲートが低電位側基準電源に接続され、ソー
スが高電位側基準電源に接続され、ドレインがパッドと
制御回路とを接続する信号線に接続されたＰＭＯＳトラ
ンジスタとを備えるものとし、パッドを低電位側基準電
源に接続するか否かにより、容量切替信号発生回路から
発生する容量切替信号の値を「０」あるいは「１」に設
定するものである。
量切替信号発生回路を、低電位側基準電源に接続可能な
パッドと、ゲートが低電位側基準電源に接続され、ソー
スが高電位側基準電源に接続され、ドレインがパッドと
制御回路とを接続する信号線に接続されたＰＭＯＳトラ
ンジスタとを備えるものとし、パッドを低電位側基準電
源に接続するか否かにより、容量切替信号発生回路から
発生する容量切替信号の値を「０」あるいは「１」に設
定するものである。
【０００９】この発明に係るメモリ容量切替方法は、容
量切替信号発生回路を、低電位側基準電源に接続可能な
パッドと、一端がパッドと制御回路とを接続する信号線
に接続され、他端が高電位側基準電源に接続された抵抗
とを備えるものとし、パッドを低電位側基準電源に接続
するか否かにより、容量切替信号発生回路から発生する
容量切替信号の値を「０」あるいは「１」に設定するも
のである。
量切替信号発生回路を、低電位側基準電源に接続可能な
パッドと、一端がパッドと制御回路とを接続する信号線
に接続され、他端が高電位側基準電源に接続された抵抗
とを備えるものとし、パッドを低電位側基準電源に接続
するか否かにより、容量切替信号発生回路から発生する
容量切替信号の値を「０」あるいは「１」に設定するも
のである。
【００１０】この発明に係るメモリ容量切替方法は、パ
ッドを低電位側基準電源に接続する場合には、その接続
を、アセンブリ時におけるワイヤリングにより行うもの
である。
ッドを低電位側基準電源に接続する場合には、その接続
を、アセンブリ時におけるワイヤリングにより行うもの
である。
【００１１】この発明に係るメモリ容量切替方法は、容
量切替信号発生回路を、一端が制御回路に接続する信号
線に接続され、他端が低電位側基準電源に接続された切
断可能な第１のヒューズと、ゲートが低電位側基準電源
に接続され、ソースが高電位側基準電源に接続され、ド
レインが制御回路に接続する信号線に接続されたＰＭＯ
Ｓトランジスタとを備えるものとし、第１のヒューズを
切断するか否かにより、容量切替信号発生回路から発生
する容量切替信号の値を「０」あるいは「１」に設定す
るものである。
量切替信号発生回路を、一端が制御回路に接続する信号
線に接続され、他端が低電位側基準電源に接続された切
断可能な第１のヒューズと、ゲートが低電位側基準電源
に接続され、ソースが高電位側基準電源に接続され、ド
レインが制御回路に接続する信号線に接続されたＰＭＯ
Ｓトランジスタとを備えるものとし、第１のヒューズを
切断するか否かにより、容量切替信号発生回路から発生
する容量切替信号の値を「０」あるいは「１」に設定す
るものである。
【００１２】この発明に係るメモリ容量切替方法は、容
量切替信号発生回路を、一端が制御回路に接続する信号
線に接続され、他端が低電位側基準電源に接続された切
断可能な第１のヒューズと、一端が制御回路に接続する
信号線に接続され、他端が高電位側基準電源に接続され
た切断可能な第２のヒューズとを備えるものとし、第１
のヒューズあるいは第２のヒューズを切断することによ
り、容量切替信号発生回路から発生する容量切替信号の
値を「０」あるいは「１」に設定するものである。
量切替信号発生回路を、一端が制御回路に接続する信号
線に接続され、他端が低電位側基準電源に接続された切
断可能な第１のヒューズと、一端が制御回路に接続する
信号線に接続され、他端が高電位側基準電源に接続され
た切断可能な第２のヒューズとを備えるものとし、第１
のヒューズあるいは第２のヒューズを切断することによ
り、容量切替信号発生回路から発生する容量切替信号の
値を「０」あるいは「１」に設定するものである。
【００１３】この発明に係るメモリ容量切替方法は、ヒ
ューズを切断する場合には、その切断を、レーザトリミ
ング時におけるレーザにより行うものである。
ューズを切断する場合には、その切断を、レーザトリミ
ング時におけるレーザにより行うものである。
【００１４】この発明に係る半導体装置は、１チップ上
に、メモリと、容量切替信号を発生する容量切替信号発
生回路と、容量切替信号に基づいてアクセスできるメモ
リの容量を切り替える制御回路とを備えたものである。
に、メモリと、容量切替信号を発生する容量切替信号発
生回路と、容量切替信号に基づいてアクセスできるメモ
リの容量を切り替える制御回路とを備えたものである。
【００１５】この発明に係る半導体装置は、容量切替信
号発生回路を、低電位側基準電源に接続可能なパッド
と、ゲートが低電位側基準電源に接続され、ソースが高
電位側基準電源に接続され、ドレインがパッドと制御回
路とを接続する信号線に接続されたＰＭＯＳトランジス
タとを備えたものである。
号発生回路を、低電位側基準電源に接続可能なパッド
と、ゲートが低電位側基準電源に接続され、ソースが高
電位側基準電源に接続され、ドレインがパッドと制御回
路とを接続する信号線に接続されたＰＭＯＳトランジス
タとを備えたものである。
【００１６】この発明に係る半導体装置は、容量切替信
号発生回路を、低電位側基準電源に接続可能なパッド
と、一端がパッドと制御回路とを接続する信号線に接続
され、他端が高電位側基準電源に接続された抵抗とを備
えたものである。
号発生回路を、低電位側基準電源に接続可能なパッド
と、一端がパッドと制御回路とを接続する信号線に接続
され、他端が高電位側基準電源に接続された抵抗とを備
えたものである。
【００１７】この発明に係る半導体装置は、容量切替信
号発生回路を、一端が制御回路に接続する信号線に接続
され、他端が低電位側基準電源に接続された切断可能な
第１のヒューズと、ゲートが低電位側基準電源に接続さ
れ、ソースが高電位側基準電源に接続され、ドレインが
制御回路に接続する信号線に接続されたＰＭＯＳトラン
ジスタとを備えたものである。
号発生回路を、一端が制御回路に接続する信号線に接続
され、他端が低電位側基準電源に接続された切断可能な
第１のヒューズと、ゲートが低電位側基準電源に接続さ
れ、ソースが高電位側基準電源に接続され、ドレインが
制御回路に接続する信号線に接続されたＰＭＯＳトラン
ジスタとを備えたものである。
【００１８】この発明に係る半導体装置は、容量切替信
号発生回路を、一端が制御回路に接続する信号線に接続
され、他端が低電位側基準電源に接続された切断可能な
第１のヒューズと、一端が制御回路に接続する信号線に
接続され、他端が高電位側基準電源に接続された切断可
能な第２のヒューズとを備えたものである。
号発生回路を、一端が制御回路に接続する信号線に接続
され、他端が低電位側基準電源に接続された切断可能な
第１のヒューズと、一端が制御回路に接続する信号線に
接続され、他端が高電位側基準電源に接続された切断可
能な第２のヒューズとを備えたものである。
【００１９】この発明に係る半導体装置は、制御回路
を、ｎ（ｎは２以上の整数）ビット長のメモリアドレス
信号を構成する第ｍ−１（ｍはｎ以下の整数）ビット目
までの信号が反転して入力する第１のＡＮＤ回路と、ｎ
ビット長のメモリアドレス信号を構成する第ｍビット目
の信号が入力するＮＯＴ回路と、ＮＯＴ回路の出力と容
量切替信号発生回路から発生する容量切替信号とが入力
するＯＲ回路と、第１のＡＮＤ回路の出力とＯＲ回路の
出力とが入力する第２のＡＮＤ回路と、第２のＡＮＤ回
路の出力の値が「１」のときメモリアドレス信号を内部
メモリアドレス信号として出力する３ステートバッファ
とを備えたものである。
を、ｎ（ｎは２以上の整数）ビット長のメモリアドレス
信号を構成する第ｍ−１（ｍはｎ以下の整数）ビット目
までの信号が反転して入力する第１のＡＮＤ回路と、ｎ
ビット長のメモリアドレス信号を構成する第ｍビット目
の信号が入力するＮＯＴ回路と、ＮＯＴ回路の出力と容
量切替信号発生回路から発生する容量切替信号とが入力
するＯＲ回路と、第１のＡＮＤ回路の出力とＯＲ回路の
出力とが入力する第２のＡＮＤ回路と、第２のＡＮＤ回
路の出力の値が「１」のときメモリアドレス信号を内部
メモリアドレス信号として出力する３ステートバッファ
とを備えたものである。
【００２０】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体装置を示す構成図である。図１において、１は半導
体装置、２はＤＲＡＭなどの内部メモリ（メモリ）、３
は内部メモリ２に搭載されたプログラムや半導体装置１
の外部に設けられた外部メモリに搭載されたプログラム
を実行するＣＰＵコア、４は容量切替信号を発生する容
量切替信号発生回路、５はＣＰＵコア３から出力される
メモリアドレス信号と容量切替信号発生回路４から発生
する容量切替信号とに基づいてアクセスするメモリを制
御し、かつ容量切替信号発生回路４から発生する容量切
替信号に基づいてアクセスできる内部メモリ２の容量を
切り替える制御回路、６は入出力インタフェース、７は
内部メモリ２とＣＰＵコア３との間でデータを読み書き
するために用いる第１のデータバス、８は入出力インタ
フェース６を介して外部メモリとＣＰＵコア３との間で
データを読み書きするために用いる第２のデータバスで
ある。
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体装置を示す構成図である。図１において、１は半導
体装置、２はＤＲＡＭなどの内部メモリ（メモリ）、３
は内部メモリ２に搭載されたプログラムや半導体装置１
の外部に設けられた外部メモリに搭載されたプログラム
を実行するＣＰＵコア、４は容量切替信号を発生する容
量切替信号発生回路、５はＣＰＵコア３から出力される
メモリアドレス信号と容量切替信号発生回路４から発生
する容量切替信号とに基づいてアクセスするメモリを制
御し、かつ容量切替信号発生回路４から発生する容量切
替信号に基づいてアクセスできる内部メモリ２の容量を
切り替える制御回路、６は入出力インタフェース、７は
内部メモリ２とＣＰＵコア３との間でデータを読み書き
するために用いる第１のデータバス、８は入出力インタ
フェース６を介して外部メモリとＣＰＵコア３との間で
データを読み書きするために用いる第２のデータバスで
ある。
【００２１】この実施の形態１による半導体装置では、
内部メモリ２、ＣＰＵコア３、容量切替信号発生回路
４、制御回路５及び入出力インタフェース６、第１，第
２のデータバス７，８は、１チップ上に形成されてい
る。
内部メモリ２、ＣＰＵコア３、容量切替信号発生回路
４、制御回路５及び入出力インタフェース６、第１，第
２のデータバス７，８は、１チップ上に形成されてい
る。
【００２２】図２はこの発明の実施の形態１による半導
体装置における容量切替信号発生回路及び制御回路の詳
細を示す構成図である。
体装置における容量切替信号発生回路及び制御回路の詳
細を示す構成図である。
【００２３】容量切替信号発生回路４において、１１は
低電位側基準電源に接続可能なパッド、１２は低電位側
基準電源、１３は高電位側基準電源、１４はパッド１１
と制御回路５とを接続する信号線、１５はゲートが低電
位側基準電源１２に接続され、ソースが高電位側基準電
源１３に接続され、ドレインが信号線１４に接続された
ＰＭＯＳトランジスタ、１６は信号線１４に設けられ、
直列に接続する第１，第２のＮＯＴ回路１６ａ，１６ｂ
から構成されるバッファである。
低電位側基準電源に接続可能なパッド、１２は低電位側
基準電源、１３は高電位側基準電源、１４はパッド１１
と制御回路５とを接続する信号線、１５はゲートが低電
位側基準電源１２に接続され、ソースが高電位側基準電
源１３に接続され、ドレインが信号線１４に接続された
ＰＭＯＳトランジスタ、１６は信号線１４に設けられ、
直列に接続する第１，第２のＮＯＴ回路１６ａ，１６ｂ
から構成されるバッファである。
【００２４】制御回路５において、２１はＣＰＵコア３
から出力されるｎ（ｎは２以上の整数）ビット長のメモ
リアドレス信号を構成する第ｍ−１（ｍはｎ以下の整
数）ビット目までの信号が反転して入力する第１のＡＮ
Ｄ回路、２２はＣＰＵコア３から出力されるｎビット長
のメモリアドレス信号を構成する第ｍビット目の信号が
入力する第３のＮＯＴ回路（ＮＯＴ回路）、２３は第３
のＮＯＴ回路２２の出力と、容量切替信号発生回路４か
ら発生する容量切替信号とが入力するＯＲ回路、２４は
第１のＡＮＤ回路２１の出力と、ＯＲ回路２３の出力と
が入力する第２のＡＮＤ回路、２５は第２のＡＮＤ回路
２４の出力の値が「１」のとき、メモリアドレス信号を
内部メモリアドレス信号として出力する第１の３ステー
トバッファ（３ステートバッファ）である。
から出力されるｎ（ｎは２以上の整数）ビット長のメモ
リアドレス信号を構成する第ｍ−１（ｍはｎ以下の整
数）ビット目までの信号が反転して入力する第１のＡＮ
Ｄ回路、２２はＣＰＵコア３から出力されるｎビット長
のメモリアドレス信号を構成する第ｍビット目の信号が
入力する第３のＮＯＴ回路（ＮＯＴ回路）、２３は第３
のＮＯＴ回路２２の出力と、容量切替信号発生回路４か
ら発生する容量切替信号とが入力するＯＲ回路、２４は
第１のＡＮＤ回路２１の出力と、ＯＲ回路２３の出力と
が入力する第２のＡＮＤ回路、２５は第２のＡＮＤ回路
２４の出力の値が「１」のとき、メモリアドレス信号を
内部メモリアドレス信号として出力する第１の３ステー
トバッファ（３ステートバッファ）である。
【００２５】また、２６は第２のＡＮＤ回路２４の出力
が入力する第４のＮＯＴ回路、２７は第４のＮＯＴ回路
２６の出力の値が「１」のとき、メモリアドレス信号を
外部メモリアドレス信号として出力する第２の３ステー
トバッファである。
が入力する第４のＮＯＴ回路、２７は第４のＮＯＴ回路
２６の出力の値が「１」のとき、メモリアドレス信号を
外部メモリアドレス信号として出力する第２の３ステー
トバッファである。
【００２６】また、２８はＣＰＵコア３から出力される
メモリアクセス開始信号が入力したとき、メモリアクセ
ス制御信号を出力するメモリアクセス制御信号生成回
路、２９はメモリアクセス制御信号生成回路２８から出
力するメモリアクセス制御信号と、第２のＡＮＤ回路２
４の出力とが入力し、第２のＡＮＤ回路２４の出力の値
が「１」のとき、メモリアクセス制御信号を内部メモリ
アクセス制御信号として出力する第３のＡＮＤ回路、３
０はメモリアクセス制御信号生成回路２８から出力する
メモリアクセス制御信号と、第４のＮＯＴ回路２６の出
力とが入力し、第４のＮＯＴ回路２６の出力の値が
「１」のとき、メモリアクセス制御信号を外部メモリア
クセス制御信号として出力する第４のＡＮＤ回路であ
る。
メモリアクセス開始信号が入力したとき、メモリアクセ
ス制御信号を出力するメモリアクセス制御信号生成回
路、２９はメモリアクセス制御信号生成回路２８から出
力するメモリアクセス制御信号と、第２のＡＮＤ回路２
４の出力とが入力し、第２のＡＮＤ回路２４の出力の値
が「１」のとき、メモリアクセス制御信号を内部メモリ
アクセス制御信号として出力する第３のＡＮＤ回路、３
０はメモリアクセス制御信号生成回路２８から出力する
メモリアクセス制御信号と、第４のＮＯＴ回路２６の出
力とが入力し、第４のＮＯＴ回路２６の出力の値が
「１」のとき、メモリアクセス制御信号を外部メモリア
クセス制御信号として出力する第４のＡＮＤ回路であ
る。
【００２７】次に動作について説明する。ただし、以下
の説明では、ＣＰＵコア３から出力されるメモリアドレ
ス信号が２４ビット長の信号であり、メモリアドレス信
号を構成する第３ビット目までの信号が第１のＡＮＤ回
路２１に反転して入力し、第４ビット目の信号が第３の
ＮＯＴ回路２２に入力する場合について説明する。ま
た、２４ビット長のアドレス信号で１６Ｍバイトのメモ
リ領域をアクセスする場合について説明する。また、内
部メモリ２が物理的に２Ｍバイトの容量を有する場合に
ついて説明する。
の説明では、ＣＰＵコア３から出力されるメモリアドレ
ス信号が２４ビット長の信号であり、メモリアドレス信
号を構成する第３ビット目までの信号が第１のＡＮＤ回
路２１に反転して入力し、第４ビット目の信号が第３の
ＮＯＴ回路２２に入力する場合について説明する。ま
た、２４ビット長のアドレス信号で１６Ｍバイトのメモ
リ領域をアクセスする場合について説明する。また、内
部メモリ２が物理的に２Ｍバイトの容量を有する場合に
ついて説明する。
【００２８】図３はメモリアドレス信号を構成する信号
の値と、アクセスするメモリ領域との関係を示す表図で
ある。図３に示すように、メモリアドレス信号を構成す
る第１〜第４ビット目の信号の値がいずれも「０」のと
き、アクセスするメモリ領域は０番地以上１Ｍ番地未満
のメモリ領域であり、第１〜第３ビット目の信号の値が
いずれも「０」であり、第４ビット目の信号の値が
「１」のとき、アクセスするメモリ領域は１Ｍ番地以上
２Ｍ番地未満のメモリ領域であり、第１及び第２ビット
目の信号の値がいずれも「０」であり、第３ビット目の
信号の値が「１」のとき、アクセスするメモリ領域は２
Ｍ番地以上４Ｍ番地未満のメモリ領域であり、第１ビッ
ト目の信号の値が「０」であり、第２ビット目の信号の
値が「１」のとき、アクセスするメモリ領域は４Ｍ番地
以上８Ｍ番地未満のメモリ領域であり、第１ビット目の
信号の値が「１」のとき、アクセスするメモリ領域は８
Ｍ番地以上１６Ｍ番地未満のメモリ領域である。なお、
図３中、記号＊は信号の値が「１」か「０」のどちらで
もよい場合を示している。また、１Ｍ番地とは２20番地
のことであり、１番地あたり１バイトのメモリ領域が割
り当てられている。
の値と、アクセスするメモリ領域との関係を示す表図で
ある。図３に示すように、メモリアドレス信号を構成す
る第１〜第４ビット目の信号の値がいずれも「０」のと
き、アクセスするメモリ領域は０番地以上１Ｍ番地未満
のメモリ領域であり、第１〜第３ビット目の信号の値が
いずれも「０」であり、第４ビット目の信号の値が
「１」のとき、アクセスするメモリ領域は１Ｍ番地以上
２Ｍ番地未満のメモリ領域であり、第１及び第２ビット
目の信号の値がいずれも「０」であり、第３ビット目の
信号の値が「１」のとき、アクセスするメモリ領域は２
Ｍ番地以上４Ｍ番地未満のメモリ領域であり、第１ビッ
ト目の信号の値が「０」であり、第２ビット目の信号の
値が「１」のとき、アクセスするメモリ領域は４Ｍ番地
以上８Ｍ番地未満のメモリ領域であり、第１ビット目の
信号の値が「１」のとき、アクセスするメモリ領域は８
Ｍ番地以上１６Ｍ番地未満のメモリ領域である。なお、
図３中、記号＊は信号の値が「１」か「０」のどちらで
もよい場合を示している。また、１Ｍ番地とは２20番地
のことであり、１番地あたり１バイトのメモリ領域が割
り当てられている。
【００２９】図４、図５は容量切替信号発生回路から発
生する容量切替信号の値を「１」あるいは「０」に設定
する方法の説明図である。図４，図５において、１７は
低電位側基準電源に接続するリード端子である。また、
図５において、１８はパッド１１をリード端子１７に接
続するワイヤである。
生する容量切替信号の値を「１」あるいは「０」に設定
する方法の説明図である。図４，図５において、１７は
低電位側基準電源に接続するリード端子である。また、
図５において、１８はパッド１１をリード端子１７に接
続するワイヤである。
【００３０】ゲートが低電位側基準電源１２に接続され
たＰＭＯＳトランジスタ１５はオン状態になっており、
単に抵抗として機能するため、図４に示すように、パッ
ド１１をリード端子１７に接続しない場合、容量切替信
号発生回路４から発生する容量切替信号の値が「１」に
設定される。一方、図５に示すように、パッド１１をリ
ード端子１７に接続することにより、パッド１１を低電
位側基準電源１２に接続する場合、容量切替信号発生回
路４から発生する容量切替信号の値が「０」に設定され
る。
たＰＭＯＳトランジスタ１５はオン状態になっており、
単に抵抗として機能するため、図４に示すように、パッ
ド１１をリード端子１７に接続しない場合、容量切替信
号発生回路４から発生する容量切替信号の値が「１」に
設定される。一方、図５に示すように、パッド１１をリ
ード端子１７に接続することにより、パッド１１を低電
位側基準電源１２に接続する場合、容量切替信号発生回
路４から発生する容量切替信号の値が「０」に設定され
る。
【００３１】パッド１１をリード端子１７に接続する場
合には、その接続をアセンブリ時におけるワイヤリング
により行うと、パッド１１をリード端子１７に接続する
工程を増やすことなく、半導体装置１の製造工程で、容
量切替信号発生回路４から発生する容量切替信号の値を
「１」あるいは「０」に設定することができる。
合には、その接続をアセンブリ時におけるワイヤリング
により行うと、パッド１１をリード端子１７に接続する
工程を増やすことなく、半導体装置１の製造工程で、容
量切替信号発生回路４から発生する容量切替信号の値を
「１」あるいは「０」に設定することができる。
【００３２】容量切替信号発生回路４から発生する容量
切替信号の値を「１」に設定した場合について説明す
る。
切替信号の値を「１」に設定した場合について説明す
る。
【００３３】メモリアドレス信号を構成する第１〜第３
ビット目の信号の値がいずれも「０」のとき、第１のＡ
ＮＤ回路２１の出力の値は「１」となる。容量切替信号
の値が「１」であるため、ＯＲ回路２３の出力の値は
「１」となる。第１のＡＮＤ回路２１の出力の値及びＯ
Ｒ回路２３の出力の値がどちらも「１」であるため、第
２のＡＮＤ回路２４の出力の値は「１」となる。第２の
ＡＮＤ回路２４の出力の値が「１」であるため、第４の
ＮＯＴ回路２６の出力の値は「０」となる。
ビット目の信号の値がいずれも「０」のとき、第１のＡ
ＮＤ回路２１の出力の値は「１」となる。容量切替信号
の値が「１」であるため、ＯＲ回路２３の出力の値は
「１」となる。第１のＡＮＤ回路２１の出力の値及びＯ
Ｒ回路２３の出力の値がどちらも「１」であるため、第
２のＡＮＤ回路２４の出力の値は「１」となる。第２の
ＡＮＤ回路２４の出力の値が「１」であるため、第４の
ＮＯＴ回路２６の出力の値は「０」となる。
【００３４】メモリアドレス信号を構成する第１〜第３
ビット目の信号の値がいずれも「０」のとき、第２のＡ
ＮＤ回路２４の出力の値が「１」であり、第４のＮＯＴ
回路２６の出力の値が「０」であるため、メモリアドレ
ス信号が内部メモリアドレス信号として、第１の３ステ
ートバッファ２５から内部メモリ２に出力され、メモリ
アクセス制御信号が内部メモリアクセス制御信号とし
て、第３のＡＮＤ回路２９から内部メモリ２に出力され
る。内部メモリ２に、内部メモリアドレス信号及び内部
メモリアクセス制御信号が入力すると、データが、第１
のデータバス７を介して内部メモリ２とＣＰＵコア３と
の間で読み書きされる。
ビット目の信号の値がいずれも「０」のとき、第２のＡ
ＮＤ回路２４の出力の値が「１」であり、第４のＮＯＴ
回路２６の出力の値が「０」であるため、メモリアドレ
ス信号が内部メモリアドレス信号として、第１の３ステ
ートバッファ２５から内部メモリ２に出力され、メモリ
アクセス制御信号が内部メモリアクセス制御信号とし
て、第３のＡＮＤ回路２９から内部メモリ２に出力され
る。内部メモリ２に、内部メモリアドレス信号及び内部
メモリアクセス制御信号が入力すると、データが、第１
のデータバス７を介して内部メモリ２とＣＰＵコア３と
の間で読み書きされる。
【００３５】メモリアドレス信号を構成する第１〜第３
ビット目の信号のいずれかの値が「１」のとき、第１の
ＡＮＤ回路２１の出力の値は「０」となる。第１のＡＮ
Ｄ回路２１の出力の値が「０」であるため、第２のＡＮ
Ｄ回路２４の出力の値は「０」となる。第２のＡＮＤ回
路２４の出力の値が「０」であるため、第４のＮＯＴ回
路２６の出力の値は「１」となる。
ビット目の信号のいずれかの値が「１」のとき、第１の
ＡＮＤ回路２１の出力の値は「０」となる。第１のＡＮ
Ｄ回路２１の出力の値が「０」であるため、第２のＡＮ
Ｄ回路２４の出力の値は「０」となる。第２のＡＮＤ回
路２４の出力の値が「０」であるため、第４のＮＯＴ回
路２６の出力の値は「１」となる。
【００３６】メモリアドレス信号を構成する第１〜第３
ビット目の信号のいずれかの値が「１」のとき、第２の
ＡＮＤ回路２４の出力の値が「０」であり、第４のＮＯ
Ｔ回路２６の出力の値が「１」であるため、メモリアド
レス信号が外部メモリアドレス信号として、第２の３ス
テートバッファ２７から入出力インタフェース６を介し
て外部メモリに出力され、メモリアクセス制御信号が外
部メモリアクセス制御信号として、第４のＡＮＤ回路３
０から入出力インタフェース６を介して外部メモリに出
力される。外部メモリに、外部メモリアドレス信号及び
外部メモリアクセス制御信号が入力されると、データ
が、第２のデータバス８及び入出力インタフェース６を
介して外部メモリとＣＰＵコア３との間で読み書きされ
る。
ビット目の信号のいずれかの値が「１」のとき、第２の
ＡＮＤ回路２４の出力の値が「０」であり、第４のＮＯ
Ｔ回路２６の出力の値が「１」であるため、メモリアド
レス信号が外部メモリアドレス信号として、第２の３ス
テートバッファ２７から入出力インタフェース６を介し
て外部メモリに出力され、メモリアクセス制御信号が外
部メモリアクセス制御信号として、第４のＡＮＤ回路３
０から入出力インタフェース６を介して外部メモリに出
力される。外部メモリに、外部メモリアドレス信号及び
外部メモリアクセス制御信号が入力されると、データ
が、第２のデータバス８及び入出力インタフェース６を
介して外部メモリとＣＰＵコア３との間で読み書きされ
る。
【００３７】このように、容量切替信号発生回路４から
発生する容量切替信号の値を「１」に設定した場合、図
６のメモリマップで示すように、０番地以上２Ｍ番地未
満のメモリ領域が、内部メモリ２に割り当てられ、２Ｍ
番地以上１６Ｍ番地未満のメモリ領域が、外部メモリに
割り当てられる。すなわち、容量切替信号発生回路４か
ら発生する容量切替信号の値を「１」に設定した場合、
アクセスできる内部メモリの容量は２Ｍバイトであり、
アクセスできる外部メモリの容量は１４Ｍバイトであ
る。半導体装置１は２Ｍバイトの容量を有する内部メモ
リ２を備えた装置として機能する。
発生する容量切替信号の値を「１」に設定した場合、図
６のメモリマップで示すように、０番地以上２Ｍ番地未
満のメモリ領域が、内部メモリ２に割り当てられ、２Ｍ
番地以上１６Ｍ番地未満のメモリ領域が、外部メモリに
割り当てられる。すなわち、容量切替信号発生回路４か
ら発生する容量切替信号の値を「１」に設定した場合、
アクセスできる内部メモリの容量は２Ｍバイトであり、
アクセスできる外部メモリの容量は１４Ｍバイトであ
る。半導体装置１は２Ｍバイトの容量を有する内部メモ
リ２を備えた装置として機能する。
【００３８】容量切替信号発生回路４から発生する容量
切替信号の値を「０」に設定した場合について説明す
る。
切替信号の値を「０」に設定した場合について説明す
る。
【００３９】メモリアドレス信号を構成する第１〜第４
ビット目の信号の値がいずれも「０」のとき、第１のＡ
ＮＤ回路２１の出力の値は「１」となり、第３のＮＯＴ
回路２２の出力の値が「１」となる。容量切替信号の値
が「０」であるが第３のＮＯＴ回路２２の出力の値が
「１」であるため、ＯＲ回路２３の出力の値は「１」と
なる。第１のＡＮＤ回路２１の出力の値及びＯＲ回路２
３の出力の値がどちらも「１」であるため、第２のＡＮ
Ｄ回路２４の出力の値は「１」となる。第２のＡＮＤ回
路２４の出力の値が「１」であるため、第４のＮＯＴ回
路２６の出力の値は「０」となる。
ビット目の信号の値がいずれも「０」のとき、第１のＡ
ＮＤ回路２１の出力の値は「１」となり、第３のＮＯＴ
回路２２の出力の値が「１」となる。容量切替信号の値
が「０」であるが第３のＮＯＴ回路２２の出力の値が
「１」であるため、ＯＲ回路２３の出力の値は「１」と
なる。第１のＡＮＤ回路２１の出力の値及びＯＲ回路２
３の出力の値がどちらも「１」であるため、第２のＡＮ
Ｄ回路２４の出力の値は「１」となる。第２のＡＮＤ回
路２４の出力の値が「１」であるため、第４のＮＯＴ回
路２６の出力の値は「０」となる。
【００４０】メモリアドレス信号を構成する第１〜第４
ビット目の信号の値がいずれも「０」のとき、第２のＡ
ＮＤ回路２４の出力の値が「１」であり、第４のＮＯＴ
回路２６の出力の値が「０」であるため、メモリアドレ
ス信号が内部メモリアドレス信号として、第１の３ステ
ートバッファ２５から内部メモリ２に出力され、メモリ
アクセス制御信号が内部メモリアクセス制御信号とし
て、第３のＡＮＤ回路２９から内部メモリ２に出力され
る。内部メモリ２に、内部メモリアドレス信号及び内部
メモリアクセス制御信号が入力されると、データが、第
１のデータバス７を介して内部メモリ２とＣＰＵコア３
との間で読み書きされる。
ビット目の信号の値がいずれも「０」のとき、第２のＡ
ＮＤ回路２４の出力の値が「１」であり、第４のＮＯＴ
回路２６の出力の値が「０」であるため、メモリアドレ
ス信号が内部メモリアドレス信号として、第１の３ステ
ートバッファ２５から内部メモリ２に出力され、メモリ
アクセス制御信号が内部メモリアクセス制御信号とし
て、第３のＡＮＤ回路２９から内部メモリ２に出力され
る。内部メモリ２に、内部メモリアドレス信号及び内部
メモリアクセス制御信号が入力されると、データが、第
１のデータバス７を介して内部メモリ２とＣＰＵコア３
との間で読み書きされる。
【００４１】メモリアドレス信号を構成する第１〜第３
ビット目の信号の値がいずれも「０」であり、第４ビッ
ト目の信号の値が「１」のとき、第１のＡＮＤ回路２１
の出力の値は「１」となり、第３のＮＯＴ回路２２の出
力の値は「０」となる。容量切替信号の値及び第３のＮ
ＯＴ回路２２の出力の値がどちらも「０」であるため、
ＯＲ回路２３の出力の値は「０」となる。第１のＡＮＤ
回路２１の出力の値が「１」であるがＯＲ回路２３の出
力の値が「０」であるため、第２のＡＮＤ回路２４の出
力の値は「０」となる。第２のＡＮＤ回路２４の出力の
値が「０」であるため、第４のＮＯＴ回路２６の出力の
値は「１」となる。
ビット目の信号の値がいずれも「０」であり、第４ビッ
ト目の信号の値が「１」のとき、第１のＡＮＤ回路２１
の出力の値は「１」となり、第３のＮＯＴ回路２２の出
力の値は「０」となる。容量切替信号の値及び第３のＮ
ＯＴ回路２２の出力の値がどちらも「０」であるため、
ＯＲ回路２３の出力の値は「０」となる。第１のＡＮＤ
回路２１の出力の値が「１」であるがＯＲ回路２３の出
力の値が「０」であるため、第２のＡＮＤ回路２４の出
力の値は「０」となる。第２のＡＮＤ回路２４の出力の
値が「０」であるため、第４のＮＯＴ回路２６の出力の
値は「１」となる。
【００４２】メモリアドレス信号を構成する第１〜第３
ビット目の信号の値がいずれも「０」であり、第４ビッ
ト目の信号の値が「１」のとき、第２のＡＮＤ回路２４
の出力の値が「０」であり、第４のＮＯＴ回路２６の出
力の値が「１」であるため、メモリアドレス信号が外部
メモリアドレス信号として、第２の３ステートバッファ
２７から入出力インタフェース６を介して外部メモリに
出力され、メモリアクセス制御信号が外部メモリアクセ
ス制御信号として、第４のＡＮＤ回路３０から入出力イ
ンタフェース６を介して外部メモリに出力される。外部
メモリに、外部メモリアドレス信号及び外部メモリアク
セス制御信号が入力されると、データが、第２のデータ
バス８及び入出力インタフェース６を介して外部メモリ
とＣＰＵコア３との間で読み書きされる。
ビット目の信号の値がいずれも「０」であり、第４ビッ
ト目の信号の値が「１」のとき、第２のＡＮＤ回路２４
の出力の値が「０」であり、第４のＮＯＴ回路２６の出
力の値が「１」であるため、メモリアドレス信号が外部
メモリアドレス信号として、第２の３ステートバッファ
２７から入出力インタフェース６を介して外部メモリに
出力され、メモリアクセス制御信号が外部メモリアクセ
ス制御信号として、第４のＡＮＤ回路３０から入出力イ
ンタフェース６を介して外部メモリに出力される。外部
メモリに、外部メモリアドレス信号及び外部メモリアク
セス制御信号が入力されると、データが、第２のデータ
バス８及び入出力インタフェース６を介して外部メモリ
とＣＰＵコア３との間で読み書きされる。
【００４３】メモリアドレス信号を構成する第１〜第３
ビット目の信号のいずれかの値が「１」のとき、第１の
ＡＮＤ回路２１の出力の値は「０」となる。第１のＡＮ
Ｄ回路２１の出力の値が「０」であるため、第２のＡＮ
Ｄ回路２４の出力の値は「０」となる。第２のＡＮＤ回
路２４の出力の値が「０」であるため、第４のＮＯＴ回
路２６の出力の値は「１」となる。
ビット目の信号のいずれかの値が「１」のとき、第１の
ＡＮＤ回路２１の出力の値は「０」となる。第１のＡＮ
Ｄ回路２１の出力の値が「０」であるため、第２のＡＮ
Ｄ回路２４の出力の値は「０」となる。第２のＡＮＤ回
路２４の出力の値が「０」であるため、第４のＮＯＴ回
路２６の出力の値は「１」となる。
【００４４】メモリアドレス信号を構成する第１〜第３
ビット目の信号のいずれかの値が「１」のとき、第２の
ＡＮＤ回路２４の出力の値が「０」であり、第４のＮＯ
Ｔ回路２６の出力の値が「１」であるため、メモリアド
レス信号が外部メモリアドレス信号として、第２の３ス
テートバッファ２７から入出力インタフェース６を介し
て外部メモリに出力され、メモリアクセス制御信号が外
部メモリアクセス制御信号として、第４のＡＮＤ回路３
０から入出力インタフェース６を介して外部メモリに出
力される。外部メモリに、外部メモリアドレス信号及び
外部メモリアクセス制御信号が入力されると、データ
が、第２のデータバス８及び入出力インタフェース６を
介して外部メモリとＣＰＵコア３との間で読み書きされ
る。
ビット目の信号のいずれかの値が「１」のとき、第２の
ＡＮＤ回路２４の出力の値が「０」であり、第４のＮＯ
Ｔ回路２６の出力の値が「１」であるため、メモリアド
レス信号が外部メモリアドレス信号として、第２の３ス
テートバッファ２７から入出力インタフェース６を介し
て外部メモリに出力され、メモリアクセス制御信号が外
部メモリアクセス制御信号として、第４のＡＮＤ回路３
０から入出力インタフェース６を介して外部メモリに出
力される。外部メモリに、外部メモリアドレス信号及び
外部メモリアクセス制御信号が入力されると、データ
が、第２のデータバス８及び入出力インタフェース６を
介して外部メモリとＣＰＵコア３との間で読み書きされ
る。
【００４５】このように、容量切替信号発生回路４から
発生する容量切替信号の値を「０」に設定した場合、図
７のメモリマップで示すように、０番地以上１Ｍ番地未
満のメモリ領域が、内部メモリ２に割り当てられ、１Ｍ
番地以上１６Ｍ番地未満のメモリ領域が、外部メモリに
割り当てられる。すなわち、容量切替信号発生回路４か
ら発生する容量切替信号の値を「０」に設定した場合、
アクセスできる内部メモリの容量は１Ｍバイトであり、
アクセスできる外部メモリの容量は１５Ｍバイトであ
る。半導体装置１は１Ｍバイトの容量を有する内部メモ
リ２を備えた装置として機能する。
発生する容量切替信号の値を「０」に設定した場合、図
７のメモリマップで示すように、０番地以上１Ｍ番地未
満のメモリ領域が、内部メモリ２に割り当てられ、１Ｍ
番地以上１６Ｍ番地未満のメモリ領域が、外部メモリに
割り当てられる。すなわち、容量切替信号発生回路４か
ら発生する容量切替信号の値を「０」に設定した場合、
アクセスできる内部メモリの容量は１Ｍバイトであり、
アクセスできる外部メモリの容量は１５Ｍバイトであ
る。半導体装置１は１Ｍバイトの容量を有する内部メモ
リ２を備えた装置として機能する。
【００４６】上述した説明から理解できるように、制御
回路５では、ＣＰＵコア３から出力されるメモリアドレ
ス信号と容量切替信号発生回路４から発生する容量切替
信号とに基づいてアクセスするメモリを制御している。
すなわち、容量切替信号の値が「１」の場合、メモリア
ドレス信号を構成する第１〜第３ビット目の信号の値が
いずれも「０」のときには内部メモリ２がアクセスさ
れ、メモリアドレス信号を構成する第１〜第３ビット目
の信号のいずれかの値が「１」のときには外部メモリが
アクセスされる。また、容量切替信号の値が「０」の場
合、メモリアドレス信号を構成する第１〜第４ビット目
の信号の値がいずれも「０」のときには内部メモリ２が
アクセスされ、メモリアドレス信号を構成する第１〜第
４ビット目の信号のいずれかの値が「１」のときには外
部メモリがアクセスされる。
回路５では、ＣＰＵコア３から出力されるメモリアドレ
ス信号と容量切替信号発生回路４から発生する容量切替
信号とに基づいてアクセスするメモリを制御している。
すなわち、容量切替信号の値が「１」の場合、メモリア
ドレス信号を構成する第１〜第３ビット目の信号の値が
いずれも「０」のときには内部メモリ２がアクセスさ
れ、メモリアドレス信号を構成する第１〜第３ビット目
の信号のいずれかの値が「１」のときには外部メモリが
アクセスされる。また、容量切替信号の値が「０」の場
合、メモリアドレス信号を構成する第１〜第４ビット目
の信号の値がいずれも「０」のときには内部メモリ２が
アクセスされ、メモリアドレス信号を構成する第１〜第
４ビット目の信号のいずれかの値が「１」のときには外
部メモリがアクセスされる。
【００４７】また、制御回路５では、容量切替信号発生
回路４から発生する容量切替信号に基づいてアクセスで
きる内部メモリ２の容量を切り替えている。すなわち、
容量切替信号の値が「１」の場合、アクセスできる内部
メモリ２の容量は２Ｍバイトであり、容量切替信号の値
が「０」の場合、アクセスできる内部メモリ２の容量は
１Ｍバイトである。
回路４から発生する容量切替信号に基づいてアクセスで
きる内部メモリ２の容量を切り替えている。すなわち、
容量切替信号の値が「１」の場合、アクセスできる内部
メモリ２の容量は２Ｍバイトであり、容量切替信号の値
が「０」の場合、アクセスできる内部メモリ２の容量は
１Ｍバイトである。
【００４８】以上のように、この実施の形態１によれ
ば、容量切替信号発生回路４から発生する容量切替信号
の値を「０」あるいは「１」に設定することにより、容
量切替信号の値に基づいて制御回路５によりアクセスで
きる内部メモリ２の容量を切り替えるので、半導体装置
を、容量ごとに、開発し、製造する必要がない。従っ
て、半導体装置の開発期間が短くなり、また、製造コス
トが低くなるという効果が得られる。
ば、容量切替信号発生回路４から発生する容量切替信号
の値を「０」あるいは「１」に設定することにより、容
量切替信号の値に基づいて制御回路５によりアクセスで
きる内部メモリ２の容量を切り替えるので、半導体装置
を、容量ごとに、開発し、製造する必要がない。従っ
て、半導体装置の開発期間が短くなり、また、製造コス
トが低くなるという効果が得られる。
【００４９】また、この実施の形態１によれば、パッド
１１をリード端子１７に接続するか否かにより、容量切
替信号発生回路４から発生する容量切替信号の値を
「０」あるいは「１」に設定するので、容量切替信号発
生回路４から発生する容量切替信号の値を容易に「０」
あるいは「１」に設定することができるという効果が得
られる。
１１をリード端子１７に接続するか否かにより、容量切
替信号発生回路４から発生する容量切替信号の値を
「０」あるいは「１」に設定するので、容量切替信号発
生回路４から発生する容量切替信号の値を容易に「０」
あるいは「１」に設定することができるという効果が得
られる。
【００５０】さらに、この実施の形態１によれば、制御
回路５を、ＣＰＵコア３から出力されるｎ（ｎは２以上
の整数）ビット長のメモリアドレス信号を構成する第ｍ
−１（ｍはｎ以下の整数）ビット目までの信号が反転し
て入力する第１のＡＮＤ回路２１と、ＣＰＵコア３から
出力されるｎビット長のメモリアドレス信号を構成する
第ｍビット目の信号が入力する第３のＮＯＴ回路２２
と、第３のＮＯＴ回路２２の出力と、容量切替信号発生
回路４から発生する容量切替信号とが入力するＯＲ回路
２３と、第１のＡＮＤ回路２１の出力と、ＯＲ回路２３
の出力とが入力する第２のＡＮＤ回路２４と、第２のＡ
ＮＤ回路２４の出力の値が「１」のとき、メモリアドレ
ス信号を内部メモリアドレス信号として出力する第１の
３ステートバッファ２５とを備えるものとしているの
で、ｍの値を変えることにより、アクセスできる内部メ
モリ２の容量の切替サイズを変えることができるという
効果が得られる。
回路５を、ＣＰＵコア３から出力されるｎ（ｎは２以上
の整数）ビット長のメモリアドレス信号を構成する第ｍ
−１（ｍはｎ以下の整数）ビット目までの信号が反転し
て入力する第１のＡＮＤ回路２１と、ＣＰＵコア３から
出力されるｎビット長のメモリアドレス信号を構成する
第ｍビット目の信号が入力する第３のＮＯＴ回路２２
と、第３のＮＯＴ回路２２の出力と、容量切替信号発生
回路４から発生する容量切替信号とが入力するＯＲ回路
２３と、第１のＡＮＤ回路２１の出力と、ＯＲ回路２３
の出力とが入力する第２のＡＮＤ回路２４と、第２のＡ
ＮＤ回路２４の出力の値が「１」のとき、メモリアドレ
ス信号を内部メモリアドレス信号として出力する第１の
３ステートバッファ２５とを備えるものとしているの
で、ｍの値を変えることにより、アクセスできる内部メ
モリ２の容量の切替サイズを変えることができるという
効果が得られる。
【００５１】実施の形態２．実施の形態２から実施の形
態４では、容量切替信号発生回路のみが、実施の形態１
と相違する。このため、以下、容量切替信号発生回路の
構成、動作についてのみ説明する。
態４では、容量切替信号発生回路のみが、実施の形態１
と相違する。このため、以下、容量切替信号発生回路の
構成、動作についてのみ説明する。
【００５２】図８はこの発明の実施の形態２による半導
体装置における容量切替信号発生回路の詳細を示す構成
図である。図８において、３１は容量切替信号発生回
路、３２は一端が信号線１４に接続され、他端が高電位
側基準電源１３に接続された抵抗である。その他の構成
要素は、図２において同一符号を付して示したものと、
同一あるいは同等である。
体装置における容量切替信号発生回路の詳細を示す構成
図である。図８において、３１は容量切替信号発生回
路、３２は一端が信号線１４に接続され、他端が高電位
側基準電源１３に接続された抵抗である。その他の構成
要素は、図２において同一符号を付して示したものと、
同一あるいは同等である。
【００５３】以上のように、この実施の形態２によれ
ば、実施の形態１の半導体装置におけるＰＭＯＳトラン
ジスタ１５を、抵抗３２に置き替えただけであるため、
実施の形態１と同様の効果が得られる。
ば、実施の形態１の半導体装置におけるＰＭＯＳトラン
ジスタ１５を、抵抗３２に置き替えただけであるため、
実施の形態１と同様の効果が得られる。
【００５４】実施の形態３．図９はこの発明の実施の形
態３による半導体装置における容量切替信号発生回路の
詳細を示す構成図である。図９において、４１は容量切
替信号発生回路、４２は一端が信号線１４に接続され、
他端が低電位側基準電源１２に接続された切断可能な第
１のヒューズ、４３はゲートが低電位側基準電源１２に
接続され、ソースが高電位側基準電源１３に接続され、
ドレインが信号線１４に接続されたＰＭＯＳトランジス
タである。その他の構成要素は、図２において同一符号
を付して示したものと、同一あるいは同等である。
態３による半導体装置における容量切替信号発生回路の
詳細を示す構成図である。図９において、４１は容量切
替信号発生回路、４２は一端が信号線１４に接続され、
他端が低電位側基準電源１２に接続された切断可能な第
１のヒューズ、４３はゲートが低電位側基準電源１２に
接続され、ソースが高電位側基準電源１３に接続され、
ドレインが信号線１４に接続されたＰＭＯＳトランジス
タである。その他の構成要素は、図２において同一符号
を付して示したものと、同一あるいは同等である。
【００５５】このような容量切替信号発生回路４１で
は、ゲートが低電位側基準電源１２に接続されたＰＭＯ
Ｓトランジスタ４３はオン状態になっており、単に抵抗
として機能するため、第１のヒューズ４２を切断するこ
とにより、容量切替信号発生回路４１から発生する容量
切替信号の値が「１」に設定される。一方、第１のヒュ
ーズ４２を切断しない場合、容量切替信号発生回路４１
から発生する容量切替信号の値が「０」に設定される。
は、ゲートが低電位側基準電源１２に接続されたＰＭＯ
Ｓトランジスタ４３はオン状態になっており、単に抵抗
として機能するため、第１のヒューズ４２を切断するこ
とにより、容量切替信号発生回路４１から発生する容量
切替信号の値が「１」に設定される。一方、第１のヒュ
ーズ４２を切断しない場合、容量切替信号発生回路４１
から発生する容量切替信号の値が「０」に設定される。
【００５６】第１のヒューズ４２を切断する場合には、
例えば、第１のヒューズ４２をポリシリコン配線で構成
し、その切断をレーザトリミング時におけるレーザによ
り行うと、第１のヒューズ４２を切断する工程を増やす
ことなく、半導体装置の製造工程で、容量切替信号発生
回路４１から発生する容量切替信号の値を「１」あるい
は「０」に設定することができる。
例えば、第１のヒューズ４２をポリシリコン配線で構成
し、その切断をレーザトリミング時におけるレーザによ
り行うと、第１のヒューズ４２を切断する工程を増やす
ことなく、半導体装置の製造工程で、容量切替信号発生
回路４１から発生する容量切替信号の値を「１」あるい
は「０」に設定することができる。
【００５７】以上のように、この実施の形態３では、実
施の形態１の場合と同様に、半導体装置の開発期間が短
くなり、また、製造コストが低くなるという効果が得ら
れる。さらに、ｍの値を変えることにより、アクセスで
きる内部メモリ２の容量の切替サイズを変えることがで
きるという効果が得られる。
施の形態１の場合と同様に、半導体装置の開発期間が短
くなり、また、製造コストが低くなるという効果が得ら
れる。さらに、ｍの値を変えることにより、アクセスで
きる内部メモリ２の容量の切替サイズを変えることがで
きるという効果が得られる。
【００５８】また、この実施の形態３によれば、第１の
ヒューズ４２を切断するか否かにより、容量切替信号発
生回路４１から発生する容量切替信号の値を「０」ある
いは「１」に設定するので、容量切替信号発生回路４１
から発生する容量切替信号の値を容易に「０」あるいは
「１」に設定することができるという効果が得られる。
ヒューズ４２を切断するか否かにより、容量切替信号発
生回路４１から発生する容量切替信号の値を「０」ある
いは「１」に設定するので、容量切替信号発生回路４１
から発生する容量切替信号の値を容易に「０」あるいは
「１」に設定することができるという効果が得られる。
【００５９】実施の形態４．図１０はこの発明の実施の
形態４による半導体装置における容量切替信号発生回路
の詳細を示す構成図である。図１０において、５１は容
量切替信号発生回路、５２は一端が信号線１４に接続さ
れ、他端が高電位側基準電源１３に接続された切断可能
が第２のヒューズである。その他の構成要素は、図９に
おいて同一符号を付して示したものと、同一あるいは同
等である。
形態４による半導体装置における容量切替信号発生回路
の詳細を示す構成図である。図１０において、５１は容
量切替信号発生回路、５２は一端が信号線１４に接続さ
れ、他端が高電位側基準電源１３に接続された切断可能
が第２のヒューズである。その他の構成要素は、図９に
おいて同一符号を付して示したものと、同一あるいは同
等である。
【００６０】このような容量切替信号発生回路５１で
は、第１のヒューズ４２を切断することにより、容量切
替信号発生回路５１から発生する容量切替信号の値が
「１」に設定される。一方、第２のヒューズ５２を切断
することにより、容量切替信号発生回路５１から発生す
る容量切替信号の値が「０」に設定される。
は、第１のヒューズ４２を切断することにより、容量切
替信号発生回路５１から発生する容量切替信号の値が
「１」に設定される。一方、第２のヒューズ５２を切断
することにより、容量切替信号発生回路５１から発生す
る容量切替信号の値が「０」に設定される。
【００６１】以上のように、この実施の形態４では、実
施の形態１の場合と同様に、半導体装置の開発期間が短
くなり、また、製造コストが低くなるという効果が得ら
れる。さらに、ｍの値を変えることにより、アクセスで
きる内部メモリ２の容量の切替サイズを変えることがで
きるという効果が得られる。
施の形態１の場合と同様に、半導体装置の開発期間が短
くなり、また、製造コストが低くなるという効果が得ら
れる。さらに、ｍの値を変えることにより、アクセスで
きる内部メモリ２の容量の切替サイズを変えることがで
きるという効果が得られる。
【００６２】また、この実施の形態４によれば、第１の
ヒューズ４２あるいは第２のヒューズ５２を切断するこ
とにより、容量切替信号発生回路５１から発生する容量
切替信号の値を「０」あるいは「１」に設定するので、
容量切替信号発生回路５１から発生する容量切替信号の
値を容易に「０」あるいは「１」に設定することができ
るという効果が得られる。
ヒューズ４２あるいは第２のヒューズ５２を切断するこ
とにより、容量切替信号発生回路５１から発生する容量
切替信号の値を「０」あるいは「１」に設定するので、
容量切替信号発生回路５１から発生する容量切替信号の
値を容易に「０」あるいは「１」に設定することができ
るという効果が得られる。
【００６３】なお、実施の形態３，実施の形態４の場合
には、実施の形態１，実施の形態２の場合のように、パ
ッド１１を設ける必要がないため、実施の形態１，実施
の形態２の場合より容量切替信号発生回路の面積を小さ
くすることができる。
には、実施の形態１，実施の形態２の場合のように、パ
ッド１１を設ける必要がないため、実施の形態１，実施
の形態２の場合より容量切替信号発生回路の面積を小さ
くすることができる。
【００６４】
【発明の効果】以上のように、この発明によれば、１チ
ップ上に、メモリと、容量切替信号を発生する容量切替
信号発生回路と、容量切替信号に基づいてアクセスでき
るメモリの容量を切り替える制御回路とを備える半導体
装置におけるアクセスできるメモリの容量を、容量切替
信号発生回路から発生する容量切替信号の値を「０」あ
るいは「１」に設定することにより、容量切替信号の値
に基づいて制御回路により切り替えるので、半導体装置
の開発期間が短くなり、また、製造コストが低くなると
いう効果がある。
ップ上に、メモリと、容量切替信号を発生する容量切替
信号発生回路と、容量切替信号に基づいてアクセスでき
るメモリの容量を切り替える制御回路とを備える半導体
装置におけるアクセスできるメモリの容量を、容量切替
信号発生回路から発生する容量切替信号の値を「０」あ
るいは「１」に設定することにより、容量切替信号の値
に基づいて制御回路により切り替えるので、半導体装置
の開発期間が短くなり、また、製造コストが低くなると
いう効果がある。
【００６５】この発明によれば、容量切替信号発生回路
を、低電位側基準電源に接続可能なパッドと、ゲートが
低電位側基準電源に接続され、ソースが高電位側基準電
源に接続され、ドレインがパッドと制御回路とを接続す
る信号線に接続されたＰＭＯＳトランジスタとを備える
ものとし、パッドを低電位側基準電源に接続するか否か
により、容量切替信号発生回路から発生する容量切替信
号の値を「０」あるいは「１」に設定するので、容量切
替信号発生回路から発生する容量切替信号の値を容易に
「０」あるいは「１」に設定することができるという効
果がある。
を、低電位側基準電源に接続可能なパッドと、ゲートが
低電位側基準電源に接続され、ソースが高電位側基準電
源に接続され、ドレインがパッドと制御回路とを接続す
る信号線に接続されたＰＭＯＳトランジスタとを備える
ものとし、パッドを低電位側基準電源に接続するか否か
により、容量切替信号発生回路から発生する容量切替信
号の値を「０」あるいは「１」に設定するので、容量切
替信号発生回路から発生する容量切替信号の値を容易に
「０」あるいは「１」に設定することができるという効
果がある。
【００６６】この発明によれば、容量切替信号発生回路
を、低電位側基準電源に接続可能なパッドと、一端がパ
ッドと制御回路とを接続する信号線に接続され、他端が
高電位側基準電源に接続された抵抗とを備えるものと
し、パッドを低電位側基準電源に接続するか否かによ
り、容量切替信号発生回路から発生する容量切替信号の
値を「０」あるいは「１」に設定するので、容量切替信
号発生回路から発生する容量切替信号の値を容易に
「０」あるいは「１」に設定することができるという効
果がある。
を、低電位側基準電源に接続可能なパッドと、一端がパ
ッドと制御回路とを接続する信号線に接続され、他端が
高電位側基準電源に接続された抵抗とを備えるものと
し、パッドを低電位側基準電源に接続するか否かによ
り、容量切替信号発生回路から発生する容量切替信号の
値を「０」あるいは「１」に設定するので、容量切替信
号発生回路から発生する容量切替信号の値を容易に
「０」あるいは「１」に設定することができるという効
果がある。
【００６７】この発明によれば、パッドを低電位側基準
電源に接続する場合には、その接続を、アセンブリ時に
おけるワイヤリングにより行うので、半導体装置の製造
工程で、容量切替信号発生回路から発生する容量切替信
号の値を「１」あるいは「０」に設定することができる
効果がある。
電源に接続する場合には、その接続を、アセンブリ時に
おけるワイヤリングにより行うので、半導体装置の製造
工程で、容量切替信号発生回路から発生する容量切替信
号の値を「１」あるいは「０」に設定することができる
効果がある。
【００６８】この発明によれば、容量切替信号発生回路
を、一端が制御回路に接続する信号線に接続され、他端
が低電位側基準電源に接続された切断可能な第１のヒュ
ーズと、ゲートが低電位側基準電源に接続され、ソース
が高電位側基準電源に接続され、ドレインが制御回路に
接続する信号線に接続されたＰＭＯＳトランジスタとを
備えるものとし、第１のヒューズを切断するか否かによ
り、容量切替信号発生回路から発生する容量切替信号の
値を「０」あるいは「１」に設定するので、容量切替信
号発生回路から発生する容量切替信号の値を容易に
「０」あるいは「１」に設定することができるという効
果がある。
を、一端が制御回路に接続する信号線に接続され、他端
が低電位側基準電源に接続された切断可能な第１のヒュ
ーズと、ゲートが低電位側基準電源に接続され、ソース
が高電位側基準電源に接続され、ドレインが制御回路に
接続する信号線に接続されたＰＭＯＳトランジスタとを
備えるものとし、第１のヒューズを切断するか否かによ
り、容量切替信号発生回路から発生する容量切替信号の
値を「０」あるいは「１」に設定するので、容量切替信
号発生回路から発生する容量切替信号の値を容易に
「０」あるいは「１」に設定することができるという効
果がある。
【００６９】この発明によれば、容量切替信号発生回路
を、一端が制御回路に接続する信号線に接続され、他端
が低電位側基準電源に接続された切断可能な第１のヒュ
ーズと、一端が制御回路に接続する信号線に接続され、
他端が高電位側基準電源に接続された切断可能な第２の
ヒューズとを備えるものとし、第１のヒューズあるいは
第２のヒューズを切断することにより、容量切替信号発
生回路から発生する容量切替信号の値を「０」あるいは
「１」に設定するので、容量切替信号発生回路から発生
する容量切替信号の値を容易に「０」あるいは「１」に
設定することができるという効果がある。
を、一端が制御回路に接続する信号線に接続され、他端
が低電位側基準電源に接続された切断可能な第１のヒュ
ーズと、一端が制御回路に接続する信号線に接続され、
他端が高電位側基準電源に接続された切断可能な第２の
ヒューズとを備えるものとし、第１のヒューズあるいは
第２のヒューズを切断することにより、容量切替信号発
生回路から発生する容量切替信号の値を「０」あるいは
「１」に設定するので、容量切替信号発生回路から発生
する容量切替信号の値を容易に「０」あるいは「１」に
設定することができるという効果がある。
【００７０】この発明によれば、ヒューズを切断する場
合には、その切断を、レーザトリミング時におけるレー
ザにより行うので、半導体装置の製造工程で、容量切替
信号発生回路から発生する容量切替信号の値を「１」あ
るいは「０」に設定することができる効果がある。
合には、その切断を、レーザトリミング時におけるレー
ザにより行うので、半導体装置の製造工程で、容量切替
信号発生回路から発生する容量切替信号の値を「１」あ
るいは「０」に設定することができる効果がある。
【００７１】この発明によれば、半導体装置を、１チッ
プ上に、メモリと、容量切替信号を発生する容量切替信
号発生回路と、容量切替信号に基づいてアクセスできる
メモリの容量を切り替える制御回路とを備えるように構
成したので、アクセスできるメモリの容量を、容量切替
信号発生回路から発生する容量切替信号の値を「０」あ
るいは「１」に設定することにより、容量切替信号の値
に基づいて制御回路により切り替えることができ、その
結果、半導体装置の開発期間が短くなり、また、製造コ
ストが低くなるという効果がある。
プ上に、メモリと、容量切替信号を発生する容量切替信
号発生回路と、容量切替信号に基づいてアクセスできる
メモリの容量を切り替える制御回路とを備えるように構
成したので、アクセスできるメモリの容量を、容量切替
信号発生回路から発生する容量切替信号の値を「０」あ
るいは「１」に設定することにより、容量切替信号の値
に基づいて制御回路により切り替えることができ、その
結果、半導体装置の開発期間が短くなり、また、製造コ
ストが低くなるという効果がある。
【００７２】この発明によれば、容量切替信号発生回路
を、低電位側基準電源に接続可能なパッドと、ゲートが
低電位側基準電源に接続され、ソースが高電位側基準電
源に接続され、ドレインがパッドと制御回路とを接続す
る信号線に接続されたＰＭＯＳトランジスタとを備える
ように構成したので、パッドを低電位側基準電源に接続
するか否かにより、容量切替信号発生回路から発生する
容量切替信号の値を「０」あるいは「１」に設定するこ
とができ、その結果、容量切替信号発生回路から発生す
る容量切替信号の値を容易に「０」あるいは「１」に設
定することができるという効果がある。
を、低電位側基準電源に接続可能なパッドと、ゲートが
低電位側基準電源に接続され、ソースが高電位側基準電
源に接続され、ドレインがパッドと制御回路とを接続す
る信号線に接続されたＰＭＯＳトランジスタとを備える
ように構成したので、パッドを低電位側基準電源に接続
するか否かにより、容量切替信号発生回路から発生する
容量切替信号の値を「０」あるいは「１」に設定するこ
とができ、その結果、容量切替信号発生回路から発生す
る容量切替信号の値を容易に「０」あるいは「１」に設
定することができるという効果がある。
【００７３】この発明によれば、容量切替信号発生回路
を、低電位側基準電源に接続可能なパッドと、一端がパ
ッドと制御回路とを接続する信号線に接続され、他端が
高電位側基準電源に接続された抵抗とを備えるように構
成したので、パッドを低電位側基準電源に接続するか否
かにより、容量切替信号発生回路から発生する容量切替
信号の値を「０」あるいは「１」に設定することがで
き、その結果、容量切替信号発生回路から発生する容量
切替信号の値を容易に「０」あるいは「１」に設定する
ことができるという効果がある。
を、低電位側基準電源に接続可能なパッドと、一端がパ
ッドと制御回路とを接続する信号線に接続され、他端が
高電位側基準電源に接続された抵抗とを備えるように構
成したので、パッドを低電位側基準電源に接続するか否
かにより、容量切替信号発生回路から発生する容量切替
信号の値を「０」あるいは「１」に設定することがで
き、その結果、容量切替信号発生回路から発生する容量
切替信号の値を容易に「０」あるいは「１」に設定する
ことができるという効果がある。
【００７４】この発明によれば、容量切替信号発生回路
を、一端が制御回路に接続する信号線に接続され、他端
が低電位側基準電源に接続された切断可能な第１のヒュ
ーズと、ゲートが低電位側基準電源に接続され、ソース
が高電位側基準電源に接続され、ドレインが制御回路に
接続する信号線に接続されたＰＭＯＳトランジスタとを
備えるように構成したので、第１のヒューズを切断する
か否かにより、容量切替信号発生回路から発生する容量
切替信号の値を「０」あるいは「１」に設定するので、
容量切替信号発生回路から発生する容量切替信号の値を
容易に「０」あるいは「１」に設定することができると
いう効果がある。
を、一端が制御回路に接続する信号線に接続され、他端
が低電位側基準電源に接続された切断可能な第１のヒュ
ーズと、ゲートが低電位側基準電源に接続され、ソース
が高電位側基準電源に接続され、ドレインが制御回路に
接続する信号線に接続されたＰＭＯＳトランジスタとを
備えるように構成したので、第１のヒューズを切断する
か否かにより、容量切替信号発生回路から発生する容量
切替信号の値を「０」あるいは「１」に設定するので、
容量切替信号発生回路から発生する容量切替信号の値を
容易に「０」あるいは「１」に設定することができると
いう効果がある。
【００７５】この発明によれば、容量切替信号発生回路
を、一端が制御回路に接続する信号線に接続され、他端
が低電位側基準電源に接続された切断可能な第１のヒュ
ーズと、一端が制御回路に接続する信号線に接続され、
他端が高電位側基準電源に接続された切断可能な第２の
ヒューズとを備えるように構成したので、第１のヒュー
ズあるいは第２のヒューズを切断することにより、容量
切替信号発生回路から発生する容量切替信号の値を
「０」あるいは「１」に設定することができ、その結
果、容量切替信号発生回路から発生する容量切替信号の
値を容易に「０」あるいは「１」に設定することができ
るという効果がある。
を、一端が制御回路に接続する信号線に接続され、他端
が低電位側基準電源に接続された切断可能な第１のヒュ
ーズと、一端が制御回路に接続する信号線に接続され、
他端が高電位側基準電源に接続された切断可能な第２の
ヒューズとを備えるように構成したので、第１のヒュー
ズあるいは第２のヒューズを切断することにより、容量
切替信号発生回路から発生する容量切替信号の値を
「０」あるいは「１」に設定することができ、その結
果、容量切替信号発生回路から発生する容量切替信号の
値を容易に「０」あるいは「１」に設定することができ
るという効果がある。
【００７６】この発明によれば、制御回路を、ｎ（ｎは
２以上の整数）ビット長のメモリアドレス信号を構成す
る第ｍ−１（ｍはｎ以下の整数）ビット目までの信号が
反転して入力する第１のＡＮＤ回路と、ｎビット長のメ
モリアドレス信号を構成する第ｍビット目の信号が入力
するＮＯＴ回路と、ＮＯＴ回路の出力と容量切替信号発
生回路から発生する容量切替信号とが入力するＯＲ回路
と、第１のＡＮＤ回路の出力とＯＲ回路の出力とが入力
する第２のＡＮＤ回路と、第２のＡＮＤ回路の出力の値
が「１」のときメモリアドレス信号を内部メモリアドレ
ス信号として出力する３ステートバッファとを備えるよ
うに構成したので、ｍの値を変えることにより、アクセ
スできる内部メモリの容量の切替サイズを変えることが
できるという効果がある。
２以上の整数）ビット長のメモリアドレス信号を構成す
る第ｍ−１（ｍはｎ以下の整数）ビット目までの信号が
反転して入力する第１のＡＮＤ回路と、ｎビット長のメ
モリアドレス信号を構成する第ｍビット目の信号が入力
するＮＯＴ回路と、ＮＯＴ回路の出力と容量切替信号発
生回路から発生する容量切替信号とが入力するＯＲ回路
と、第１のＡＮＤ回路の出力とＯＲ回路の出力とが入力
する第２のＡＮＤ回路と、第２のＡＮＤ回路の出力の値
が「１」のときメモリアドレス信号を内部メモリアドレ
ス信号として出力する３ステートバッファとを備えるよ
うに構成したので、ｍの値を変えることにより、アクセ
スできる内部メモリの容量の切替サイズを変えることが
できるという効果がある。
【図１】 この発明の実施の形態１による半導体装置を
示す構成図である。
示す構成図である。
【図２】 この発明の実施の形態１による半導体装置に
おける容量切替信号発生回路及び制御回路の詳細を示す
構成図である。
おける容量切替信号発生回路及び制御回路の詳細を示す
構成図である。
【図３】 メモリアドレス信号を構成する信号の値と、
アクセスするメモリ領域との関係を示す表図である。
アクセスするメモリ領域との関係を示す表図である。
【図４】 容量切替信号発生回路から発生する容量切替
信号の値を「１」に設定する方法の説明図である。
信号の値を「１」に設定する方法の説明図である。
【図５】 容量切替信号発生回路から発生する容量切替
信号の値を「０」に設定する方法の説明図である。
信号の値を「０」に設定する方法の説明図である。
【図６】 容量切替信号発生回路から発生する容量切替
信号の値を「１」に設定した場合のメモリマップであ
る。
信号の値を「１」に設定した場合のメモリマップであ
る。
【図７】 容量切替信号発生回路から発生する容量切替
信号の値を「０」に設定した場合のメモリマップであ
る。
信号の値を「０」に設定した場合のメモリマップであ
る。
【図８】 この発明の実施の形態２による半導体装置に
おける容量切替信号発生回路の詳細を示す構成図であ
る。
おける容量切替信号発生回路の詳細を示す構成図であ
る。
【図９】 この発明の実施の形態３による半導体装置に
おける容量切替信号発生回路の詳細を示す構成図であ
る。
おける容量切替信号発生回路の詳細を示す構成図であ
る。
【図１０】 この発明の実施の形態４による半導体装置
における容量切替信号発生回路の詳細を示す構成図であ
る。
における容量切替信号発生回路の詳細を示す構成図であ
る。
１ 半導体装置、２ 内部メモリ（メモリ）、４，３
１，４１，５１ 容量切替信号発生回路、５ 制御回
路、１１ パッド、１２ 低電位側基準電源、１３高電
位側基準電源、１４ 信号線、１５，４３ ＰＭＯＳト
ランジスタ、２１第１のＡＮＤ回路、２２ 第３のＮＯ
Ｔ回路（ＮＯＴ回路）、２３ ＯＲ回路、２４ 第２の
ＡＮＤ回路、２５ 第１の３ステートバッファ（３ステ
ートバッファ）、３２ 抵抗、４２ 第１のヒューズ、
５２ 第２のヒューズ。
１，４１，５１ 容量切替信号発生回路、５ 制御回
路、１１ パッド、１２ 低電位側基準電源、１３高電
位側基準電源、１４ 信号線、１５，４３ ＰＭＯＳト
ランジスタ、２１第１のＡＮＤ回路、２２ 第３のＮＯ
Ｔ回路（ＮＯＴ回路）、２３ ＯＲ回路、２４ 第２の
ＡＮＤ回路、２５ 第１の３ステートバッファ（３ステ
ートバッファ）、３２ 抵抗、４２ 第１のヒューズ、
５２ 第２のヒューズ。
Claims (13)
- 【請求項１】 １チップ上に、メモリと、容量切替信号
を発生する容量切替信号発生回路と、容量切替信号に基
づいてアクセスできる上記メモリの容量を切り替える制
御回路とを備える半導体装置におけるアクセスできる上
記メモリの容量の切り替えを、 上記容量切替信号発生回路から発生する容量切替信号の
値を「０」あるいは「１」に設定することにより、容量
切替信号の値に基づいて上記制御回路により行うことを
特徴とするメモリ容量切替方法。 - 【請求項２】 容量切替信号発生回路を、低電位側基準
電源に接続可能なパッドと、ゲートが低電位側基準電源
に接続され、ソースが高電位側基準電源に接続され、ド
レインがパッドと制御回路とを接続する信号線に接続さ
れたＰＭＯＳトランジスタとを備えるものとし、 上記パッドを上記低電位側基準電源に接続するか否かに
より、上記容量切替信号発生回路から発生する容量切替
信号の値を「０」あるいは「１」に設定することを特徴
とする請求項１記載のメモリ容量切替方法。 - 【請求項３】 容量切替信号発生回路を、低電位側基準
電源に接続可能なパッドと、一端がパッドと制御回路と
を接続する信号線に接続され、他端が高電位側基準電源
に接続された抵抗とを備えるものとし、 上記パッドを上記低電位側基準電源に接続するか否かに
より、上記容量切替信号発生回路から発生する容量切替
信号の値を「０」あるいは「１」に設定することを特徴
とする請求項１記載のメモリ容量切替方法。 - 【請求項４】 パッドを低電位側基準電源に接続する場
合には、その接続を、アセンブリ時におけるワイヤリン
グにより行うことを特徴とする請求項２または請求項３
記載のメモリ容量切替方法。 - 【請求項５】 容量切替信号発生回路を、一端が制御回
路に接続する信号線に接続され、他端が低電位側基準電
源に接続された切断可能な第１のヒューズと、ゲートが
低電位側基準電源に接続され、ソースが高電位側基準電
源に接続され、ドレインが制御回路に接続する信号線に
接続されたＰＭＯＳトランジスタとを備えるものとし、 上記第１のヒューズを切断するか否かにより、上記容量
切替信号発生回路から発生する容量切替信号の値を
「０」あるいは「１」に設定することを特徴とする請求
項１記載のメモリ容量切替方法。 - 【請求項６】 容量切替信号発生回路を、一端が制御回
路に接続する信号線に接続され、他端が低電位側基準電
源に接続された切断可能な第１のヒューズと、一端が制
御回路に接続する信号線に接続され、他端が高電位側基
準電源に接続された切断可能な第２のヒューズとを備え
るものとし、 上記第１のヒューズあるいは上記第２のヒューズを切断
することにより、上記容量切替信号発生回路から発生す
る容量切替信号の値を「０」あるいは「１」に設定する
ことを特徴とする請求項１記載のメモリ容量切替方法。 - 【請求項７】 ヒューズを切断する場合には、その切断
を、レーザトリミング時におけるレーザにより行うこと
を特徴とする請求項５または請求項６記載のメモリ容量
切替方法。 - 【請求項８】 １チップ上に、メモリと、容量切替信号
を発生する容量切替信号発生回路と、容量切替信号に基
づいてアクセスできる上記メモリの容量を切り替える制
御回路とを備えた半導体装置。 - 【請求項９】 容量切替信号発生回路は、低電位側基準
電源に接続可能なパッドと、ゲートが低電位側基準電源
に接続され、ソースが高電位側基準電源に接続され、ド
レインがパッドと制御回路とを接続する信号線に接続さ
れたＰＭＯＳトランジスタとを備えたものであることを
特徴とする請求項８記載の半導体装置。 - 【請求項１０】 容量切替信号発生回路は、低電位側基
準電源に接続可能なパッドと、一端がパッドと制御回路
とを接続する信号線に接続され、他端が高電位側基準電
源に接続された抵抗とを備えたものであることを特徴と
する請求項８記載の半導体装置。 - 【請求項１１】 容量切替信号発生回路は、一端が制御
回路に接続する信号線に接続され、他端が低電位側基準
電源に接続された切断可能な第１のヒューズと、ゲート
が低電位側基準電源に接続され、ソースが高電位側基準
電源に接続され、ドレインが制御回路に接続する信号線
に接続されたＰＭＯＳトランジスタとを備えたものであ
ることを特徴とする請求項８記載の半導体装置。 - 【請求項１２】 容量切替信号発生回路は、一端が制御
回路に接続する信号線に接続され、他端が低電位側基準
電源に接続された切断可能な第１のヒューズと、一端が
制御回路に接続する信号線に接続され、他端が高電位側
基準電源に接続された切断可能な第２のヒューズとを備
えたものであることを特徴とする請求項８記載の半導体
装置。 - 【請求項１３】 制御回路は、ｎ（ｎは２以上の整数）
ビット長のメモリアドレス信号を構成する第ｍ−１（ｍ
はｎ以下の整数）ビット目までの信号が反転して入力す
る第１のＡＮＤ回路と、ｎビット長のメモリアドレス信
号を構成する第ｍビット目の信号が入力するＮＯＴ回路
と、該ＮＯＴ回路の出力と容量切替信号発生回路から発
生する容量切替信号とが入力するＯＲ回路と、上記第１
のＡＮＤ回路の出力と上記ＯＲ回路の出力とが入力する
第２のＡＮＤ回路と、該第２のＡＮＤ回路の出力の値が
「１」のときメモリアドレス信号を内部メモリアドレス
信号として出力する３ステートバッファとを備えたもの
であることを特徴とする請求項８記載の半導体装置。
Priority Applications (6)
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|---|---|---|---|
| JP10043997A JPH11242663A (ja) | 1998-02-25 | 1998-02-25 | メモリ容量切替方法及びその方法を適用する半導体装置 |
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