JPH0439160B2 - - Google Patents
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- Publication number
- JPH0439160B2 JPH0439160B2 JP60153542A JP15354285A JPH0439160B2 JP H0439160 B2 JPH0439160 B2 JP H0439160B2 JP 60153542 A JP60153542 A JP 60153542A JP 15354285 A JP15354285 A JP 15354285A JP H0439160 B2 JPH0439160 B2 JP H0439160B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- address
- prom
- cell
- base
- Prior art date
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- Expired - Lifetime
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/835—Masking faults in memories by using spares or by reconfiguring using programmable devices with roll call arrangements for redundant substitutions
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Storage Device Security (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置、特に冗長回路付きの
バイポーラRAMの不良セルアドレス読出回路に
関する。
バイポーラRAMの不良セルアドレス読出回路に
関する。
半導体記憶装置は益々大容量化される傾向にあ
るが、大容量になればなる程、チツプ上の一部の
セルが不良である確率が高くなる。そこで冗長セ
ルを用意して不良セルは冗長セルに置き換え、歩
留り向上を図ることが考えられており、大容量化
で一歩進んでいるMOSメモリでは冗長セルが広
く用いられている。バイポーラメモリでは使用例
を余り見ないが、バイポーラメモリでも大容量化
が進んでおり、冗長セルの必要性は高まつてい
る。
るが、大容量になればなる程、チツプ上の一部の
セルが不良である確率が高くなる。そこで冗長セ
ルを用意して不良セルは冗長セルに置き換え、歩
留り向上を図ることが考えられており、大容量化
で一歩進んでいるMOSメモリでは冗長セルが広
く用いられている。バイポーラメモリでは使用例
を余り見ないが、バイポーラメモリでも大容量化
が進んでおり、冗長セルの必要性は高まつてい
る。
冗長セル方式をとるとチツプに冗長ワード線及
び／又はビツト線を設けるのは当然としてその他
に、不良セルアドレスの記憶部、アクセスアドレ
スと不良セルアドレスの比較部も必要になる。第
４図はこの種の回路を示し、１０は通常のセルア
レイ、１２は冗長セルアレイ（冗長ワード線又は
ビツト線）、１４は不良セルアドレスを記憶する
PROM（プログラム可能読取り専用メモリ）、１
６はメモリアクセスアドレスAdと不良セルアド
レスを比較する比較ゲートである。
び／又はビツト線を設けるのは当然としてその他
に、不良セルアドレスの記憶部、アクセスアドレ
スと不良セルアドレスの比較部も必要になる。第
４図はこの種の回路を示し、１０は通常のセルア
レイ、１２は冗長セルアレイ（冗長ワード線又は
ビツト線）、１４は不良セルアドレスを記憶する
PROM（プログラム可能読取り専用メモリ）、１
６はメモリアクセスアドレスAdと不良セルアド
レスを比較する比較ゲートである。
動作を説明すると、メモリICの端子ピンから
入力するアドレスAdはトランジスタQ1及び電流
源CSからなる入力バツフアを経てアドレスバツ
フア１８に加わり、こゝでアドレスビツトＡとそ
の反転ビツトにされ、ドライバデコーダ２０に
入力される。こゝではAd，１４，１５，１６，
１８などはアドレスの１ビツト分を示しており、
他のアドレスビツトについても同様回路が設けら
れ、そのアドレスバツフアからのアドレスビツト
Ａまたはその反転ビツトがドライバデコーダ２０
に入力される。ドライバデコーダ２０はワード線
に対するものとするとデコーダは一般にノアゲー
トを備え、入力アドレスビツトが全てＬレベルな
らＨレベル出力を生じ、ドライバを通してワード
線をＨレベルにする（選択する）。
入力するアドレスAdはトランジスタQ1及び電流
源CSからなる入力バツフアを経てアドレスバツ
フア１８に加わり、こゝでアドレスビツトＡとそ
の反転ビツトにされ、ドライバデコーダ２０に
入力される。こゝではAd，１４，１５，１６，
１８などはアドレスの１ビツト分を示しており、
他のアドレスビツトについても同様回路が設けら
れ、そのアドレスバツフアからのアドレスビツト
Ａまたはその反転ビツトがドライバデコーダ２０
に入力される。ドライバデコーダ２０はワード線
に対するものとするとデコーダは一般にノアゲー
トを備え、入力アドレスビツトが全てＬレベルな
らＨレベル出力を生じ、ドライバを通してワード
線をＨレベルにする（選択する）。
このときアクセスアドレスAdは比較ゲート１
６に入力し、PROM１４よりの不良セルアドレ
スと比較される。これらが不一致であればアドレ
スバツフア１８およびドライバデコーダ２０は動
作を続け、入力アドレスが自己のワード線に対す
るものであればドライバデコーダ２０は上記のよ
うにセルアレイ１０の自己に対応するワード線を
選択する（Ｈレベルにする）が、一致すれば比較
ゲート１６はドライバデコーダ２０の動作を禁止
し、かつ冗長セルアレイ１２を選択する（この処
理は、詳しくはアドレスの各ビツトに対する比較
ゲートが一致出力を生じるとき、これを判定する
回路（アンドゲート等）の出力により行なわれ
る）。
６に入力し、PROM１４よりの不良セルアドレ
スと比較される。これらが不一致であればアドレ
スバツフア１８およびドライバデコーダ２０は動
作を続け、入力アドレスが自己のワード線に対す
るものであればドライバデコーダ２０は上記のよ
うにセルアレイ１０の自己に対応するワード線を
選択する（Ｈレベルにする）が、一致すれば比較
ゲート１６はドライバデコーダ２０の動作を禁止
し、かつ冗長セルアレイ１２を選択する（この処
理は、詳しくはアドレスの各ビツトに対する比較
ゲートが一致出力を生じるとき、これを判定する
回路（アンドゲート等）の出力により行なわれ
る）。
こうして不良セルがアクセスされるとき、それ
に代つて冗長セルがアクセスされ、正常なメモリ
動作が行なわれるようにされ、不良セルがあつて
もそのメモリチツプを廃棄せずにすむ。不良セル
はメモリ製造段階での試験で検出され、そのセル
アドレスがPROM１４に書込まれる。
に代つて冗長セルがアクセスされ、正常なメモリ
動作が行なわれるようにされ、不良セルがあつて
もそのメモリチツプを廃棄せずにすむ。不良セル
はメモリ製造段階での試験で検出され、そのセル
アドレスがPROM１４に書込まれる。
PROMセルは第５図に示すように書込み用の
トランジスタQ5、差動増幅器を構成するトラン
ジスタQ6，Q7、エミツタホロア出力段を構成す
るトランジスタQ8、３個直列のダイオードD5、
２個直列のダイオードD6、抵抗および電流源か
らなる。書込み回路２４によりトランジスタQ5
のベース、エミツタ接合を破壊すると該トランジ
スタQ5はダイオード１個と同じになり、ベース、
エミツタ接合破壊しなければオフ状態である。オ
フ状態のときトランジスタQ6のベース電位はD5
によるダイオード３段落ち（抵抗による電圧降下
を無視する。以下同じ）であり、トランジスタ
Q7はD6によるダイオード２段落ちであるので後
者の方が高く、トランジスタQ7はオン、Q6はオ
フ、出力OutはＬレベルである。オン状態のと
き、D5はQ5によるダイオード１つと同じになり、
トランジスタQ6のベース電位はダイオード１段
落ち、トランジスタQ7のベース電位はD6による
ダイオード２段落ちで前者が高く、トランジスタ
Q6がオン、Q7はオフ、出力OutはＨレベルであ
る。この出力OutのＨ、Ｌがアドレスビツトの
“１”、“０”を表わす。この第５図の回路はアド
レスの１ビツトに対応し、アドレスがｎビツトな
らｎ個設けられる。
トランジスタQ5、差動増幅器を構成するトラン
ジスタQ6，Q7、エミツタホロア出力段を構成す
るトランジスタQ8、３個直列のダイオードD5、
２個直列のダイオードD6、抵抗および電流源か
らなる。書込み回路２４によりトランジスタQ5
のベース、エミツタ接合を破壊すると該トランジ
スタQ5はダイオード１個と同じになり、ベース、
エミツタ接合破壊しなければオフ状態である。オ
フ状態のときトランジスタQ6のベース電位はD5
によるダイオード３段落ち（抵抗による電圧降下
を無視する。以下同じ）であり、トランジスタ
Q7はD6によるダイオード２段落ちであるので後
者の方が高く、トランジスタQ7はオン、Q6はオ
フ、出力OutはＬレベルである。オン状態のと
き、D5はQ5によるダイオード１つと同じになり、
トランジスタQ6のベース電位はダイオード１段
落ち、トランジスタQ7のベース電位はD6による
ダイオード２段落ちで前者が高く、トランジスタ
Q6がオン、Q7はオフ、出力OutはＨレベルであ
る。この出力OutのＨ、Ｌがアドレスビツトの
“１”、“０”を表わす。この第５図の回路はアド
レスの１ビツトに対応し、アドレスがｎビツトな
らｎ個設けられる。
不良アドレスを格納するPROM１４は、メモ
リ製造段階で書込みが行なわれるが、これは確実
に書込まれたか、またその後の製造工程及びメモ
リの信頼度試験で受ける加熱などにより書込んだ
内容が変化しなかつたか否かをチエツクする必要
があり、これにはPROMの記憶内容を読出して
みる必要がある。PROMセルの出力端Outに探針
を当てることができれば、これは簡単に行なえる
が、集積度の高いICチツプでは勿論かゝること
はできない。出力端Outをチツプ周辺のパツドに
接続しておけば、該パツドに探針を当てて読取り
を行なうことができるが、これも該パツドのため
のスペースを必要とし、集積度を低下する。また
この方式では、チツプをパツケージに格納した後
では読取りを行なうことができない。
リ製造段階で書込みが行なわれるが、これは確実
に書込まれたか、またその後の製造工程及びメモ
リの信頼度試験で受ける加熱などにより書込んだ
内容が変化しなかつたか否かをチエツクする必要
があり、これにはPROMの記憶内容を読出して
みる必要がある。PROMセルの出力端Outに探針
を当てることができれば、これは簡単に行なえる
が、集積度の高いICチツプでは勿論かゝること
はできない。出力端Outをチツプ周辺のパツドに
接続しておけば、該パツドに探針を当てて読取り
を行なうことができるが、これも該パツドのため
のスペースを必要とし、集積度を低下する。また
この方式では、チツプをパツケージに格納した後
では読取りを行なうことができない。
それ故本発明は集積度を低下させることなく、
極めて簡単な手段で、パツケージに収納したあと
でも不良アドレスを読取ることができ、勿論メモ
リ動作には何ら支障を与えない、不良アドレス読
出し回路を提供しようとするものである。
極めて簡単な手段で、パツケージに収納したあと
でも不良アドレスを読取ることができ、勿論メモ
リ動作には何ら支障を与えない、不良アドレス読
出し回路を提供しようとするものである。
本発明は、不良セルのアドレスを記憶する
PROMを備え、不良セルがアクセスされるとき
はそれに代つて冗長セルをアクセスするようにし
たバイポーラ型半導体記憶装置において、該
PROMのセルの出力端にベースが接続される第
１のトランジスタを設け、該トランジスタを、入
力バツフア回路のメモリアクセスアドレスビツト
がベースに加えられる第２のトランジスタとカレ
ントスイツチを構成させ、前記第１のトランジス
タは記憶装置の通常動作ではオフになるようにレ
ベル調整してなることを特徴とするものである。
PROMを備え、不良セルがアクセスされるとき
はそれに代つて冗長セルをアクセスするようにし
たバイポーラ型半導体記憶装置において、該
PROMのセルの出力端にベースが接続される第
１のトランジスタを設け、該トランジスタを、入
力バツフア回路のメモリアクセスアドレスビツト
がベースに加えられる第２のトランジスタとカレ
ントスイツチを構成させ、前記第１のトランジス
タは記憶装置の通常動作ではオフになるようにレ
ベル調整してなることを特徴とするものである。
第１図に本発明の実施例を示す。第４図と比較
すれば明らかなように本発明ではトランジスタ
Q2を設け、入力バツフア用トランジスタQ1とカ
レントスイツチを組ませる。PROM１４の出力
端はダイオードD1を介してトランジスタQ2のベ
ースへ接続され、このダイオードD1は電流源CS1
によりオン状態を維持され、ダイオード１つ分の
順方向電圧降下を生じるようにされる。トランジ
スタQ2のコレクタは電源（こゝではグランド）
へ接続され、エミツタはダイオードD2を介して
入力バツフア２２の出力端へ接続される。またト
ランジスタQ2のベース、グランド間にはコンデ
ンサＣが接続される。
すれば明らかなように本発明ではトランジスタ
Q2を設け、入力バツフア用トランジスタQ1とカ
レントスイツチを組ませる。PROM１４の出力
端はダイオードD1を介してトランジスタQ2のベ
ースへ接続され、このダイオードD1は電流源CS1
によりオン状態を維持され、ダイオード１つ分の
順方向電圧降下を生じるようにされる。トランジ
スタQ2のコレクタは電源（こゝではグランド）
へ接続され、エミツタはダイオードD2を介して
入力バツフア２２の出力端へ接続される。またト
ランジスタQ2のベース、グランド間にはコンデ
ンサＣが接続される。
これらのダイオードD1，D2はレベル調整用で、
場合によつては除去できる。またコンデンサＣは
誤動作防止用である。即ち、メモリが動作してい
るときはアドレスAdは刻々変り、入力バツフア
２２の出力端電位はＨレベル、Ｌレベルを不規則
に変動する。ところでダイオードD2のアノー
ド・カソード間、トランジスタQ2のエミツタ・
ベース間、及びダイオードD1のアノード・カソ
ード間は逆方向ではいずれもキヤパシタであるか
ら、これらのキヤパシタを通して入力バツフア出
力端の電位変動がPROM１４の出力端へ加わり、
比較ゲート１６が動作不安定になる（不一致なの
に一致と判定したりする）恐れがあるが、コンデ
ンサＣでトランジスタQ2のベースをグランドへ
落しておけば、かゝる誤動作は防止できる。
場合によつては除去できる。またコンデンサＣは
誤動作防止用である。即ち、メモリが動作してい
るときはアドレスAdは刻々変り、入力バツフア
２２の出力端電位はＨレベル、Ｌレベルを不規則
に変動する。ところでダイオードD2のアノー
ド・カソード間、トランジスタQ2のエミツタ・
ベース間、及びダイオードD1のアノード・カソ
ード間は逆方向ではいずれもキヤパシタであるか
ら、これらのキヤパシタを通して入力バツフア出
力端の電位変動がPROM１４の出力端へ加わり、
比較ゲート１６が動作不安定になる（不一致なの
に一致と判定したりする）恐れがあるが、コンデ
ンサＣでトランジスタQ2のベースをグランドへ
落しておけば、かゝる誤動作は防止できる。
付加部分を除いて基本部分のみを示すと、
PROM記憶内容読出し回路は第２図の如くなる。
この回路では定電流源CSはトランジスタQ3、抵
抗Ｒ、Q3のベースに加える基準電圧VRで構成さ
れる。
PROM記憶内容読出し回路は第２図の如くなる。
この回路では定電流源CSはトランジスタQ3、抵
抗Ｒ、Q3のベースに加える基準電圧VRで構成さ
れる。
この第２図で、第３図の波形図を参照しながら
動作を説明すると、入力アドレス信号AdはＨレ
ベル（例えば“１”に相当）で通常−0.8V、Ｌ
レベル（“０”に相当）で通常−1.8V程度であ
り、これに対してPROM１４の出力はＨレベル
が−2.5V、Ｌレベルが−3.5Vであるようにする。
このレベル調整は、第５図のPROMセルの出力
トランジスタQ8の直列ダイオード数を変えたり
して容易に行なえる。このようにレベル設定する
と、通常時（PROM非読出し時）はアドレスAd
がＨ、ＬいずれであつてもQ2のベース電位の
方が低く、トランジスタQ1がオン、Q2はオフで、
読出し回路はないのと同じであり、PROM出力
がアドレスAdに影響を与えることはない。従つ
て前述のメモリアクセスが行なわれる。
動作を説明すると、入力アドレス信号AdはＨレ
ベル（例えば“１”に相当）で通常−0.8V、Ｌ
レベル（“０”に相当）で通常−1.8V程度であ
り、これに対してPROM１４の出力はＨレベル
が−2.5V、Ｌレベルが−3.5Vであるようにする。
このレベル調整は、第５図のPROMセルの出力
トランジスタQ8の直列ダイオード数を変えたり
して容易に行なえる。このようにレベル設定する
と、通常時（PROM非読出し時）はアドレスAd
がＨ、ＬいずれであつてもQ2のベース電位の
方が低く、トランジスタQ1がオン、Q2はオフで、
読出し回路はないのと同じであり、PROM出力
がアドレスAdに影響を与えることはない。従つ
て前述のメモリアクセスが行なわれる。
PROM１４の記憶データを読出すときは、ア
ドレスAdの電位を更に下げ、第３図に示すよう
にPROM１４のＨ、Ｌレベルの中間電位−3.0V
にする（詳しくはアドレスAdの入力端子ピンに
は、アドレスAdではなく、それより低い−3.0V
の読取り電圧を加える）。このようにすると、も
しPROM記憶データが−2.5V（例えば“１”）な
らトランジスタQ1のベース電位の方がトラン
ジスタQ2のベース電位の方より低いのでQ1オ
フ、Q2オンとなる。これな、オントランジスタ
ではベース電流が流れ、オフトランジスタではベ
ース電流が流れないから、ベース電流を監視する
ことにより分る。これに対してPROM１４の記
憶データが−3.5.V（本例では“０”）であると、
トランジスタQ2のベース電位の方がトランジ
スタQ1のベース電位より高いから、Q1オン、Q2
オフとなる。結局、トランジスタQ1のベース電
位を−3.0Vにしてそのとき該トランジスタQ1
のベースに流れる電流を検知し、該電流が流れれ
ばPROM記憶データは“０”、流れなければ
PROM記憶データは“１”である。こうしてメ
モリICのアドレス端子を利用して簡単にPROM
データぽ読出すことができる。
ドレスAdの電位を更に下げ、第３図に示すよう
にPROM１４のＨ、Ｌレベルの中間電位−3.0V
にする（詳しくはアドレスAdの入力端子ピンに
は、アドレスAdではなく、それより低い−3.0V
の読取り電圧を加える）。このようにすると、も
しPROM記憶データが−2.5V（例えば“１”）な
らトランジスタQ1のベース電位の方がトラン
ジスタQ2のベース電位の方より低いのでQ1オ
フ、Q2オンとなる。これな、オントランジスタ
ではベース電流が流れ、オフトランジスタではベ
ース電流が流れないから、ベース電流を監視する
ことにより分る。これに対してPROM１４の記
憶データが−3.5.V（本例では“０”）であると、
トランジスタQ2のベース電位の方がトランジ
スタQ1のベース電位より高いから、Q1オン、Q2
オフとなる。結局、トランジスタQ1のベース電
位を−3.0Vにしてそのとき該トランジスタQ1
のベースに流れる電流を検知し、該電流が流れれ
ばPROM記憶データは“０”、流れなければ
PROM記憶データは“１”である。こうしてメ
モリICのアドレス端子を利用して簡単にPROM
データぽ読出すことができる。
アドレス端子に加える電位を−3.5V以下に
してQ1オフ、Q2オンを確認してもよいが、一般
にはPROMH、Ｌ出力の中間レベル（−3.0V）
でチエツクするだけで十分である。アドレス端子
に加える電位を余り深くすると入力バツフア２
２の定電流源CSなどが動作しなくなるから、適
当値にとどめる必要はある。なお読取り時のみ電
源を低くする（−Ｖを大きな負電圧にする）こと
も考えられる。
してQ1オフ、Q2オンを確認してもよいが、一般
にはPROMH、Ｌ出力の中間レベル（−3.0V）
でチエツクするだけで十分である。アドレス端子
に加える電位を余り深くすると入力バツフア２
２の定電流源CSなどが動作しなくなるから、適
当値にとどめる必要はある。なお読取り時のみ電
源を低くする（−Ｖを大きな負電圧にする）こと
も考えられる。
ダイオードD1，D2を挿入しておくと、PROM
１４の出力はダイオード２個分高くして入力アド
レスAdと同じになる。従つてPROM１４のＨ、
Ｌ出力はアドレスAdのそれと同じ−0.8V、−
1.8Vとしても第３図の関係が成立し、PROM１
４に特別深いＨ、Ｌ出力を有するものを使用する
必要はなくなる。PROM１４の出力レベルを相
対的に更に上げたりして電源（−Ｖ）を通常より
下げなければPROMデータを読出せないように
しておくと、機密保護などに有効である。
１４の出力はダイオード２個分高くして入力アド
レスAdと同じになる。従つてPROM１４のＨ、
Ｌ出力はアドレスAdのそれと同じ−0.8V、−
1.8Vとしても第３図の関係が成立し、PROM１
４に特別深いＨ、Ｌ出力を有するものを使用する
必要はなくなる。PROM１４の出力レベルを相
対的に更に上げたりして電源（−Ｖ）を通常より
下げなければPROMデータを読出せないように
しておくと、機密保護などに有効である。
以上説明したように、本発明によれば、アドレ
ス端子ピンを利用して不良セルアドレスを読出す
ことができ、そして付加すべき回路は僅少であ
り、極めて有用である。大容量メモリではアドレ
スのビツトも多いから、不良セルアドレスのビツ
ト数も同数必要であり、従つて特別のパツド又は
端子ピンを設けることは実際上不可能であるが、
本発明のようにアドレス入力回路を利用すればこ
の問題は簡単に処理できる。
ス端子ピンを利用して不良セルアドレスを読出す
ことができ、そして付加すべき回路は僅少であ
り、極めて有用である。大容量メモリではアドレ
スのビツトも多いから、不良セルアドレスのビツ
ト数も同数必要であり、従つて特別のパツド又は
端子ピンを設けることは実際上不可能であるが、
本発明のようにアドレス入力回路を利用すればこ
の問題は簡単に処理できる。
第１図は本発明の実施例を示す回路図で、一部
はブロツク図で示す。第２図は第１図の要部基本
回路図、第３図は動作説明用の波形図である。第
４図は従来例を示す回路図、第５図はPROMセ
ルの一例を示す回路図である。 図面でQ2は第１のトランジスタ、２２は入力
バツフア回路、Q1は第２のスイツチである。
はブロツク図で示す。第２図は第１図の要部基本
回路図、第３図は動作説明用の波形図である。第
４図は従来例を示す回路図、第５図はPROMセ
ルの一例を示す回路図である。 図面でQ2は第１のトランジスタ、２２は入力
バツフア回路、Q1は第２のスイツチである。
Claims (1)
- 【特許請求の範囲】 １ 不良セルのアドレスを記憶するPROMを備
え、不良セルがアクセスされるときはそれに代つ
て冗長セルをアクセスするようにしたバイポーラ
型半導体記憶装置において、 該PROMのセルの出力端にベースが接続され
る第１のトランジスタを設け、該トランジスタ
を、入力バツフア回路のメモリアクセスアドレス
ビツトがベースに加えられる第２のトランジスタ
とカレントスイツチを構成させ、前記第１のトラ
ンジスタは記憶装置の通常動作ではオフになるよ
うにレベル調整してなることを特徴とする半導体
記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60153542A JPS6214399A (ja) | 1985-07-12 | 1985-07-12 | 半導体記憶装置 |
| US06/883,756 US4783781A (en) | 1985-07-12 | 1986-07-09 | Semiconductor memory device having redundancy configuration with read circuit for defective memory address |
| EP86305341A EP0208555B1 (en) | 1985-07-12 | 1986-07-11 | Semiconductor memory device having redundancy configuration |
| DE8686305341T DE3681519D1 (de) | 1985-07-12 | 1986-07-11 | Halbleiterspeichergeraet mit redudanzkonfiguration. |
| KR1019860005636A KR900006162B1 (ko) | 1985-07-12 | 1986-07-12 | 결함 메모리 어드레스용 읽기회로를 구비한 용장성 구조를 갖는 반도체 메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60153542A JPS6214399A (ja) | 1985-07-12 | 1985-07-12 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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