JPH11242899A - 半導体記憶回路 - Google Patents
半導体記憶回路Info
- Publication number
- JPH11242899A JPH11242899A JP32304098A JP32304098A JPH11242899A JP H11242899 A JPH11242899 A JP H11242899A JP 32304098 A JP32304098 A JP 32304098A JP 32304098 A JP32304098 A JP 32304098A JP H11242899 A JPH11242899 A JP H11242899A
- Authority
- JP
- Japan
- Prior art keywords
- error correction
- data
- semiconductor memory
- bit
- correction code
- Prior art date
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- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
- Error Detection And Correction (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】
【課題】記憶データの誤り訂正機能を内蔵する半導体記
憶回路のユーザセルと誤り訂正コードセルの干渉テスト
行う場合に、２回以上の書き込みよるテスト時間の増大
と歩留まり低下を防ぐ半導体記憶回路の提供。 【解決手段】誤り訂正コードの生成論理を奇数項とし、
且つユーザセルと誤り訂正コードセルとにチェッカーデ
ータを同時に書き込むアドレス配置とする。これによ
り、ユーザセルと誤り訂正コードセルとにチェッカーデ
ータを同時に書き込みテスト時間の増大と、歩留まり低
下を防ぐ。
憶回路のユーザセルと誤り訂正コードセルの干渉テスト
行う場合に、２回以上の書き込みよるテスト時間の増大
と歩留まり低下を防ぐ半導体記憶回路の提供。 【解決手段】誤り訂正コードの生成論理を奇数項とし、
且つユーザセルと誤り訂正コードセルとにチェッカーデ
ータを同時に書き込むアドレス配置とする。これによ
り、ユーザセルと誤り訂正コードセルとにチェッカーデ
ータを同時に書き込みテスト時間の増大と、歩留まり低
下を防ぐ。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶回路に関
し、特に半導体記憶回路のデータ誤り訂正を行う誤り訂
正回路を有する半導体記憶回路に関する。
し、特に半導体記憶回路のデータ誤り訂正を行う誤り訂
正回路を有する半導体記憶回路に関する。
【０００２】
【従来の技術】図４は、従来のＥＣＣ（誤り訂正コー
ド）コード生成論理回路の一例を示す図である。
ド）コード生成論理回路の一例を示す図である。
【０００３】従来、３２ビットデータの１ビット補正を
行うには、６ビットのＥＣＣ（エラー訂正）コードが必
要であり、ＥＣＣコードの生成段数を揃えるため、各ビ
ットの生成論理は１４項からなる生成論理回路で構成さ
れている。
行うには、６ビットのＥＣＣ（エラー訂正）コードが必
要であり、ＥＣＣコードの生成段数を揃えるため、各ビ
ットの生成論理は１４項からなる生成論理回路で構成さ
れている。
【０００４】図５は、図４のＥＣＣコード生成論理回路
のＤ００〜Ｄ３１（アドレスＮ，Ｎ＋１，Ｎ＋２，Ｎ＋
３（Ｎは整数））からＯ０〜Ｏ５への各入出力のビット
パタン例１、及びビットパタン例２を示したものであ
る。
のＤ００〜Ｄ３１（アドレスＮ，Ｎ＋１，Ｎ＋２，Ｎ＋
３（Ｎは整数））からＯ０〜Ｏ５への各入出力のビット
パタン例１、及びビットパタン例２を示したものであ
る。
【０００５】図６は、１ワードライン１６アドレスのユ
ーザデータ領域（以下「ユーザ領域」という）と、４ア
ドレスのＥＣＣコードデータ領域（以下「ＥＣＣ領域」
という）、且つ４ワードライン（ワードライン１〜４）
とした時のビットマップのアドレス配置及びＲＯＭセル
のビット干渉チェックデータ（図５のビットパタン例１
及びビットパタン例２）の書込みをユーザ領域とＥＣＣ
領域とに同時に実施した時のデータアレイを示したもの
である。
ーザデータ領域（以下「ユーザ領域」という）と、４ア
ドレスのＥＣＣコードデータ領域（以下「ＥＣＣ領域」
という）、且つ４ワードライン（ワードライン１〜４）
とした時のビットマップのアドレス配置及びＲＯＭセル
のビット干渉チェックデータ（図５のビットパタン例１
及びビットパタン例２）の書込みをユーザ領域とＥＣＣ
領域とに同時に実施した時のデータアレイを示したもの
である。
【０００６】図５のビットパタン例１は、第６図のワー
ドライン２、４へ、チェッカーデータ書き込み時の３２
ビットデータ入力Ｄ００〜Ｄ３１の事例、ビットパタン
例２は、第６図のワードライン１、３へ、チェッカーデ
ータ書き込み時の３２ビットデータ入力Ｄ００〜Ｄ３１
の事例、を夫々示したものである。
ドライン２、４へ、チェッカーデータ書き込み時の３２
ビットデータ入力Ｄ００〜Ｄ３１の事例、ビットパタン
例２は、第６図のワードライン１、３へ、チェッカーデ
ータ書き込み時の３２ビットデータ入力Ｄ００〜Ｄ３１
の事例、を夫々示したものである。
【０００７】図６におけるユーザ領域の各ビットのアド
レス配置は、通常０，１，２，３，……，ｄ，ｅ，ｆと
シリアルに配置し、ＥＣＣ領域の各ビットのアドレス配
置は、０，４，８，ｃのように４アドレスおきに配置し
ている。
レス配置は、通常０，１，２，３，……，ｄ，ｅ，ｆと
シリアルに配置し、ＥＣＣ領域の各ビットのアドレス配
置は、０，４，８，ｃのように４アドレスおきに配置し
ている。
【０００８】従来例では、図５のビットパタン例１及び
ビットパタン例２のＯ０〜Ｏ５のＥＣＣコードが生成さ
れ、図６に示すようなビットマップ構成となっており、
ＲＯＭ（読み出し専用メモリ）セルのビット干渉チェッ
ク時であるチェッカーデータの書込み時、ユーザ領域と
ＥＣＣ領域とに同時に書込むと、図６に示すようなデー
タアレイとなってしまうため、ユーザ領域とＥＣＣ領域
とに同時にチェッカーデータの書込みを行うことが出来
ず、別々にチェッカーデータの書込みを行いテストを実
行している。
ビットパタン例２のＯ０〜Ｏ５のＥＣＣコードが生成さ
れ、図６に示すようなビットマップ構成となっており、
ＲＯＭ（読み出し専用メモリ）セルのビット干渉チェッ
ク時であるチェッカーデータの書込み時、ユーザ領域と
ＥＣＣ領域とに同時に書込むと、図６に示すようなデー
タアレイとなってしまうため、ユーザ領域とＥＣＣ領域
とに同時にチェッカーデータの書込みを行うことが出来
ず、別々にチェッカーデータの書込みを行いテストを実
行している。
【０００９】
【発明が解決しようとする課題】上記した従来技術は下
記記載の問題点を有している。
記記載の問題点を有している。
【００１０】第１の問題点は、ＲＯＭセルのビット干渉
チェックは、ユーザ領域とＥＣＣ領域とを別々に書込み
処理を行う必要があり、テスト時間がかかり検査におけ
るコスト増大につながっている、ということである。
チェックは、ユーザ領域とＥＣＣ領域とを別々に書込み
処理を行う必要があり、テスト時間がかかり検査におけ
るコスト増大につながっている、ということである。
【００１１】その理由は、ＥＣＣコード生成論理を１４
項という偶数項で行っているため、ビット干渉チェック
であるチェッカーデータを書込むとき、ＥＣＣコードが
すべてＨｉｇｈ若しくはすべてＬｏｗとなる組み合せが
無い。また、図６に示すようなビットマップ構成となっ
ていることで、ユーザ領域とＥＣＣ領域にチェッカーデ
ータを同時に書込むことが出来ないという問題点があっ
た。
項という偶数項で行っているため、ビット干渉チェック
であるチェッカーデータを書込むとき、ＥＣＣコードが
すべてＨｉｇｈ若しくはすべてＬｏｗとなる組み合せが
無い。また、図６に示すようなビットマップ構成となっ
ていることで、ユーザ領域とＥＣＣ領域にチェッカーデ
ータを同時に書込むことが出来ないという問題点があっ
た。
【００１２】第２の問題点は、データ３２ビットが正常
であり、ＥＣＣ６ビットに１ビットの干渉不良がある誤
り訂正回路付き半導体記憶回路はＥＣＣの構成上、良品
とすることができるが、データ３２ビットが正常であ
り、ＥＣＣ６ビットに１ビットの干渉不良がある従来の
誤り訂正回路付き半導体記憶回路を検査すると不良品と
判定してしまい、歩留まり低下の原因となっている、と
いうことである。
であり、ＥＣＣ６ビットに１ビットの干渉不良がある誤
り訂正回路付き半導体記憶回路はＥＣＣの構成上、良品
とすることができるが、データ３２ビットが正常であ
り、ＥＣＣ６ビットに１ビットの干渉不良がある従来の
誤り訂正回路付き半導体記憶回路を検査すると不良品と
判定してしまい、歩留まり低下の原因となっている、と
いうことである。
【００１３】その理由は、ＥＣＣ機能は、データ３２ビ
ットとＥＣＣ６ビットの３８ビット中１ビットの不良を
訂正することができ、データ３２ビット中１ビットの不
良ビットがあり、ＥＣＣ６ビットが正常な場合にデータ
の不良ビットを訂正し、一方データ３２ビットが正常で
ＥＣＣ６ビット中１ビットの不良ビットが存在しても正
常なデータに影響を及ぼさないように構成されているた
めである。すなわち、ＥＣＣ機能による検査においてデ
ータ３２ビットとＥＣＣ６ビットを合わせた３８ビット
中１ビットまでの不良ビットが存在しても良品とするこ
とが出来る。
ットとＥＣＣ６ビットの３８ビット中１ビットの不良を
訂正することができ、データ３２ビット中１ビットの不
良ビットがあり、ＥＣＣ６ビットが正常な場合にデータ
の不良ビットを訂正し、一方データ３２ビットが正常で
ＥＣＣ６ビット中１ビットの不良ビットが存在しても正
常なデータに影響を及ぼさないように構成されているた
めである。すなわち、ＥＣＣ機能による検査においてデ
ータ３２ビットとＥＣＣ６ビットを合わせた３８ビット
中１ビットまでの不良ビットが存在しても良品とするこ
とが出来る。
【００１４】しかし、従来の誤り訂正回路付き半導体記
憶回路を検査する場合、データセルとＥＣＣセルとの両
方に同時にビット干渉チェック用のチェッカーデータを
書込むことができず、ＥＣＣセルの干渉不良に対する検
査を行うにはＥＣＣセルのみに直接チェッカーデータ書
込んだ後、読み出して検査することになる。本来、デー
タ３２ビットが正常でＥＣＣ６ビット中１ビットの不良
がある場合、ＥＣＣ機能上良品とすることができるにも
かかわらず、上記の検査方法をとるため不良品とせざる
を得ない原因となっていた。
憶回路を検査する場合、データセルとＥＣＣセルとの両
方に同時にビット干渉チェック用のチェッカーデータを
書込むことができず、ＥＣＣセルの干渉不良に対する検
査を行うにはＥＣＣセルのみに直接チェッカーデータ書
込んだ後、読み出して検査することになる。本来、デー
タ３２ビットが正常でＥＣＣ６ビット中１ビットの不良
がある場合、ＥＣＣ機能上良品とすることができるにも
かかわらず、上記の検査方法をとるため不良品とせざる
を得ない原因となっていた。
【００１５】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、記憶データの誤
り訂正機能を内蔵する半導体記憶回路のユーザセルと誤
り訂正コードセルの干渉テスト行う場合に、２回以上の
書き込みによるテスト時間の増大と歩留まり低下を防
ぎ、信頼性及び生産性を向上する半導体記憶回路を提供
することにある。
てなされたものであって、その目的は、記憶データの誤
り訂正機能を内蔵する半導体記憶回路のユーザセルと誤
り訂正コードセルの干渉テスト行う場合に、２回以上の
書き込みによるテスト時間の増大と歩留まり低下を防
ぎ、信頼性及び生産性を向上する半導体記憶回路を提供
することにある。
【００１６】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体記憶装置は、記憶データの誤りを訂
正する誤り訂正回路を有する半導体記憶回路において、
誤り訂正コード生成論理を奇数項とし、ユーザ領域と誤
り訂正コード領域とにテストデータであるビット干渉用
チェッカーデータを同時に書込むアドレス配置とする。
め、本発明の半導体記憶装置は、記憶データの誤りを訂
正する誤り訂正回路を有する半導体記憶回路において、
誤り訂正コード生成論理を奇数項とし、ユーザ領域と誤
り訂正コード領域とにテストデータであるビット干渉用
チェッカーデータを同時に書込むアドレス配置とする。
【００１７】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい実施の形態におい
て記憶データの誤りを訂正する誤り訂正回路を有する半
導体記憶回路において、誤り訂正コード生成論理を奇数
項とし、前記半導体記憶回路のユーザ領域と誤り訂正コ
ード領域とに同時にテストデータを書込むように構成し
たものであるが誤り訂正コード生成論理は、３２ビット
データの１ビット補正を行う１５項とされる。そして、
本発明の実施の形態においては、半導体記憶回路のユー
ザ領域と誤り訂正コード領域とにテストデータであるビ
ット干渉用チェッカーデータを同時に書込むアドレス配
置とする。
に説明する。本発明は、その好ましい実施の形態におい
て記憶データの誤りを訂正する誤り訂正回路を有する半
導体記憶回路において、誤り訂正コード生成論理を奇数
項とし、前記半導体記憶回路のユーザ領域と誤り訂正コ
ード領域とに同時にテストデータを書込むように構成し
たものであるが誤り訂正コード生成論理は、３２ビット
データの１ビット補正を行う１５項とされる。そして、
本発明の実施の形態においては、半導体記憶回路のユー
ザ領域と誤り訂正コード領域とにテストデータであるビ
ット干渉用チェッカーデータを同時に書込むアドレス配
置とする。
【００１８】本発明の実施の形態によれば、ＲＯＭセル
のビット干渉チェック時にＥＣＣコード生成論理の項数
を、従来の偶数項である１４項から、奇数項の１５項と
し、ビットマップのアドレス配置を変更することで、ユ
ーザ領域とＥＣＣ領域とに同時にチェッカーデータを書
込むことができ、テスト時間を短縮する。例えば１アド
レスあたり１０μｓの書込み時間を要する場合、容量５
１２Ｋバイト時の１領域の書込み時間は従来例では５．
１２秒必要であるが、本発明では半分の２．５６秒で良
いことになる。
のビット干渉チェック時にＥＣＣコード生成論理の項数
を、従来の偶数項である１４項から、奇数項の１５項と
し、ビットマップのアドレス配置を変更することで、ユ
ーザ領域とＥＣＣ領域とに同時にチェッカーデータを書
込むことができ、テスト時間を短縮する。例えば１アド
レスあたり１０μｓの書込み時間を要する場合、容量５
１２Ｋバイト時の１領域の書込み時間は従来例では５．
１２秒必要であるが、本発明では半分の２．５６秒で良
いことになる。
【００１９】
【実施例】本発明の実施例について図面を参照して以下
に説明する。図１は、本発明の一実施例のＥＣコード生
成論理回路を示したものである。図１を参照すると、本
発明の一実施例においては、６ビットのＥＣＣコードを
生成する論理を１５項により構成している。
に説明する。図１は、本発明の一実施例のＥＣコード生
成論理回路を示したものである。図１を参照すると、本
発明の一実施例においては、６ビットのＥＣＣコードを
生成する論理を１５項により構成している。
【００２０】図２は、図１に示した本発明の一実施例の
ＥＣＣコード生成論理回路のＤ００〜Ｄ３１、Ｏ０〜Ｏ
５へのビットパタン例１及びビットパタン例２を示した
ものである。
ＥＣＣコード生成論理回路のＤ００〜Ｄ３１、Ｏ０〜Ｏ
５へのビットパタン例１及びビットパタン例２を示した
ものである。
【００２１】図３は、本発明の一実施例のビットマップ
のアドレス配置、及び図２によりユーザ領域とＥＣＣ領
域とに同時にチェッカーデータの書込みを実施した時の
データを示したものである。
のアドレス配置、及び図２によりユーザ領域とＥＣＣ領
域とに同時にチェッカーデータの書込みを実施した時の
データを示したものである。
【００２２】図２で示すように、ビットパタン例１で
は、出力Ｏ０〜Ｏ５の値は全てハイレベルであり、ビッ
トパタン例２では出力Ｏ０〜Ｏ５の値は全てロウレベル
となっている。この２つの事例で、更に、図３に示すよ
うなビットマップアドレス構成（０，４，１，５，２，
……，ｂ，ｆ）とすることで、ユーザ領域とＥＣＣ領域
とに同時にチェッカーデータの書込みを実施している。
は、出力Ｏ０〜Ｏ５の値は全てハイレベルであり、ビッ
トパタン例２では出力Ｏ０〜Ｏ５の値は全てロウレベル
となっている。この２つの事例で、更に、図３に示すよ
うなビットマップアドレス構成（０，４，１，５，２，
……，ｂ，ｆ）とすることで、ユーザ領域とＥＣＣ領域
とに同時にチェッカーデータの書込みを実施している。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
ＲＯＭセルのビット干渉チェック時にＥＣＣコード生成
論理の項数を、従来の偶数項である１４項から、奇数項
の１５項とし、ビットマップのアドレス配置を変更する
ことで、ユーザ領域とＥＣＣ領域とに同時にチェッカー
データを書込むことができ、テスト時間を特段に短縮す
るというに効果を奏する。
ＲＯＭセルのビット干渉チェック時にＥＣＣコード生成
論理の項数を、従来の偶数項である１４項から、奇数項
の１５項とし、ビットマップのアドレス配置を変更する
ことで、ユーザ領域とＥＣＣ領域とに同時にチェッカー
データを書込むことができ、テスト時間を特段に短縮す
るというに効果を奏する。
【００２４】また、本発明によれば、同時に書込むこと
により、ＥＣＣ６ビット中１ビットの不良ビットが存在
する場合でも、不良品と判定するという誤判定がなくな
る。
により、ＥＣＣ６ビット中１ビットの不良ビットが存在
する場合でも、不良品と判定するという誤判定がなくな
る。
【００２５】本発明の効果として、例えば１アドレスあ
たり１０μｓの書込み時間を要する場合、容量５１２Ｋ
バイト時の１領域の書込み時間は従来例では５．１２秒
必要であるが、本発明では半分の２．５６秒で良い事に
なる。
たり１０μｓの書込み時間を要する場合、容量５１２Ｋ
バイト時の１領域の書込み時間は従来例では５．１２秒
必要であるが、本発明では半分の２．５６秒で良い事に
なる。
【図１】本発明の一実施例のＥＣＣ生成回路論理の回路
構成を示す図である。
構成を示す図である。
【図２】本発明の一実施例における訂正コード生成例を
示す図である。
示す図である。
【図３】本発明の一実施例におけるビットセル配置を模
式的に示す図である。
式的に示す図である。
【図４】従来のＥＣＣ生成回路論理の回路構成を示す図
である。
である。
【図５】従来の訂正コード生成例を示す図である。
【図６】従来のビットセル配置を模式的に示す図であ
る。
る。
Claims (4)
- 【請求項１】記憶データの誤りを訂正する誤り訂正回路
を有する半導体記憶回路において、誤り訂正コード生成
論理を奇数項とし、前記半導体記憶回路のユーザ領域と
誤り訂正コード領域とにテストデータを書込むように構
成されてなることを特徴とする半導体記憶回路。 - 【請求項２】前記誤り訂正コード生成論理が、３２ビッ
トデータの１ビット補正を行う１５項である、ことを特
徴とする請求項１記載の半導体記憶回路。 - 【請求項３】前記半導体記憶回路のユーザ領域と誤り訂
正コード領域とにテストデータであるビット干渉用チェ
ッカーデータを同時に書込むアドレス配置とする、こと
を特徴とする請求項１記載の半導体記憶回路。 - 【請求項４】誤り訂正コードを奇数項で生成する誤り訂
正コード生成論理回路を備え、ユーザセル領域と誤り訂
正コードセルとにビット干渉チェック用のチェックデー
タを同時に書き込み可能とするアドレス配置としたこと
を特徴とする半導体記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32304098A JPH11242899A (ja) | 1997-11-14 | 1998-11-13 | 半導体記憶回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33109597 | 1997-11-14 | ||
| JP9-331095 | 1997-11-14 | ||
| JP32304098A JPH11242899A (ja) | 1997-11-14 | 1998-11-13 | 半導体記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11242899A true JPH11242899A (ja) | 1999-09-07 |
Family
ID=26571032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32304098A Pending JPH11242899A (ja) | 1997-11-14 | 1998-11-13 | 半導体記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11242899A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001167596A (ja) * | 1999-12-09 | 2001-06-22 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2006202457A (ja) * | 2004-12-20 | 2006-08-03 | Fujitsu Ltd | 半導体メモリ |
| JP2010198657A (ja) * | 2009-02-23 | 2010-09-09 | Oki Semiconductor Co Ltd | メモリ装置 |
| WO2014109107A1 (ja) * | 2013-01-09 | 2014-07-17 | セイコーインスツル株式会社 | 不揮発性半導体記憶装置及びそのテスト方法 |
| US9013921B2 (en) | 2012-12-06 | 2015-04-21 | Samsung Electronics Co., Ltd. | Semiconductor memory device |
| US9362007B2 (en) | 2013-06-20 | 2016-06-07 | Samsung Electronics Co., Ltd. | Semiconductor memory device |
| US9424953B2 (en) | 2013-06-20 | 2016-08-23 | Samsung Electronics Co., Ltd. | Semiconductor memory device including repair circuit |
| US9646718B2 (en) | 2014-08-01 | 2017-05-09 | Samsung Electronics Co., Ltd. | Semiconductor memory device having selective ECC function |
-
1998
- 1998-11-13 JP JP32304098A patent/JPH11242899A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001167596A (ja) * | 1999-12-09 | 2001-06-22 | Toshiba Corp | 不揮発性半導体記憶装置 |
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| WO2014109107A1 (ja) * | 2013-01-09 | 2014-07-17 | セイコーインスツル株式会社 | 不揮発性半導体記憶装置及びそのテスト方法 |
| US9875154B2 (en) | 2013-01-09 | 2018-01-23 | Sii Semiconductor Corporation | Non-volatile semiconductor storage device and method of testing the same |
| US9362007B2 (en) | 2013-06-20 | 2016-06-07 | Samsung Electronics Co., Ltd. | Semiconductor memory device |
| US9424953B2 (en) | 2013-06-20 | 2016-08-23 | Samsung Electronics Co., Ltd. | Semiconductor memory device including repair circuit |
| US9646718B2 (en) | 2014-08-01 | 2017-05-09 | Samsung Electronics Co., Ltd. | Semiconductor memory device having selective ECC function |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000523 |