JPH11243143A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【構成】 半導体基板１２の表面に素子分離領域２６と
抵抗素子２８とを有する。素子分離領域２６および抵抗
素子２８はそれぞれ基板１２の表面に形成されたトレン
チ２０，２２を有する。トレンチ内表面には酸化膜２０
ａ，２２ａが形成される。酸化膜が形成されたトレンチ
内部にはノンドープ多結晶シリコン２４が埋め込まれ
る。 【効果】 電気的特性の安定した抵抗素子を素子分離領
域と共に基板表面に形成できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体装置の製造方法
に関し、特に、半導体基板に素子分離領域および抵抗素
子を形成する半導体装置の製造方法に関する。

【０００２】

【従来の技術】半導体基板に抵抗素子を形成する方法と
して、基板表面に不純物を導入することにより抵抗体と
しての領域を形成する、いわゆる拡散抵抗が古くから知
られている。拡散抵抗は、基板に形成する回路に必要な
抵抗を、基板と異なる導電型の不純物を導入することに
より簡易に形成でき、半導体技術の基本として利用され
てきた。しかし、拡散抵抗は、基板の接合内に素子が設
けられるため、基板電位に対し直接に影響を受けると共
に、さらに温度に対しても依存性が大きい。

【０００３】このため、ＩＣ回路中に形成する抵抗体
は、現在では、多結晶シリコンを用いた抵抗素子が広く
利用されている。多結晶シリコンを用いて抵抗素子を形
成する場合、たとえば、基板表面に多結晶シリコン膜を
堆積形成し、この多結晶シリコン膜上に（ＳｉＯ₂ ）酸
化膜を堆積形成し、この酸化膜をフォトリソ法により所
要の形状にパターニングし、パターニングした酸化膜を
マスクにして、不純物を、必要に応じて、多結晶シリコ
ン中に導入する。このように不純物導入を行った多結晶
シリコンをフォトリソ法により所要の形状にエッチング
して必要な抵抗値（または抵抗率）の抵抗素子を基板上
に形成している。このように形成した多結晶シリコン抵
抗素子は、配線等の他の素子と共に層間絶縁膜または表
面保護膜により絶縁状態に被覆される。

【０００４】

【発明が解決しようとする課題】しかし、このように形
成した多結晶シリコンからなる抵抗素子は、基板の表面
上に設けられるため、その後のプロセスで、別の絶縁膜
や配線等が積層形成された場合、製造工程中に生じる温
度変化等に起因して、多結晶シリコンの外部および／ま
たは内部に生じた応力作用により変形や歪みを受ける。
その結果、形成した多結晶シリコンに抵抗特性（抵抗
値、抵抗率等）上の変化が生じる問題がある。

【０００５】とりわけ、近年の、ＩＣ等の高集積化およ
び微細化の進展に伴って、半導体装置の回路素子の微細
化や配線等の多層化が進むにしたがい、基板とその表面
側の積層レベル間に生じる応力もより顕在化しており、
上述したような、多結晶シリコン抵抗素子における抵抗
特性変化もより際だった問題になっている。他方、素子
の微細化に伴い、基板を表面領域のみでなく、深さ方向
に利用する発想から、基板内面方向に形成したトレンチ
を利用して、素子を形成するトレンチ技術が大きく発展
し、素子分離技術に関しても、ＳＴＩ（シャロウ・トレ
ンチ・アイソレーション）技術が実用されるに至ってい
る。

【０００６】それゆえに、この発明の目的は、半導体基
板の表面に素子分離領域と共に安定した電気的特性の抵
抗素子を簡易な方法で形成することにある。

【０００７】

【課題を解決するための手段】この発明は、半導体基板
の表面に素子分離領域と抵抗素子とを有する半導体装置
であって、素子分離領域および素子分離領域は、それぞ
れ、基板の表面に形成されたトレンチと、トレンチ内表
面に形成された酸化膜と、酸化膜が形成されたトレンチ
内部に埋め込まれた多結晶シリコンとを含む、半導体装
置である。

【０００８】また、この発明は、半導体基板表面に素子
分離領域と抵抗素子とを形成する半導体装置の製造方法
であって、(a) 基板の表面に複数のトレンチをエッチン
グにより形成し、(b) 形成したトレンチの内表面に酸化
膜を形成し、(c) ついで、トレンチの内部を多結晶シリ
コンで埋め込むことにより素子分離領域と抵抗素子とを
形成する、半導体装置の製造方法である。

【０００９】

【作用】多結晶シリコンからなる抵抗素子を基板外部に
ではなく、基板表面内に素子分離領域と共に設けるの
で、配線等をマルチレベルに積層するような構造であっ
ても、加熱処理等に起因する外部応力の影響を受けるお
それがない。そのため、抵抗素子は外部応力による応力
変形や歪みの影響を受けない安定した電気的特性（抵抗
率、抵抗値）を維持できる。抵抗素子は、多結晶シリコ
ンで形成されるため、拡散抵抗に比較して、温度依存性
や電圧依存性が小さく、抵抗機能としての信頼性は高
い。抵抗素子の抵抗値は、ノンドープ多結晶シリコンを
使用した場合は、素子サイズ（幅寸法、深さ寸法、長
さ）により決定できる。多結晶シリコンに不純物をドー
プする場合には、上記サイズに加え、不純物の種類、導
入量、熱処理等に応じて抵抗値を調整することができ
る。このような不純物ドーピングは、他の素子の要素の
形成（例えば、ゲート電極ドーピング、チャネルドーピ
ング等）と共通工程で実施することができる。

【００１０】

【発明の効果】単一基板内に抵抗素子と素子分離領域と
を同時形成でき、工程が簡素化する。抵抗素子は、基板
内に設けられながらも、酸化膜（ＳｉＯ₂ ）により周囲
が画定されるので、外部からは電気的に絶縁されてい
る。したがって、拡散抵抗におけるような基板側電位に
よる電気的特性に影響を受けず、かつ、基板表面の内部
側に位置するので、他の要素（配線、絶縁膜）からの熱
応力、熱歪み等、を受けるおそれがない。また、素子分
離領域および抵抗素子ともに異方性エッチング工程を介
して形成する場合でも、それらの要素と基板との界面
を、たとえば、熱酸化膜を形成することによりコーナー
角部にＲ部が付与され角部での電界集中のおそれを軽減
できる。

【００１１】この発明の上述の目的，その他の目的，特
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。

【００１２】

【実施例】この発明の半導体装置の製造方法の一実施例
を図１に示す工程にしたがって説明する。まず、図１
（Ａ）に示すように、例えばシリコンからなる半導体基
板１２を準備し、この基板上にＳｉＯ₂ からなる酸化膜
１４を熱酸化により形成する。ついで、この酸化膜１４
の表面にＳｉ₃ Ｎ₄ からなる窒化膜１６をＣＶＤ法によ
り堆積形成する。工程中に生じる熱応力を緩和するため
に、ＳｉＯ₂ 酸化膜１４を窒化膜１６と基板表面との間
に介在させて設ける。また、窒化膜１６は、工程で使用
するフォトレジストによる汚染に対するバリヤとして機
能する。

【００１３】このように形成したレジスト層１８をマス
クにして、窒化膜１６および酸化膜１４にフォトリソ法
によりパターニングを施し、ついでフォトレジスト層１
８を除去後、パターニングされた酸化膜１４および窒化
膜１６をマスクにして反応性イオンエッチング（ＲＩ
Ｅ）法により、基板表面に異方性エッチングを施して、
トレンチ２０および２２を形成する（図１（Ｂ））。こ
こで、トレンチ２０および２２はそれぞれ素子分離領域
および抵抗素子を形成するために設けられるものであ
る。ここで使用する異方性エッチングは、上記のＲＩＥ
法にかえて、反応性イオンビームエッチング（ＲＩＢ
Ｅ）等の他のエッチング法を適用することも可能であ
る。

【００１４】トレンチ２０、２２を基板１２に形成した
ら、図１（Ｃ）に示すように、酸化膜１４および窒化膜
をマスクにして、トレンチ２０、２２のそれぞれの内
壁、即ちそれぞれのトレンチの側壁および底面、に熱酸
化膜２０ａ，２２ａを熱成長させる。このとき、基板表
面の酸化膜１４および窒化膜１６がマスクとなり、トレ
ンチの内壁が選択的に酸化される。これらの酸化膜２０
ａ，２２ａは、熱酸化によるほか、ＴＥＯＳ法や他の酸
化膜形成技術も適用し得るが、その場合は、形成される
酸化膜の絶縁耐圧特性やステップカバレッジには十分な
注意を払うべきである。上述のような熱酸化膜を形成し
た後、窒化膜１８は剥離除去する。

【００１５】ついで、図１（Ｄ）に示すように、ノンド
ープ多結晶シリコン層２４を、熱酸化膜２０ａ、２２ａ
を含む基板表面の全面に減圧ＣＶＤ（ＬＰ−ＣＶＤ）プ
ロセスにより堆積形成する。このときの反応温度は概略
６００−６５０℃の範囲内に設定される。即ち、６００
℃以下の温度では反応速度が遅く実用的でなく、他方、
６５０℃以上になると膜表面が荒れ密着性に劣ることに
なるからである。

【００１６】このように多結晶シリコン層２４を形成し
たら、基板表面を覆う多結晶シリコン層２４にＣＭＰ法
（化学機械研磨法）を施して平坦化する（図１
（Ｅ））。ここで、このＣＭＰ法は、研磨粒子を懸濁状
に含有させたスラリを用いて化学機械的に行う研磨処理
をいい、半導体ウエハの表面平坦化の手段として利用さ
れる。多結晶シリコン層２４にこのようなＣＭＰプロセ
スを施すことにより、ほぼ基板表面で平坦化されたノン
ドープ多結晶シリコンにより埋められたトレンチ領域２
６、２８が得られる。

【００１７】形成されたトレンチ領域２６、２８は、そ
れぞれ、図１（Ｅ）に示されるように、シリコン基板１
２の表面に熱酸化膜２０ａ、２２ａを介して、基板表面
と概略同一画をなすように画定されている。トレンチ領
域２６、２８は、それぞれ、必要に応じて、表面に酸化
膜（ＳｉＯ₂ ）等が形成されて、素子分離領域および抵
抗素子として利用される。即ち、この実施例の素子分離
領域２６および抵抗素子２８は、後述する図２（Ｃ）に
示す、平面概略図の要部断面を示している。

【００１８】素子分離領域２６の絶縁分離特性（絶縁耐
圧等）は、幅寸法（図１中左右方向）、深さ寸法、熱酸
化膜の厚さ等に依存するが、具体的には、個別の回路パ
ターン設計の段階で、配置する素子の種類やサイズ、集
積密度等に応じて決定される。また、上記の実施例で
は、抵抗素子を熱酸化膜により周囲が画定されたノンド
ープ多結晶シリコンで形成したが、たとえば、Ｐ＋イオ
ン等の不純物を導入した多結晶シリコンを使用して形成
することもできる。このような不純物の導入はイオン注
入により容易に実施可能である。形成される抵抗素子の
抵抗値は多結晶シリコン部分のサイズ（幅、深さ、長
さ）により決まり、不純物を導入する場合には、さら
に、不純物の種類や導入量や熱処理も決定要因になる。

【００１９】図２に、上述の実施例により形成される素
子分離領域および抵抗素子の形状を示す。図２（Ａ）
は、図１（Ｂ）のトレンチ２６，２８を異方性エッチン
グ（例えばＲＩＥ法）により形成した場合に得られる素
子分離領域（または抵抗素子）の断面概略を示す。この
図の場合は、乾式エッチングによるため、素子寸法や集
積度合いにより微細加工を要するような場合に特に有利
である。トレンチ底部のコーナー部Ｃ１が角状である
が、熱酸化膜形成によりコーナー部には僅かなＲ部が付
与されるので、電界集中の可能性は緩和される。

【００２０】図２（Ｂ）は、トレンチ２６，２８を等方
性エッチング（例えば湿式エッチング法）により形成し
た場合に得られる素子分離領域（または抵抗素子）の断
面概略を示す。この場合は、トレンチ底部のコーナーＣ
２に比較的大きなＲ部が付与されるので電界集中の可能
性は大幅に低減される。図２（Ｃ）は、図１の工程にし
たがい基板に形成された素子分離領域（左側）および抵
抗素子（右側）の平面形状を示す。抵抗素子は、両端に
コンタクト領域が形成され、ここを介して、例えば、ア
ルミ等の配線用導体と（多結晶シリコンとの間）のオー
ミックな接合が形成される。抵抗素子は、前述したよう
に、サイズおよび形状により抵抗値が定まる。より大き
な抵抗値を得るには、例えば、抵抗領域を折り返しまた
は折り曲げ直線状に延びるように形成する。こうするこ
とにより、素子の配置効率を高めることができる。

【００２１】つぎに、この発明の製造方法をＣＭＯＳ構
造に適用した例を、図３を参照しながら説明する。即
ち、一導電型、たとえばＰ型、のシリコン基板３２の一
表面領域に他導電型、すなわちＮ型、のウエル３４が形
成されている。このウエル３４の表面にはＰ型ＭＯＳＦ
ＥＴ４２が形成されている。即ち、ＦＥＴ４２はウエル
３４上に酸化膜を介して設けられた多結晶シリコンから
なるゲート電極４２Ｇと、ウエル３４表面のゲート電極
４２Ｇ両側に形成されたＰ型拡散領域からなるソースお
よびドレイン領域４２Ｓ、４２Ｄとを有している。他
方、ウエルが形成されていない基板の一表面にはＮ型Ｍ
ＯＳＦＥＴ４４が形成されている。即ち、ＦＥＴ４４は
基板３２上に酸化膜を介して設けられた多結晶シリコン
からなるゲート電極４４Ｇと、基板表面のゲート電極４
４Ｇ両側に形成されたＮ型拡散領域からなるソースおよ
びドレイン領域４２Ｓ、４４Ｄとを有している。ここ
で、これらのＭＯＳＦＥＴは、基板−ウエル間をまたい
で形成した、この発明による素子分離領域３６により相
互に絶縁分離されている。

【００２２】他方、Ｎ型ＦＥＴ４４のＦＥＴ４２と反対
側に隣接する基板領域には、抵抗素子３８が形成されて
いる。抵抗素子３８とＦＥＴ４４は、やはりこの発明に
よる素子分離領域４６により分離されている。これらの
素子分離領域３６，４６は、図１で説明した領域２６と
同様に構成されており、また抵抗素子３８は図１の抵抗
素子２８と同様に構成されている。これらのＦＥＴ４
２，４４および抵抗素子３８は図示しない配線により相
互に接続されて一定機能の回路、たとえばインバータ、
を構成する。なお、図３中の４８，５０で示したＰ型領
域は、必要に応じて設けられる、チャネルストップ領域
である。

【００２３】図３に示した、素子分離領域および抵抗素
子を有するＭＯＳ構造は、以下の工程にしたがって形成
できる。すなわち、図４（Ａ）に示すように、表面側に
従来技術によりＮ型ウエル３４が形成されたシリコン基
板３２を準備し、この基板の表面に図１の実施例にした
がってトレンチ３６ａ，３８ａ，４６ａをそれぞれ形成
する（図４（Ｂ））。ついで、図３のチャネルストップ
４８、５０に相当する基板領域、即ちトレンチ３６ａ，
４６ａの一部、にマスクを使用しない集束イオンビーム
注入法によりチャネルストップ用のホウ素（Ｂ）イオン
を注入する。このイオン注入は、図４（Ｂ）のトレンチ
形成前の段階でマスクを用いた通常のイオン注入法によ
り実施してもよいが、その場合にはトレンチのエッチン
グ量を考慮して、より大きな注入エネルギを選択する必
要がある。次いで、形成したトレンチ３６ａ，３８ａ，
４６ａの内表面に熱酸化膜を形成後、トレンチを含む基
板表面全面に多結晶シリコン層をノンドープで形成し、
ついでトレンチ内を除いた部分の多結晶シリコン層を前
述したＣＭＰ法により研磨除去する。

【００２４】ＣＰＭ研磨により平坦化した多結晶シリコ
ン領域を含む基板表面に酸化膜（ＳｉＯ₂ ）を形成する
ことにより素子分離領域３６，４６および抵抗素子３８
が設けられる。ついで、多結晶シリコンを用いてＦＥＴ
用のゲート電極４２Ｇ、４４Ｇをウエル３４および基板
３２の酸化膜を介した表面上にパターン形成する（図４
（Ｃ））。ついで、通常のＣＭＯＳ工程同様に、ゲート
電極４２Ｇ、４４Ｇをマスクにして、Ｐ型不純物（Ｂイ
オン）およびＮ型不純物（Ａｓイオン）を注入しおよび
熱処理を行ってＦＥＴ４２、４４のソースおよびドレイ
ン領域４２Ｓ、４２Ｄおよび４４Ｓ、４４Ｄを形成する
（図４（Ｄ））。ついで、Ａｌ等の導体による必要な配
線、層間絶縁膜、表面保護膜等の形成処理をＭＯＳ技術
にしたがい設けることにより、この発明の素子分離領域
および抵抗素子を備えたＭＯＳ型半導体装置が得られ
る。

【００２５】なお、このようにして形成された抵抗素子
３８は、基板との界面および上面に形成された酸化膜
（ＳｉＯ₂ ）内に堆積されたノンドープ多結晶シリコン
からなるが、その抵抗値は、前述のように、素子の形状
の他に、導入ドーパントの種類、導入量によっても調整
可能であることはいうまでもない。たとえば、図４の実
施例で、説明は省略したが、多結晶シリコンゲートへの
不純物注入やチャネルドーピング等の注入時に抵抗素子
多結晶ポリシリコン中へ注入することも可能である。

【図面の簡単な説明】

【図１】この発明の一実施例にしたがった製造方法の主
要な工程を示す要部断面図である。

【図２】図１の実施例にしたがって形成された素子分離
領域および抵抗素子の概略図である。

【図３】この発明の製造方法を適用したＭＯＳ構造の半
導体装置の要部断面図である。

【図４】図３の半導体装置の主要な工程を示す要部断面
図である。

【符号の説明】

１２ …半導体基板 １４ …ＳｉＯ₂ 酸化膜 １６ …Ｓｉ₃ Ｎ₄ 窒化膜 １８ …フォトレジスト ２０，２２ …トレンチ ２０ａ，２２ａ …熱酸化膜 ２６ …素子分離領域 ２８ …抵抗素子 ３４ …ウエル ３６，４６ …素子分離領域 ３８ …抵抗素子 ４２ …Ｐ型ＦＥＴ ４４ …Ｎ型ＦＥＴ

Claims (4)

【特許請求の範囲】
1. 【請求項１】半導体基板の表面に素子分離領域と抵抗素
   子とを有する半導体装置であって、前記素子分離領域お
   よび前記素子分離領域は、それぞれ、前記基板の表面に
   形成されたトレンチと、前記トレンチ内表面に形成され
   た酸化膜と、前記酸化膜が形成されたトレンチ内部に埋
   め込まれた多結晶シリコンとを含む、半導体装置。
2. 【請求項２】前記多結晶シリコンはノンドープ多結晶シ
   リコンである、請求項１記載の半導体装置。
3. 【請求項３】半導体基板表面に素子分離領域と抵抗素子
   とを形成する半導体装置の製造方法であって、 (a) 前記基板の表面に複数のトレンチをエッチングによ
   り形成し、 (b) 形成したトレンチの内表面に酸化膜を形成し、 (c) ついで、トレンチの内部を多結晶シリコンで埋め込
   むことにより素子分離領域と抵抗素子とを形成する、半
   導体装置の製造方法。
4. 【請求項４】前記ステップ(b) では前記酸化膜を熱酸化
   により形成し、前記ステップ(c) ではノンドープ多結晶
   シリコンを埋め込む、請求項３記載の半導体装置の製造
   方法。