JPH11243175A - 複合半導体装置 - Google Patents
複合半導体装置Info
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- JPH11243175A JPH11243175A JP10044078A JP4407898A JPH11243175A JP H11243175 A JPH11243175 A JP H11243175A JP 10044078 A JP10044078 A JP 10044078A JP 4407898 A JP4407898 A JP 4407898A JP H11243175 A JPH11243175 A JP H11243175A
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- semiconductor device
- package
- small
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- composite semiconductor
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
- H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】
【課題】 高い実装密度を実現できる複合半導体装置を
製造する。 【解決手段】 大型の半導体装置11のパッケージの下面
に凹部12を形成し、同凹部12に小型の電子部品43を挿入
・固着して、一体の複合半導体装置A1を構成する。
製造する。 【解決手段】 大型の半導体装置11のパッケージの下面
に凹部12を形成し、同凹部12に小型の電子部品43を挿入
・固着して、一体の複合半導体装置A1を構成する。
Description
【０００１】
【発明の属する技術分野】本発明は高密度実装可能な複
合半導体装置に関する。
合半導体装置に関する。
【０００２】
【従来の技術】従来、半導体装置は、チップを一個づつ
パッケージしており、そのため、実装密度に限界があっ
た。
パッケージしており、そのため、実装密度に限界があっ
た。
【０００３】そこで、実装密度を高めるために、半導体
素子としての機能を有する複数のチップを単一のパッケ
ージに収納して、１パッケージ当たりの機能を高めて、
実装密度の向上をはかった半導体装置があり、かかるパ
ッケージでは、内部のチップは略同一平面上に併置した
状態で配置されている。
素子としての機能を有する複数のチップを単一のパッケ
ージに収納して、１パッケージ当たりの機能を高めて、
実装密度の向上をはかった半導体装置があり、かかるパ
ッケージでは、内部のチップは略同一平面上に併置した
状態で配置されている。
【０００４】
【発明が解決しようとする課題】ところが、上述した複
数の半導体素子を収納したパッケージでは、パッケージ
内部の半導体素子が平面的に配置されているため、機能
の大きさに対する上記パッケージの平面積が大きくなっ
て実装に要する面積が大きくなり、実装密度を充分に高
めることができなかった。
数の半導体素子を収納したパッケージでは、パッケージ
内部の半導体素子が平面的に配置されているため、機能
の大きさに対する上記パッケージの平面積が大きくなっ
て実装に要する面積が大きくなり、実装密度を充分に高
めることができなかった。
【０００５】
【課題を解決するための手段】そこで、本発明では、大
型の半導体装置のパッケージの下面に凹部を形成し、同
凹部に小型の電子部品を挿入・固着して一体に構成した
ことを特徴とする複合半導体装置を提供せんとするもの
である。
型の半導体装置のパッケージの下面に凹部を形成し、同
凹部に小型の電子部品を挿入・固着して一体に構成した
ことを特徴とする複合半導体装置を提供せんとするもの
である。
【０００６】また、次のような特徴を併せ有するもので
ある。
ある。
【０００７】大型の半導体装置のパッケージの下面に凹
部を形成し、同凹部に小型の半導体装置を挿入・固着し
て一体に構成したこと。
部を形成し、同凹部に小型の半導体装置を挿入・固着し
て一体に構成したこと。
【０００８】
【発明の実施の形態】大型の半導体装置の下面に凹部を
形成し、同凹部に小型の半導体装置や、抵抗器等半導体
装置以外の電子部品を収納・固着して、一体の複合半導
体装置を形成することにより、複合半導体装置の機能の
大きさに対する実装基板上に占める面積の割合を小さく
して、実装密度を高めるようにしている。
形成し、同凹部に小型の半導体装置や、抵抗器等半導体
装置以外の電子部品を収納・固着して、一体の複合半導
体装置を形成することにより、複合半導体装置の機能の
大きさに対する実装基板上に占める面積の割合を小さく
して、実装密度を高めるようにしている。
【０００９】
【実施例】本発明の実施例について図面を参照して説明
する。
する。
【００１０】図１は、本発明に係る複合半導体装置A1の
第１実施例を示しており、この実施例では、同複合半導
体装置A1は、ＱＦＰパッケージ（クヮッド フラット
パッケージ）の大型の半導体装置11と、上記大型の半導
体装置11の下方に配置した小型の半導体装置13とで構成
されている。
第１実施例を示しており、この実施例では、同複合半導
体装置A1は、ＱＦＰパッケージ（クヮッド フラット
パッケージ）の大型の半導体装置11と、上記大型の半導
体装置11の下方に配置した小型の半導体装置13とで構成
されている。
【００１１】大型の半導体装置11と小型の半導体装置13
とは、大きさが異なるだけでほぼ同一構成であるが、そ
れぞれ別個に製造されており、半導体装置としての機能
を有するチップt1,t2 を、それぞれ、ボンデイングワイ
ヤｂを介してリード14,15 に接続し、これらの外周をそ
れぞれ合成樹脂ｒでモールドしてＱＦＰパッケージを形
成している。
とは、大きさが異なるだけでほぼ同一構成であるが、そ
れぞれ別個に製造されており、半導体装置としての機能
を有するチップt1,t2 を、それぞれ、ボンデイングワイ
ヤｂを介してリード14,15 に接続し、これらの外周をそ
れぞれ合成樹脂ｒでモールドしてＱＦＰパッケージを形
成している。
【００１２】そして、大型の半導体装置11の下面に、下
方から見て略正方形又は略矩形状の凹部12を形成し、同
凹部12にＱＦＰパッケージの小型の半導体装置13を挿入
し、大型の半導体装置11と小型の半導体装置13を固着し
て、一体の複合半導体装置A1を形成している。
方から見て略正方形又は略矩形状の凹部12を形成し、同
凹部12にＱＦＰパッケージの小型の半導体装置13を挿入
し、大型の半導体装置11と小型の半導体装置13を固着し
て、一体の複合半導体装置A1を形成している。
【００１３】上述した大型の半導体装置11と小型の半導
体装置13との固着には、接着等の手段があり、要は、上
記固着時に半導体装置11と小型の半導体装置13とに歪み
が生ずるような外力が作用せず、実装時のハンダ付けの
際の温度に耐え得る耐熱性を有する固着手段であれば良
い。
体装置13との固着には、接着等の手段があり、要は、上
記固着時に半導体装置11と小型の半導体装置13とに歪み
が生ずるような外力が作用せず、実装時のハンダ付けの
際の温度に耐え得る耐熱性を有する固着手段であれば良
い。
【００１４】上記のように、大型の半導体装置11の下方
に小型の半導体装置13が位置していることから、各パッ
ケージ内のチップt1,t2 は上下に配置されていることに
なり、更に、大型の半導体装置11のリード14の内側に小
型の半導体装置13のリード15が位置していることにな
る。
に小型の半導体装置13が位置していることから、各パッ
ケージ内のチップt1,t2 は上下に配置されていることに
なり、更に、大型の半導体装置11のリード14の内側に小
型の半導体装置13のリード15が位置していることにな
る。
【００１５】したがって、複数の半導体装置を平面的に
配置したものに対してはもちろん、複数のチップを平面
的に配置して単一のパッケージに収納したものに比べ
て、機能に対する複合半導体装置A1の占有面積が小さく
て済み、プリント基板等への実装密度を高めることがで
きる。
配置したものに対してはもちろん、複数のチップを平面
的に配置して単一のパッケージに収納したものに比べ
て、機能に対する複合半導体装置A1の占有面積が小さく
て済み、プリント基板等への実装密度を高めることがで
きる。
【００１６】また、複合半導体装置A1を外部の回路に接
続する端子としての大型の半導体装置11のリード14の下
端と、小型の半導体装置13のリード15の下端とを、それ
ぞれ、略同一平面上に配置して、プリント基板等への実
装作業を容易にしている。
続する端子としての大型の半導体装置11のリード14の下
端と、小型の半導体装置13のリード15の下端とを、それ
ぞれ、略同一平面上に配置して、プリント基板等への実
装作業を容易にしている。
【００１７】図２は、第２実施例の複合半導体装置A2を
示しており、この実施例では、ＱＦＰパッケージの大型
の半導体装置21の下面に、下方から見て略正方形又は略
矩形状の凹部22を複数形成し、各凹部22にＱＦＰパッケ
ージの小型の半導体装置23,23 を挿入し、前記と同様に
接着等の手段で固着して、一体の複合半導体装置A2を形
成しており、大型の半導体装置21の下方に複数の小型の
半導体装置23が位置していることから、各パッケージ内
のチップは上下に配置されていることになり、機能に対
するの複合半導体装置A2占有面積が小さくて済み、プリ
ント基板等への実装密度を高めることができる。
示しており、この実施例では、ＱＦＰパッケージの大型
の半導体装置21の下面に、下方から見て略正方形又は略
矩形状の凹部22を複数形成し、各凹部22にＱＦＰパッケ
ージの小型の半導体装置23,23 を挿入し、前記と同様に
接着等の手段で固着して、一体の複合半導体装置A2を形
成しており、大型の半導体装置21の下方に複数の小型の
半導体装置23が位置していることから、各パッケージ内
のチップは上下に配置されていることになり、機能に対
するの複合半導体装置A2占有面積が小さくて済み、プリ
ント基板等への実装密度を高めることができる。
【００１８】更に、大型の半導体装置21の端子24の下端
と、小型の半導体装置23のリード25の下端とを、それぞ
れ、略同一平面上に位置させて、プリント基板等に容易
に実装できるようにしている。
と、小型の半導体装置23のリード25の下端とを、それぞ
れ、略同一平面上に位置させて、プリント基板等に容易
に実装できるようにしている。
【００１９】図３は、第３実施例の複合半導体装置A3を
示しており、この実施例では、ＰＬＣＣパッケージ（プ
ラスチック リードレス チップ キャリア パッケー
ジ）の大型の半導体装置31の下面に、下方から見て略正
方形又は略矩形状の凹部32を形成し、同凹部32にＢＧＡ
パッケージ（ボール グリッド アレイ パッケージ）
の小型の半導体装置33を挿入し、接着等の手段で固着し
て、一体の複合半導体装置A3を形成している。
示しており、この実施例では、ＰＬＣＣパッケージ（プ
ラスチック リードレス チップ キャリア パッケー
ジ）の大型の半導体装置31の下面に、下方から見て略正
方形又は略矩形状の凹部32を形成し、同凹部32にＢＧＡ
パッケージ（ボール グリッド アレイ パッケージ）
の小型の半導体装置33を挿入し、接着等の手段で固着し
て、一体の複合半導体装置A3を形成している。
【００２０】したがって、大型の半導体装置31のチップ
と小型の半導体装置33のチップとを上下に配置している
ことになり、機能に対する複合半導体装置A3の占有面積
が小さくて済み、プリント基板等への実装密度を高める
ことができる。
と小型の半導体装置33のチップとを上下に配置している
ことになり、機能に対する複合半導体装置A3の占有面積
が小さくて済み、プリント基板等への実装密度を高める
ことができる。
【００２１】更に、大型の半導体装置31の端子34の下端
と、小型の半導体装置33のボール35の下端とを、それぞ
れ、略同一平面上に位置させて、プリント基板等に容易
に実装できるようにしている。
と、小型の半導体装置33のボール35の下端とを、それぞ
れ、略同一平面上に位置させて、プリント基板等に容易
に実装できるようにしている。
【００２２】図４は、第４実施例の複合半導体装置A4を
示しており、この実施例では、ＱＦＰパッケージの半導
体装置41の下面に下方から見て略正方形又は略矩形状の
凹部42を形成し、同凹部42にチップ型抵抗器やコンデン
サ等、半導体装置以外の電子部品43を挿入し、接着等の
手段で固着して、一体の複合半導体装置A4を形成してい
る。
示しており、この実施例では、ＱＦＰパッケージの半導
体装置41の下面に下方から見て略正方形又は略矩形状の
凹部42を形成し、同凹部42にチップ型抵抗器やコンデン
サ等、半導体装置以外の電子部品43を挿入し、接着等の
手段で固着して、一体の複合半導体装置A4を形成してい
る。
【００２３】上記のように、半導体装置41のチップと、
電子部品43とを上下に配置しているので、機能に対する
複合半導体装置A4の占有面積が小さくて済み、プリント
基板等への実装密度を高めることができる。
電子部品43とを上下に配置しているので、機能に対する
複合半導体装置A4の占有面積が小さくて済み、プリント
基板等への実装密度を高めることができる。
【００２４】なお、図４において、電子部品43のリード
45を、プリント基板等のスルーホール等を挿通して裏面
のランドに導通させるために、半導体装置41の端子45よ
りも下方に延出させているが、同電子部品43のリード45
との下端を、半導体装置41の端子45と略同一平面上に位
置させて、プリント基板等に容易に実装できるようにす
ることもできる。
45を、プリント基板等のスルーホール等を挿通して裏面
のランドに導通させるために、半導体装置41の端子45よ
りも下方に延出させているが、同電子部品43のリード45
との下端を、半導体装置41の端子45と略同一平面上に位
置させて、プリント基板等に容易に実装できるようにす
ることもできる。
【００２５】また、図１〜図４で示した以外の半導体装
置若しくは電子部品等との組み合わせも可能であり、要
は、大型の半導体装置の下面に凹部を形成し、同凹部に
小型の半導体装置又は半導体装置以外の電子部品を挿入
・固着することで、実装密度を高めることができ、更
に、これらの端子の下端を同一平面上に位置させること
で、プリント基板等への実装作業を容易にすることがで
きる。
置若しくは電子部品等との組み合わせも可能であり、要
は、大型の半導体装置の下面に凹部を形成し、同凹部に
小型の半導体装置又は半導体装置以外の電子部品を挿入
・固着することで、実装密度を高めることができ、更
に、これらの端子の下端を同一平面上に位置させること
で、プリント基板等への実装作業を容易にすることがで
きる。
【００２６】更に、前述した複合半導体装置A1,A2,A2,A
4 において、上下に配置したチップt1,t2 、又は、チッ
プと電子部品43との間の浮遊容量や、誘導や、輻射によ
る悪影響を防止するために、大型半導体装置11,21,31,4
1 と小型半導体装置13,23,33又は電子部品43との間に、
上記悪影響を防止するためのシールドを設けることが望
ましく、上記シールドには、例えば、導電性の接着剤を
用いて大型半導体装置11,21,31,41 と小型半導体装置1
3,23,33又は電子部品43とを固着し、同接着剤をグラン
ドに導通させたものや、大型半導体装置11,21,31,41 と
小型半導体装置13,23,33又は電子部品43との間に、グラ
ンドに導通した金属箔を介在させたものがある。
4 において、上下に配置したチップt1,t2 、又は、チッ
プと電子部品43との間の浮遊容量や、誘導や、輻射によ
る悪影響を防止するために、大型半導体装置11,21,31,4
1 と小型半導体装置13,23,33又は電子部品43との間に、
上記悪影響を防止するためのシールドを設けることが望
ましく、上記シールドには、例えば、導電性の接着剤を
用いて大型半導体装置11,21,31,41 と小型半導体装置1
3,23,33又は電子部品43とを固着し、同接着剤をグラン
ドに導通させたものや、大型半導体装置11,21,31,41 と
小型半導体装置13,23,33又は電子部品43との間に、グラ
ンドに導通した金属箔を介在させたものがある。
【００２７】
【発明の効果】本発明によれば次のような効果を得るこ
とができる。
とができる。
【００２８】請求項１記載の発明では、大型の半導体装
置のパッケージの下面に凹部を形成し、同凹部に小型の
電子部品を挿入・固着して、一体の複合半導体装置を構
成したことによって、複合半導体装置の機能の大きさに
比較して占有面積を小さくでき、実装密度を高めること
ができる。
置のパッケージの下面に凹部を形成し、同凹部に小型の
電子部品を挿入・固着して、一体の複合半導体装置を構
成したことによって、複合半導体装置の機能の大きさに
比較して占有面積を小さくでき、実装密度を高めること
ができる。
【００２９】請求項２記載の発明では、大型の半導体装
置のパッケージの下面に凹部を形成し、同凹部に小型の
半導体装置を挿入・固着して、一体の複合半導体装置を
構成したことによって、複合半導体装置の機能に対する
占有面積が小さくなり、実装密度を高めることができ
る。
置のパッケージの下面に凹部を形成し、同凹部に小型の
半導体装置を挿入・固着して、一体の複合半導体装置を
構成したことによって、複合半導体装置の機能に対する
占有面積が小さくなり、実装密度を高めることができ
る。
【図１】本発明に係る複合半導体装置の断面説明図（第
１実施例）。
１実施例）。
【図２】本発明に係る複合半導体装置の断面説明図（第
２実施例）。
２実施例）。
【図３】本発明に係る複合半導体装置の断面説明図（第
３実施例）。
３実施例）。
【図４】本発明に係る複合半導体装置の断面説明図（第
４実施例）。
４実施例）。
A1,A2,A3,A4 複合半導体装置 11,21,31,41 大型の半導体装置 13,23,33 小型の半導体装置 43 電子部品
Claims (2)
- 【請求項１】 大型の半導体装置のパッケージの下面に
凹部を形成し、同凹部に小型の電子部品を挿入・固着し
て一体に構成したことを特徴とする複合半導体装置。 - 【請求項２】大型の半導体装置のパッケージの下面に凹
部を形成し、同凹部に小型の半導体装置を挿入・固着し
て一体に構成したことを特徴とする複合半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10044078A JPH11243175A (ja) | 1998-02-25 | 1998-02-25 | 複合半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10044078A JPH11243175A (ja) | 1998-02-25 | 1998-02-25 | 複合半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11243175A true JPH11243175A (ja) | 1999-09-07 |
Family
ID=12681599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10044078A Pending JPH11243175A (ja) | 1998-02-25 | 1998-02-25 | 複合半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11243175A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR20030001032A (ko) * | 2001-06-28 | 2003-01-06 | 동부전자 주식회사 | 멀티 스택형 패키지의 실장 구조 |
| KR20030057186A (ko) * | 2001-12-28 | 2003-07-04 | 동부전자 주식회사 | 반도체패키지 및 그 제조 방법 |
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-
1998
- 1998-02-25 JP JP10044078A patent/JPH11243175A/ja active Pending
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