JPH11243328A - 信号変化検出回路 - Google Patents
信号変化検出回路Info
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- JPH11243328A JPH11243328A JP10113771A JP11377198A JPH11243328A JP H11243328 A JPH11243328 A JP H11243328A JP 10113771 A JP10113771 A JP 10113771A JP 11377198 A JP11377198 A JP 11377198A JP H11243328 A JPH11243328 A JP H11243328A
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- signal
- level
- input
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1534—Transition or edge detectors
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Dram (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【課題】 入力クロック信号に依存せず、信号変化に応
じて安定したパルスを生成でき、且つ高速にパルスを発
生できる信号変化検出回路を実現する。 【解決手段】 入力信号ＳINはフリップフロップＲＳＦ
Ｆ１のリセット入力端子Ｒに入力するとともに信号伝達
制御回路ＤＣＮＴＬ１を構成するｐＭＯＳトランジスタ
ＭＰ１のゲートに入力し、フリップフロップＲＳＦＦ１
の反転出力信号Ｂを遅延回路ＤＬＹ１で遅延した信号Ｂ
ｄを、上記伝達制御回路ＤＣＮＴＬ１のデータ入力端子
に入力し、伝達制御回路ＤＣＮＴＬ１の出力信号を直列
に接続されている２段のインバータを介して、フリップ
フロップＲＳＦＦ１のセット入力端子Ｓに入力するの
で、入力クロック信号に依存せず、入力信号のレベル変
化に応じて安定したパルスを生成でき、且つ高速にパル
スを発生できる信号変化検出回路を実現できる。
じて安定したパルスを生成でき、且つ高速にパルスを発
生できる信号変化検出回路を実現する。 【解決手段】 入力信号ＳINはフリップフロップＲＳＦ
Ｆ１のリセット入力端子Ｒに入力するとともに信号伝達
制御回路ＤＣＮＴＬ１を構成するｐＭＯＳトランジスタ
ＭＰ１のゲートに入力し、フリップフロップＲＳＦＦ１
の反転出力信号Ｂを遅延回路ＤＬＹ１で遅延した信号Ｂ
ｄを、上記伝達制御回路ＤＣＮＴＬ１のデータ入力端子
に入力し、伝達制御回路ＤＣＮＴＬ１の出力信号を直列
に接続されている２段のインバータを介して、フリップ
フロップＲＳＦＦ１のセット入力端子Ｓに入力するの
で、入力クロック信号に依存せず、入力信号のレベル変
化に応じて安定したパルスを生成でき、且つ高速にパル
スを発生できる信号変化検出回路を実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は、入力された信号の
立ち上がりまたは立ち下がりの一方の信号の変化を検出
して、所定のパルス幅を有するパルス信号を発生する信
号変化検出回路に関するものである。
立ち上がりまたは立ち下がりの一方の信号の変化を検出
して、所定のパルス幅を有するパルス信号を発生する信
号変化検出回路に関するものである。
【０００２】
【従来の技術】外部から入力された同期信号、例えば、
クロック信号に同期して動作する集積回路において、そ
の外部クロック信号に同期して、内部で一定の幅を持つ
パルスを生成することがある。一般的に、このような機
能は単安定マルチバイブレータにより実現できる。単安
定マルチバイブレータは、外部クロック信号の波形に依
存せず、外部クロック信号のレベル変化エッジ、例え
ば、立ち上がりエッジまたは立ち下がりエッジに同期し
て所望の幅を持つパルスを生成する。このように外部ク
ロック信号に同期して、ＬＳＩ内部でパルスを生成し、
それに応じてＬＳＩの内部動作を制御することによっ
て、内部回路の動作の安定性が図れる。
クロック信号に同期して動作する集積回路において、そ
の外部クロック信号に同期して、内部で一定の幅を持つ
パルスを生成することがある。一般的に、このような機
能は単安定マルチバイブレータにより実現できる。単安
定マルチバイブレータは、外部クロック信号の波形に依
存せず、外部クロック信号のレベル変化エッジ、例え
ば、立ち上がりエッジまたは立ち下がりエッジに同期し
て所望の幅を持つパルスを生成する。このように外部ク
ロック信号に同期して、ＬＳＩ内部でパルスを生成し、
それに応じてＬＳＩの内部動作を制御することによっ
て、内部回路の動作の安定性が図れる。
【０００３】外部クロック信号波形が変動する要因は、
使用条件、装置の特性、ノイズなどによるものがある。
例えば、ＬＳＩの使用条件に応じて、外部クロック信号
の周波数、デューティ比、高レベルの電圧および低レベ
ルの電圧が変化する。または、装置の特性により、外部
クロック信号の立ち上がり時間および立ち下がり時間が
影響される。さらに、リンギング、オーバーシュートお
よびアンダシュートなどのノイズにより、外部クロック
信号の波形が崩れることがある。
使用条件、装置の特性、ノイズなどによるものがある。
例えば、ＬＳＩの使用条件に応じて、外部クロック信号
の周波数、デューティ比、高レベルの電圧および低レベ
ルの電圧が変化する。または、装置の特性により、外部
クロック信号の立ち上がり時間および立ち下がり時間が
影響される。さらに、リンギング、オーバーシュートお
よびアンダシュートなどのノイズにより、外部クロック
信号の波形が崩れることがある。
【０００４】上述した外部クロック信号の波形の変動
は、ＬＳＩの内部回路の動作に悪影響を与えるので、通
常好ましくない。このため、外部クロック信号に同期し
て、内部で一定の幅を持つパルスを生成するという処理
を行った後、内部回路に供給する。このような回路は、
一般的に信号変化検出回路と呼ばれ、上述した単安定マ
ルチバイブレータも信号変化検出回路の一例である。
は、ＬＳＩの内部回路の動作に悪影響を与えるので、通
常好ましくない。このため、外部クロック信号に同期し
て、内部で一定の幅を持つパルスを生成するという処理
を行った後、内部回路に供給する。このような回路は、
一般的に信号変化検出回路と呼ばれ、上述した単安定マ
ルチバイブレータも信号変化検出回路の一例である。
【０００５】また、従来では図１４および図１６に示す
信号変化検出回路を用いて、入力信号に同期して所定の
幅を有するパルスを発生し、内部回路に供給していた。
図１４の回路は、インバータＩＮＶ１、遅延回路ＤＬＹ
１およびＡＮＤゲートＡＮＤ１により構成されている。
入力信号Ａは、ＡＮＤゲートＡＮＤ１の一方の入力端子
に入力され、また、インバータＩＮＶ１により反転さ
れ、さらに遅延回路ＤＬＹ１により所定の遅延時間ｔｄ
で遅延した後、ＡＮＤゲートＡＮＤ１の他方の入力端子
に入力される。このため、図１５（ａ）に示すように、
入力信号Ａは一定の幅を有する場合に、遅延回路ＤＬＹ
１の遅延時間ｔｄで設定された幅を持つパルスＣが生成
される。
信号変化検出回路を用いて、入力信号に同期して所定の
幅を有するパルスを発生し、内部回路に供給していた。
図１４の回路は、インバータＩＮＶ１、遅延回路ＤＬＹ
１およびＡＮＤゲートＡＮＤ１により構成されている。
入力信号Ａは、ＡＮＤゲートＡＮＤ１の一方の入力端子
に入力され、また、インバータＩＮＶ１により反転さ
れ、さらに遅延回路ＤＬＹ１により所定の遅延時間ｔｄ
で遅延した後、ＡＮＤゲートＡＮＤ１の他方の入力端子
に入力される。このため、図１５（ａ）に示すように、
入力信号Ａは一定の幅を有する場合に、遅延回路ＤＬＹ
１の遅延時間ｔｄで設定された幅を持つパルスＣが生成
される。
【０００６】一方、入力信号Ａ’の幅が遅延回路ＤＬＹ
１の遅延時間ｔｄより短い場合は、図１５（ｂ）に示す
ように、遅延時間ｔｄよりも幅が短いパルスＣ’が生成
され、正常な出力が得られない。この問題を解決するた
め、外部クロック信号のハイレベルの幅を引き延ばすこ
とが考えられる。図１６は、このような機能を備えた信
号変化検出回路の一例を示している。
１の遅延時間ｔｄより短い場合は、図１５（ｂ）に示す
ように、遅延時間ｔｄよりも幅が短いパルスＣ’が生成
され、正常な出力が得られない。この問題を解決するた
め、外部クロック信号のハイレベルの幅を引き延ばすこ
とが考えられる。図１６は、このような機能を備えた信
号変化検出回路の一例を示している。
【０００７】図１６に示す信号変化検出回路は、遅延回
路ＤＬＹ２、ＯＲゲートＯＲ１、インバータＩＮＶ２、
遅延回路ＤＬＹ３およびＡＮＤゲートＡＮＤ２により構
成されている。入力信号Ａの幅をｔＣＨ、遅延回路ＤＬ
Ｙ２の遅延時間をｔｄ１とすると、図１７に示すよう
に、遅延回路ＤＬＹ２とＯＲゲートＯＲ１により、幅
（ｔＣＨ＋ｔｄ１）のパルスＣが生成される。
路ＤＬＹ２、ＯＲゲートＯＲ１、インバータＩＮＶ２、
遅延回路ＤＬＹ３およびＡＮＤゲートＡＮＤ２により構
成されている。入力信号Ａの幅をｔＣＨ、遅延回路ＤＬ
Ｙ２の遅延時間をｔｄ１とすると、図１７に示すよう
に、遅延回路ＤＬＹ２とＯＲゲートＯＲ１により、幅
（ｔＣＨ＋ｔｄ１）のパルスＣが生成される。
【０００８】幅が伸長されたパルスＣに対して、インバ
ータＩＮＶ２、遅延回路ＤＬＹ３およびＡＮＤゲートＡ
ＮＤ２からなる信号変化検出回路により、一定の幅を有
するパルスＥが生成される。ここで、例えば遅延回路Ｄ
ＬＹ３の遅延時間をｔｄ２とすると、図１７に示すよう
に、幅ｔｄ２のパルスＥが生成される。且つ、入力信号
Ａの幅が狭い場合でも、遅延回路ＤＬＹ２の遅延時間ｔ
ｄ１を十分長く設定することにより、正常な幅のパルス
Ｅを生成可能である。即ち、図１４に示す信号変化検出
回路が持つ課題をある程度は回避可能である。
ータＩＮＶ２、遅延回路ＤＬＹ３およびＡＮＤゲートＡ
ＮＤ２からなる信号変化検出回路により、一定の幅を有
するパルスＥが生成される。ここで、例えば遅延回路Ｄ
ＬＹ３の遅延時間をｔｄ２とすると、図１７に示すよう
に、幅ｔｄ２のパルスＥが生成される。且つ、入力信号
Ａの幅が狭い場合でも、遅延回路ＤＬＹ２の遅延時間ｔ
ｄ１を十分長く設定することにより、正常な幅のパルス
Ｅを生成可能である。即ち、図１４に示す信号変化検出
回路が持つ課題をある程度は回避可能である。
【０００９】ここで、入力信号Ａの周期をｔＣＰとする
と、図１６の信号変化検出回路が正常に動作する条件は
次式により与えられる。
と、図１６の信号変化検出回路が正常に動作する条件は
次式により与えられる。
【数１】 ｔｄ２−ｔｄ１＜ｔＣＨ＜ｔＣＰ−ｔｄ１ …（１）
【００１０】
【発明が解決しようとする課題】ところで、上述した従
来の信号変化検出回路では、確実な動作を実現するため
に、回路の段数が多くなり、入力信号に対して出力信号
の遅延時間が大きくなるという不利益がある。例えば、
同期型ＳＲＡＭのクロックアクセスタイム（Clock Acce
ss Time ）のようにクロック信号の立ち上がりエッジか
らのデータ出力を高速に行う用途では、少ない段数で内
部クロック信号を伝送することが重要であり、信号変化
検出回路を設けることによる信号遅延を極力少なくする
ことが重要である。
来の信号変化検出回路では、確実な動作を実現するため
に、回路の段数が多くなり、入力信号に対して出力信号
の遅延時間が大きくなるという不利益がある。例えば、
同期型ＳＲＡＭのクロックアクセスタイム（Clock Acce
ss Time ）のようにクロック信号の立ち上がりエッジか
らのデータ出力を高速に行う用途では、少ない段数で内
部クロック信号を伝送することが重要であり、信号変化
検出回路を設けることによる信号遅延を極力少なくする
ことが重要である。
【００１１】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、入力クロック信号の波形に依存
せず、安定したパルスを生成でき、且つ高速にパルスを
発生できる信号変化検出回路を提供することにある。
のであり、その目的は、入力クロック信号の波形に依存
せず、安定したパルスを生成でき、且つ高速にパルスを
発生できる信号変化検出回路を提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明の信号変化検出回路は、入力信号端子と、セ
ット入力端子とリセット入力端子のうち、一方の端子を
優先入力とするセットリセットフリップフロップ手段
と、入力端子が上記セットリセットフリップフロップの
出力とカップリングする遅延手段と、制御端子を有し、
上記制御端子に入力される第１のレベルの制御信号に応
答して入力信号を保持し、上記制御端子に入力される第
２のレベルの制御信号に応答して入力信号を伝達し、上
記第１のレベルあるいは第２のレベルのうち何れかのレ
ベルを有する入力信号のみを選択的に伝達する信号伝達
制御手段とを有し、信号変化検出信号の出力端子は、上
記信号伝達制御手段の出力に結合され、入力信号端子
は、上記セットリセットフリップフロップ手段の上記優
先入力端子および上記信号伝達制御手段の制御端子に結
合され、上記信号伝達制御手段の出力が上記セットリセ
ットフリップフロップ手段の他方の入力端子に結合して
構成され、上記入力信号の第１のレベルから第２のレベ
ルへの変化に応じて所定幅のパルス信号を発生し、上記
入力信号の第２のレベルから第１のレベルへの変化に対
しては上記パルス信号の発生を抑止する。
め、本発明の信号変化検出回路は、入力信号端子と、セ
ット入力端子とリセット入力端子のうち、一方の端子を
優先入力とするセットリセットフリップフロップ手段
と、入力端子が上記セットリセットフリップフロップの
出力とカップリングする遅延手段と、制御端子を有し、
上記制御端子に入力される第１のレベルの制御信号に応
答して入力信号を保持し、上記制御端子に入力される第
２のレベルの制御信号に応答して入力信号を伝達し、上
記第１のレベルあるいは第２のレベルのうち何れかのレ
ベルを有する入力信号のみを選択的に伝達する信号伝達
制御手段とを有し、信号変化検出信号の出力端子は、上
記信号伝達制御手段の出力に結合され、入力信号端子
は、上記セットリセットフリップフロップ手段の上記優
先入力端子および上記信号伝達制御手段の制御端子に結
合され、上記信号伝達制御手段の出力が上記セットリセ
ットフリップフロップ手段の他方の入力端子に結合して
構成され、上記入力信号の第１のレベルから第２のレベ
ルへの変化に応じて所定幅のパルス信号を発生し、上記
入力信号の第２のレベルから第１のレベルへの変化に対
しては上記パルス信号の発生を抑止する。
【００１３】また、本発明では、好適には、上記信号伝
達制御手段の出力信号のうち、第１のレベルまたは第２
のレベルの何れか一つを保持する信号保持手段がさらに
設けられている。また、好適には、上記第１のレベル或
いは第２のレベルのうち、一方のレベルを有する入力信
号の伝達のみをクロック制御し、他方のレベル有する入
力信号をスルーさせる信号伝達制御手段として、ＣＭＯ
Ｓインバータの出力端子と一方の電源端子との間にクロ
ック入力用のトランジスタを設けて構成している。ま
た、本発明では、優先入力つきセットリセットフリップ
フロップを電源端子と接地端子間に、一方の駆動能力を
他方に対し大きく設定された２個のトランジスタを直列
に接続して構成している。
達制御手段の出力信号のうち、第１のレベルまたは第２
のレベルの何れか一つを保持する信号保持手段がさらに
設けられている。また、好適には、上記第１のレベル或
いは第２のレベルのうち、一方のレベルを有する入力信
号の伝達のみをクロック制御し、他方のレベル有する入
力信号をスルーさせる信号伝達制御手段として、ＣＭＯ
Ｓインバータの出力端子と一方の電源端子との間にクロ
ック入力用のトランジスタを設けて構成している。ま
た、本発明では、優先入力つきセットリセットフリップ
フロップを電源端子と接地端子間に、一方の駆動能力を
他方に対し大きく設定された２個のトランジスタを直列
に接続して構成している。
【００１４】さらに、本発明では、入力信号の立ち上が
りエッジを検出する第１の検出回路と、入力信号の立ち
下がりエッジを検出する第２の検出回路と、上記第１お
よび第２の検出回路の検出信号の論理和を出力する論理
回路とを有する。また、好適には、上記入力信号はアド
レス信号の変化を示すアドレス遷移信号である。
りエッジを検出する第１の検出回路と、入力信号の立ち
下がりエッジを検出する第２の検出回路と、上記第１お
よび第２の検出回路の検出信号の論理和を出力する論理
回路とを有する。また、好適には、上記入力信号はアド
レス信号の変化を示すアドレス遷移信号である。
【００１５】上記目的を達成するため、本発明の信号変
化検出回路は、入力したクロック信号に応じて所定のパ
ルス幅を有するパルス信号を生成する信号変化検出回路
であって、上記クロック信号の入力タイミングで入力信
号を反転し、反転信号を出力するクロック制御反転手段
と、上記クロック信号の入力タイミングに応じて、出力
信号を第１のレベルに保持し、上記クロック制御反転手
段の出力信号の入力タイミングに応じて、出力信号を第
２のレベルに保持するレベル設定手段と、上記レベル設
定手段の出力信号を所定の遅延時間だけ遅延し、遅延信
号を上記クロック制御反転手段の入力信号として出力す
る遅延手段とを有する。
化検出回路は、入力したクロック信号に応じて所定のパ
ルス幅を有するパルス信号を生成する信号変化検出回路
であって、上記クロック信号の入力タイミングで入力信
号を反転し、反転信号を出力するクロック制御反転手段
と、上記クロック信号の入力タイミングに応じて、出力
信号を第１のレベルに保持し、上記クロック制御反転手
段の出力信号の入力タイミングに応じて、出力信号を第
２のレベルに保持するレベル設定手段と、上記レベル設
定手段の出力信号を所定の遅延時間だけ遅延し、遅延信
号を上記クロック制御反転手段の入力信号として出力す
る遅延手段とを有する。
【００１６】また、本発明では、好適には上記クロック
制御反転手段の出力信号を保持する第１のデータ保持手
段を有し、当該第１のデータ保持手段は、上記クロック
制御反転手段の出力信号が上記第１のレベルにあると
き、当該第１のレベルを保持する。
制御反転手段の出力信号を保持する第１のデータ保持手
段を有し、当該第１のデータ保持手段は、上記クロック
制御反転手段の出力信号が上記第１のレベルにあると
き、当該第１のレベルを保持する。
【００１７】また、本発明では、好適には上記レベル設
定手段の出力信号レベルを保持する第２のデータ保持手
段を有し、当該第２のデータ保持手段は、上記レベル設
定手段の出力信号が上記第２のレベルにあるとき、当該
第２のレベルを保持する。
定手段の出力信号レベルを保持する第２のデータ保持手
段を有し、当該第２のデータ保持手段は、上記レベル設
定手段の出力信号が上記第２のレベルにあるとき、当該
第２のレベルを保持する。
【００１８】さらに、本発明では、上記クロック信号入
力および上記クロック制御反転手段の出力信号が競合し
て上記レベル設定手段に入力されたとき、当該レベル設
定手段は、上記クロック制御反転手段の出力信号を優先
して出力信号レベルを設定する。
力および上記クロック制御反転手段の出力信号が競合し
て上記レベル設定手段に入力されたとき、当該レベル設
定手段は、上記クロック制御反転手段の出力信号を優先
して出力信号レベルを設定する。
【００１９】本発明によれば、クロック制御反転手段に
より入力信号はクロック信号の入力タイミングで反転さ
れ、出力される。当該反転信号に応じて、レベル制御手
段の出力信号レベルが第２のレベルに保持され、また、
上記クロック信号の入力タイミングに応じてレベル制御
手段の出力信号レベルが第１のレベルにそれぞれ保持さ
れる。レベル制御手段の出力信号のレベル変化エッジ、
例えば、上記第１のレベルから上記第２のレベルへの変
化エッジが遅延され、遅延された信号がクロック制御反
転手段の入力信号として当該クロック制御反転手段に入
力される。当該クロック制御反転手段の出力信号は、信
号変化検出回路の出力パルスとして、例えば、内部回路
に供給される。
より入力信号はクロック信号の入力タイミングで反転さ
れ、出力される。当該反転信号に応じて、レベル制御手
段の出力信号レベルが第２のレベルに保持され、また、
上記クロック信号の入力タイミングに応じてレベル制御
手段の出力信号レベルが第１のレベルにそれぞれ保持さ
れる。レベル制御手段の出力信号のレベル変化エッジ、
例えば、上記第１のレベルから上記第２のレベルへの変
化エッジが遅延され、遅延された信号がクロック制御反
転手段の入力信号として当該クロック制御反転手段に入
力される。当該クロック制御反転手段の出力信号は、信
号変化検出回路の出力パルスとして、例えば、内部回路
に供給される。
【００２０】これによって、入力信号の波形に依存せ
ず、安定したパルスを生成でき、さらに、クロック入力
からパルスの出力までのゲート段数が少なく、パルスの
発生を高速に行うことができる。
ず、安定したパルスを生成でき、さらに、クロック入力
からパルスの出力までのゲート段数が少なく、パルスの
発生を高速に行うことができる。
【００２１】
【発明の実施の形態】第１実施形態 図１は本発明に係る信号変化検出回路の第１の実施形態
を示す回路図である。図示のように、本例の信号変化検
出回路は、セット優先セットリセットフリップフロップ
（以下、単にフリップフロップという）ＲＳＦＦ１と、
遅延回路ＤＬＹ１と、高レベルの信号をクロック制御
し、低レベルの信号を通過させる信号伝達制御回路ＤＣ
ＮＴＬ１と、信号変化検出回路の内部ノードＮＤ01の信
号レベルを保持するラッチ回路ＬＡＴ１とにより構成さ
れている。
を示す回路図である。図示のように、本例の信号変化検
出回路は、セット優先セットリセットフリップフロップ
（以下、単にフリップフロップという）ＲＳＦＦ１と、
遅延回路ＤＬＹ１と、高レベルの信号をクロック制御
し、低レベルの信号を通過させる信号伝達制御回路ＤＣ
ＮＴＬ１と、信号変化検出回路の内部ノードＮＤ01の信
号レベルを保持するラッチ回路ＬＡＴ１とにより構成さ
れている。
【００２２】さらに、伝達制御回路ＤＣＮＴＬ１は、入
力信号ＳINにより伝達制御されるｐチャネルＭＯＳトラ
ンジスタ（以下、単にｐＭＯＳトランジスタという）Ｍ
Ｐ１および、データ信号が低レベルのとき、データ信号
の反転信号でゲートを制御することにより、低レベルの
データ信号を通過させるｎチャネルＭＯＳトランジスタ
（以下、単にｎＭＯＳトランジスタという）ＭＮ１から
構成されている。
力信号ＳINにより伝達制御されるｐチャネルＭＯＳトラ
ンジスタ（以下、単にｐＭＯＳトランジスタという）Ｍ
Ｐ１および、データ信号が低レベルのとき、データ信号
の反転信号でゲートを制御することにより、低レベルの
データ信号を通過させるｎチャネルＭＯＳトランジスタ
（以下、単にｎＭＯＳトランジスタという）ＭＮ１から
構成されている。
【００２３】入力信号ＳINはフリップフロップＲＳＦＦ
１のリセット入力端子Ｒに接続されるとともに信号伝達
制御回路ＤＣＮＴＬ１を構成するｐＭＯＳトランジスタ
ＭＰ１のゲートおよびラッチ回路ＬＡＴ１を構成するｎ
ＭＯＳトランジスタＭＮ２に接続されている。フリップ
フロップＲＳＦＦ１の反転出力端子から出力される信号
Ｂを遅延回路ＤＬＹ１により遅延した信号Ｂｄが、上記
伝達制御回路ＤＣＮＴＬ１のデータ入力端子に入力され
る。伝達制御回路ＤＣＮＴＬ１の出力端子は直列に接続
されている２段のインバータＩＮＶ３およびＩＮＶ４を
介して、フリップフロップＲＳＦＦ１のセット入力端子
Ｓに接続されている。
１のリセット入力端子Ｒに接続されるとともに信号伝達
制御回路ＤＣＮＴＬ１を構成するｐＭＯＳトランジスタ
ＭＰ１のゲートおよびラッチ回路ＬＡＴ１を構成するｎ
ＭＯＳトランジスタＭＮ２に接続されている。フリップ
フロップＲＳＦＦ１の反転出力端子から出力される信号
Ｂを遅延回路ＤＬＹ１により遅延した信号Ｂｄが、上記
伝達制御回路ＤＣＮＴＬ１のデータ入力端子に入力され
る。伝達制御回路ＤＣＮＴＬ１の出力端子は直列に接続
されている２段のインバータＩＮＶ３およびＩＮＶ４を
介して、フリップフロップＲＳＦＦ１のセット入力端子
Ｓに接続されている。
【００２４】ラッチ回路ＬＡＴ１は、上記伝達制御回路
ＤＣＮＴＬ１の出力を保持する回路であり、ノードＮＤ
01の信号レベルを反転するインバータＩＮＶ２と、ノー
ドＮＤ01と接地端子間に接続され、インバータＩＮＶ２
の出力信号を受けてノードＮＤ01の“０”レベル、即
ち、ローレベルを保持するためのトランジスタＭＮ２と
によって構成されている。
ＤＣＮＴＬ１の出力を保持する回路であり、ノードＮＤ
01の信号レベルを反転するインバータＩＮＶ２と、ノー
ドＮＤ01と接地端子間に接続され、インバータＩＮＶ２
の出力信号を受けてノードＮＤ01の“０”レベル、即
ち、ローレベルを保持するためのトランジスタＭＮ２と
によって構成されている。
【００２５】図２は本実施形態の信号変化検出回路の動
作を説明するタイミングチャートである。以下、上記の
様にして構成された信号変化検出回路の動作を、図２を
参照して説明する。図２において、入力信号ＳINが高レ
ベルのとき、伝達制御回路ＤＣＮＴＬ１のｐＭＯＳトラ
ンジスタＭＰ１がオフ状態に保持され、ノードＮＤ01が
フローティング状態にある。このとき、ラッチ回路ＬＡ
Ｔ１において、ｎＭＯＳトランジスタＭＮ２の寄生容量
により、ノードＮＤ01の電位が接地電位ＧＮＤにプルダ
ウンされる。ノードＮＤ01の電位がインバータＩＮＶ２
のしきい値電圧より低くなったとき、インバータＩＮＶ
２の出力端子がハイレベルに保持され、これに応じてｎ
ＭＯＳトランジスタＭＮ２がオン状態となり、ノードＮ
Ｄ01は接地電位ＧＮＤに保持される。これに応じて出力
信号ＳOUT がローレベルに設定される。従って、フリッ
プフロップＲＳＦＦ２のセット入力Ｓがローレベルのた
めそのリセット入力Ｒが有効になる。入力信号ＳINがハ
イレベルのとき、フリップフロップＲＳＦＦ２の反転出
力端子Ｑｚはハイレベルに保持される。即ち、遅延回路
ＤＬＹ１の入力信号Ｂはハイレベルであり、その出力信
号Ｂｄもハイレベルに保持される。
作を説明するタイミングチャートである。以下、上記の
様にして構成された信号変化検出回路の動作を、図２を
参照して説明する。図２において、入力信号ＳINが高レ
ベルのとき、伝達制御回路ＤＣＮＴＬ１のｐＭＯＳトラ
ンジスタＭＰ１がオフ状態に保持され、ノードＮＤ01が
フローティング状態にある。このとき、ラッチ回路ＬＡ
Ｔ１において、ｎＭＯＳトランジスタＭＮ２の寄生容量
により、ノードＮＤ01の電位が接地電位ＧＮＤにプルダ
ウンされる。ノードＮＤ01の電位がインバータＩＮＶ２
のしきい値電圧より低くなったとき、インバータＩＮＶ
２の出力端子がハイレベルに保持され、これに応じてｎ
ＭＯＳトランジスタＭＮ２がオン状態となり、ノードＮ
Ｄ01は接地電位ＧＮＤに保持される。これに応じて出力
信号ＳOUT がローレベルに設定される。従って、フリッ
プフロップＲＳＦＦ２のセット入力Ｓがローレベルのた
めそのリセット入力Ｒが有効になる。入力信号ＳINがハ
イレベルのとき、フリップフロップＲＳＦＦ２の反転出
力端子Ｑｚはハイレベルに保持される。即ち、遅延回路
ＤＬＹ１の入力信号Ｂはハイレベルであり、その出力信
号Ｂｄもハイレベルに保持される。
【００２６】次いで、入力信号ＳINが“１”から“０”
に、即ち、ハイレベルからローレベルに変化すると、伝
達制御回路ＤＣＮＴＬ１において、ｐＭＯＳトランジス
タＭＰ１が導通し、出力が“１”に反転する。また、出
力信号ＳOUT 、即ちフリップフロップＲＳＦＦ１のセッ
ト入力Ｓが“１”に変化することにより、フリップフロ
ップＲＳＦＦ１がセットされ、反転出力信号Ｂは“０”
に変化する。信号Ｂを遅延させた信号Ｂｄは、遅延回路
ＤＬＹ１の遅延時間τだけ遅れて“０”に反転する。遅
延回路ＤＬＹ１の出力信号Ｂｄが“０”に反転すると、
伝達制御回路ＤＣＮＴＬ１は入力信号ＳINの信号レベル
にかかわらず信号“０”を通過させるため、信号変化検
出回路の出力信号ＳOUT は“０”に反転し、ほぼ遅延回
路ＤＬＹ１の遅延時間τに相当する幅のパルスを出力す
る。即ち、図１に示す回路は、入力信号ＳINの“１”か
ら“０”への信号変化（立ち下がりエッジ）を検出する
信号変化検出回路として動作する。
に、即ち、ハイレベルからローレベルに変化すると、伝
達制御回路ＤＣＮＴＬ１において、ｐＭＯＳトランジス
タＭＰ１が導通し、出力が“１”に反転する。また、出
力信号ＳOUT 、即ちフリップフロップＲＳＦＦ１のセッ
ト入力Ｓが“１”に変化することにより、フリップフロ
ップＲＳＦＦ１がセットされ、反転出力信号Ｂは“０”
に変化する。信号Ｂを遅延させた信号Ｂｄは、遅延回路
ＤＬＹ１の遅延時間τだけ遅れて“０”に反転する。遅
延回路ＤＬＹ１の出力信号Ｂｄが“０”に反転すると、
伝達制御回路ＤＣＮＴＬ１は入力信号ＳINの信号レベル
にかかわらず信号“０”を通過させるため、信号変化検
出回路の出力信号ＳOUT は“０”に反転し、ほぼ遅延回
路ＤＬＹ１の遅延時間τに相当する幅のパルスを出力す
る。即ち、図１に示す回路は、入力信号ＳINの“１”か
ら“０”への信号変化（立ち下がりエッジ）を検出する
信号変化検出回路として動作する。
【００２７】なお、ラッチ回路ＬＡＴ１は特に設けなく
ても、例えば、電源投入後、入力信号の１サイクルの期
間にノードＮＤ01の信号レベルが初期設定され、且つ入
力信号ＳINがハイレベルの期間が短ければ、ノードＮＤ
01の信号レベルは保持されることは容易にわかる。従っ
て、ラッチ回路ＬＡＴ１は本発明の信号変化検出回路の
必須の構成要件ではなく、省略することも可能である。
ても、例えば、電源投入後、入力信号の１サイクルの期
間にノードＮＤ01の信号レベルが初期設定され、且つ入
力信号ＳINがハイレベルの期間が短ければ、ノードＮＤ
01の信号レベルは保持されることは容易にわかる。従っ
て、ラッチ回路ＬＡＴ１は本発明の信号変化検出回路の
必須の構成要件ではなく、省略することも可能である。
【００２８】第２実施形態 図３は本発明の第２の実施形態を示す回路図である。本
実施形態において、第１の実施形態と異なるのは、フリ
ップフロップＲＳＦＦ２の入力および出力の極性が第１
実施形態と逆になることと、伝達制御回路ＤＣＮＴＬ２
は入力信号ＳINが“１”レベルのときデータ信号を通過
させ、データ信号の“１”レベルを無条件に通過させる
ことと、ラッチ回路ＬＡＴ２はノードＮＤ02の“１”レ
ベル、即ち、ハイレベルを保持することである。
実施形態において、第１の実施形態と異なるのは、フリ
ップフロップＲＳＦＦ２の入力および出力の極性が第１
実施形態と逆になることと、伝達制御回路ＤＣＮＴＬ２
は入力信号ＳINが“１”レベルのときデータ信号を通過
させ、データ信号の“１”レベルを無条件に通過させる
ことと、ラッチ回路ＬＡＴ２はノードＮＤ02の“１”レ
ベル、即ち、ハイレベルを保持することである。
【００２９】図３に示すように、本実施形態において、
伝達制御回路ＤＣＮＴＬ２およびラッチ回路ＬＡＴ２に
おいては、図１に示す第１の実施形態における伝達制御
回路ＤＣＮＴＬ１およびラッチ回路ＬＡＴ１のｎＭＯＳ
トランジスタＭＮ１，ＭＮ２をｐＭＯＳトランジスタＭ
Ｐ２，ＭＰ３に、ｐＭＯＳトランジスタＭＰ１をｎＭＯ
ＳトランジスタＭＮ３にそれぞれ置き換え、且つトラン
ジスタＭＰ２，ＭＰ３のソースを電源電圧ＶCCに接続す
ることにより構成できる。フリップフロップＲＳＦＦ２
においては、構成要素が第１の実施形態のフリップフロ
ップＲＳＦＦ１と異なる。フリップフロップＲＳＦＦ２
は、ＯＲゲートＯＧＴ１、ＮＡＮＤゲートＮＡＧＴ１，
ＮＡＧＴ２により構成されている。
伝達制御回路ＤＣＮＴＬ２およびラッチ回路ＬＡＴ２に
おいては、図１に示す第１の実施形態における伝達制御
回路ＤＣＮＴＬ１およびラッチ回路ＬＡＴ１のｎＭＯＳ
トランジスタＭＮ１，ＭＮ２をｐＭＯＳトランジスタＭ
Ｐ２，ＭＰ３に、ｐＭＯＳトランジスタＭＰ１をｎＭＯ
ＳトランジスタＭＮ３にそれぞれ置き換え、且つトラン
ジスタＭＰ２，ＭＰ３のソースを電源電圧ＶCCに接続す
ることにより構成できる。フリップフロップＲＳＦＦ２
においては、構成要素が第１の実施形態のフリップフロ
ップＲＳＦＦ１と異なる。フリップフロップＲＳＦＦ２
は、ＯＲゲートＯＧＴ１、ＮＡＮＤゲートＮＡＧＴ１，
ＮＡＧＴ２により構成されている。
【００３０】図４は本実施形態の動作を示すタイミング
である。図示のように、本実施形態の信号変化検出回路
は第１実施形態と全く逆の極性において、入力信号のレ
ベル変化を検出し、信号変化検出信号ＳOUT を発生す
る。動作の詳細は基本的に第１実施形態とほぼ同じであ
る。以下、図４を参照しつつ、本実施形態の信号変化検
出回路の動作を説明する。
である。図示のように、本実施形態の信号変化検出回路
は第１実施形態と全く逆の極性において、入力信号のレ
ベル変化を検出し、信号変化検出信号ＳOUT を発生す
る。動作の詳細は基本的に第１実施形態とほぼ同じであ
る。以下、図４を参照しつつ、本実施形態の信号変化検
出回路の動作を説明する。
【００３１】入力信号ＳINがローレベルのとき、伝達制
御回路ＤＣＮＴＬ２のｎＭＯＳトランジスタＭＮ３がオ
フ状態に保持され、ノードＮＤ02がフローティング状態
にある。このとき、ラッチ回路ＬＡＴ２において、ｐＭ
ＯＳトランジスタＭＰ３の寄生容量により、ノードＮＤ
02の電位が電源電圧ＶCCによってプルアップされる。ノ
ードＮＤ02の電位がインバータＩＮＶ２のしきい値電圧
を越えたとき、インバータＩＮＶ２の出力端子がローレ
ベルに保持され、これに応じてｐＭＯＳトランジスタＭ
Ｐ３がオン状態となり、ノードＮＤ02は電源電圧ＶCCに
保持される。これに応じて出力信号ＳOUT がハイレベル
に設定される。また、入力信号ＳINがローレベルのと
き、フリップフロップＲＳＦＦ２の出力端子Ｑは、ロー
レベルに保持される。即ち、遅延回路ＤＬＹ２の入力信
号Ｂはローレベルであり、その出力信号Ｂｄもローレベ
ルに保持される。
御回路ＤＣＮＴＬ２のｎＭＯＳトランジスタＭＮ３がオ
フ状態に保持され、ノードＮＤ02がフローティング状態
にある。このとき、ラッチ回路ＬＡＴ２において、ｐＭ
ＯＳトランジスタＭＰ３の寄生容量により、ノードＮＤ
02の電位が電源電圧ＶCCによってプルアップされる。ノ
ードＮＤ02の電位がインバータＩＮＶ２のしきい値電圧
を越えたとき、インバータＩＮＶ２の出力端子がローレ
ベルに保持され、これに応じてｐＭＯＳトランジスタＭ
Ｐ３がオン状態となり、ノードＮＤ02は電源電圧ＶCCに
保持される。これに応じて出力信号ＳOUT がハイレベル
に設定される。また、入力信号ＳINがローレベルのと
き、フリップフロップＲＳＦＦ２の出力端子Ｑは、ロー
レベルに保持される。即ち、遅延回路ＤＬＹ２の入力信
号Ｂはローレベルであり、その出力信号Ｂｄもローレベ
ルに保持される。
【００３２】入力信号ＳINがローレベルからハイレベル
に切り換わったとき、伝達制御回路ＤＣＮＴＬ２におい
て、ｎＭＯＳトランジスタＭＮ３がオフ状態からオン状
態に切り換えられ、ラッチ回路ＬＡＴ２のノードＮＤ02
がローレベルに切り換わる。これに応じて、出力信号Ｓ
OUT はハイレベルからローレベルに切り換わる。さら
に、フリップフロップＲＳＦＦ２の出力端子Ｑはローレ
ベルからハイレベルに切り換わるので、遅延回路ＤＬＹ
２の遅延時間τを経過したあと、その出力信号Ｂｄもハ
イレベルに切り換えられる。伝達制御回路ＤＣＮＴＬ２
において、ハイレベルの信号Ｂｄが入力されると、イン
バータＩＮＶ１の出力端子がローレベルに保持され、ｐ
ＭＯＳトランジスタＭＰ２がオン状態となる。このた
め、入力信号ＳINのレベルにかかわらず、ラッチ回路Ｌ
ＡＴ２のノードＮＤ02はハイレベルに保持され、これに
応じて出力信号ＳOUT もローレベルからハイレベルに切
り換わる。
に切り換わったとき、伝達制御回路ＤＣＮＴＬ２におい
て、ｎＭＯＳトランジスタＭＮ３がオフ状態からオン状
態に切り換えられ、ラッチ回路ＬＡＴ２のノードＮＤ02
がローレベルに切り換わる。これに応じて、出力信号Ｓ
OUT はハイレベルからローレベルに切り換わる。さら
に、フリップフロップＲＳＦＦ２の出力端子Ｑはローレ
ベルからハイレベルに切り換わるので、遅延回路ＤＬＹ
２の遅延時間τを経過したあと、その出力信号Ｂｄもハ
イレベルに切り換えられる。伝達制御回路ＤＣＮＴＬ２
において、ハイレベルの信号Ｂｄが入力されると、イン
バータＩＮＶ１の出力端子がローレベルに保持され、ｐ
ＭＯＳトランジスタＭＰ２がオン状態となる。このた
め、入力信号ＳINのレベルにかかわらず、ラッチ回路Ｌ
ＡＴ２のノードＮＤ02はハイレベルに保持され、これに
応じて出力信号ＳOUT もローレベルからハイレベルに切
り換わる。
【００３３】即ち、図４に示すように、本実施形態の信
号変化検出回路により、入力信号ＳINがローレベルから
ハイレベルへの信号変化、即ち、入力信号ＳINの立ち上
がりエッジが検出され、それに応じて遅延回路ＤＬＹ２
の遅延時間τにより設定された所定の幅を持つ負のパル
ス信号ＳOUT が出力される。
号変化検出回路により、入力信号ＳINがローレベルから
ハイレベルへの信号変化、即ち、入力信号ＳINの立ち上
がりエッジが検出され、それに応じて遅延回路ＤＬＹ２
の遅延時間τにより設定された所定の幅を持つ負のパル
ス信号ＳOUT が出力される。
【００３４】第３実施形態 図５は本発明に係る信号変化検出回路の第３の実施形態
を示す回路図であり、伝達制御回路の変形例を示す回路
図である。図５（ａ）に示す伝達制御回路は、ｐＭＯＳ
トランジスタＰＴ１とダイオードＤ１により構成されて
いる。本例の伝達制御回路は、クロック信号φが低レベ
ルで入力Ｄｉｎを出力Ｄｏｕｔに伝達するとともに、入
力Ｄｉｎが低レベルのときに入力Ｄｉｎを出力Ｄｏｕｔ
に伝達する。本例の伝達制御回路は、図１に示す第１の
実施形態に適用して好適である。
を示す回路図であり、伝達制御回路の変形例を示す回路
図である。図５（ａ）に示す伝達制御回路は、ｐＭＯＳ
トランジスタＰＴ１とダイオードＤ１により構成されて
いる。本例の伝達制御回路は、クロック信号φが低レベ
ルで入力Ｄｉｎを出力Ｄｏｕｔに伝達するとともに、入
力Ｄｉｎが低レベルのときに入力Ｄｉｎを出力Ｄｏｕｔ
に伝達する。本例の伝達制御回路は、図１に示す第１の
実施形態に適用して好適である。
【００３５】図５（ｂ）に示す伝達制御回路は、ｎＭＯ
ＳトランジスタＮＴ１とダイオードＤ２により構成され
ている。本例の伝達制御回路は、クロック信号φが高レ
ベルで入力Ｄｉｎを出力Ｄｏｕｔに伝達するとともに、
入力Ｄｉｎが高レベルのときに入力Ｄｉｎを出力Ｄｏｕ
ｔに伝達する。本例の伝達制御回路は、図３に示す第２
の実施形態に適用して好適である。なお、図５（ａ），
図５（ｂ）に於けるダイオードＤ１，Ｄ２は、ｐｎ接合
ダイオードを用いても、ダイオード接続のＭＩＳトラン
ジスタを用いても、また他の整流作用を持つ素子を用い
ても良い。ＭＩＳトランジスタを用いる場合、例えば、
ｎチャネルＭＩＳトランジスタを用いる場合には、正極
側にドレイン電極とゲート電極を共通接続し、負極側は
ソース電極となる。ｐチャネルＭＩＳトランジスタを用
いる場合には、正極側をソース電極とし、負極側にドレ
イン電極とソース電極を共通接続して形成する。
ＳトランジスタＮＴ１とダイオードＤ２により構成され
ている。本例の伝達制御回路は、クロック信号φが高レ
ベルで入力Ｄｉｎを出力Ｄｏｕｔに伝達するとともに、
入力Ｄｉｎが高レベルのときに入力Ｄｉｎを出力Ｄｏｕ
ｔに伝達する。本例の伝達制御回路は、図３に示す第２
の実施形態に適用して好適である。なお、図５（ａ），
図５（ｂ）に於けるダイオードＤ１，Ｄ２は、ｐｎ接合
ダイオードを用いても、ダイオード接続のＭＩＳトラン
ジスタを用いても、また他の整流作用を持つ素子を用い
ても良い。ＭＩＳトランジスタを用いる場合、例えば、
ｎチャネルＭＩＳトランジスタを用いる場合には、正極
側にドレイン電極とゲート電極を共通接続し、負極側は
ソース電極となる。ｐチャネルＭＩＳトランジスタを用
いる場合には、正極側をソース電極とし、負極側にドレ
イン電極とソース電極を共通接続して形成する。
【００３６】第４実施形態 図６は、伝達制御回路の他の変形例を示す。図６（ａ）
はクロックφが低レベルで入力を出力に伝達し、入力Ｄ
ｉｎが低レベルの時、φのレベルによらず入力を出力に
伝達する回路の一例である。本例の伝達制御回路を、上
記第１の実施形態に適用して好適である。図６（ｂ）は
クロックφが高レベルで入力を出力に伝達し、入力Din
が高レベルの時、φのレベルによらず入力を出力に伝達
する回路の一例である。本例の伝達制御回路を、上記第
２の実施形態に適用して好適である。
はクロックφが低レベルで入力を出力に伝達し、入力Ｄ
ｉｎが低レベルの時、φのレベルによらず入力を出力に
伝達する回路の一例である。本例の伝達制御回路を、上
記第１の実施形態に適用して好適である。図６（ｂ）は
クロックφが高レベルで入力を出力に伝達し、入力Din
が高レベルの時、φのレベルによらず入力を出力に伝達
する回路の一例である。本例の伝達制御回路を、上記第
２の実施形態に適用して好適である。
【００３７】第５実施形態 優先入力つきセットリセットフリップフロップの例を、
図７に示す。図７（ａ）は優先入力側のトランジスタの
駆動能力を他方に対して大きく設定することにより、セ
ット優先にもリセット優先にもなる。同図（ｂ）及び同
図（ｃ）はソースフォロア側の入力に対し、他方の入力
が優先入力となる例である。通常同一サイズのトランジ
スタを用いても、十分駆動能力の比はとれる。
図７に示す。図７（ａ）は優先入力側のトランジスタの
駆動能力を他方に対して大きく設定することにより、セ
ット優先にもリセット優先にもなる。同図（ｂ）及び同
図（ｃ）はソースフォロア側の入力に対し、他方の入力
が優先入力となる例である。通常同一サイズのトランジ
スタを用いても、十分駆動能力の比はとれる。
【００３８】第６実施形態 図８は、本発明の第６の実施形態を示す回路図である。
図示のように、本実施形態においては、入力信号ＳＡＤ
Ｒの立ち上がりエッジおよび立ち下がりエッジを検出す
る信号変化検出回路１０，２０を設けて、これらの信号
変化検出回路の検出信号の論理和を取ることにより、入
力信号ＳＡＤＲの立ち上がりエッジおよび立ち下がりエ
ッジの両方を検出する信号変化検出回路４０を実現でき
る。
図示のように、本実施形態においては、入力信号ＳＡＤ
Ｒの立ち上がりエッジおよび立ち下がりエッジを検出す
る信号変化検出回路１０，２０を設けて、これらの信号
変化検出回路の検出信号の論理和を取ることにより、入
力信号ＳＡＤＲの立ち上がりエッジおよび立ち下がりエ
ッジの両方を検出する信号変化検出回路４０を実現でき
る。
【００３９】図１および図３に示す本発明の第１および
第２の実施形態は、それぞれ信号の立ち下がりエッジお
よび立ち上がりエッジを検出する信号変化検出回路であ
って、入力信号ＳＡＤＲの立ち下がりエッジおよび立ち
上がりエッジ両方を同時に検出することができない。な
お、ここで入力信号ＳＡＤＲは、例えば、同期型メモリ
を制御するためのクロック信号、または、メモリのモー
ドを切り換えるための制御信号である。
第２の実施形態は、それぞれ信号の立ち下がりエッジお
よび立ち上がりエッジを検出する信号変化検出回路であ
って、入力信号ＳＡＤＲの立ち下がりエッジおよび立ち
上がりエッジ両方を同時に検出することができない。な
お、ここで入力信号ＳＡＤＲは、例えば、同期型メモリ
を制御するためのクロック信号、または、メモリのモー
ドを切り換えるための制御信号である。
【００４０】図８は、本発明の第１、第２の実施形態を
アドレス遷移検出回路に応用した回路であり、信号変化
検出回路（立ち上がり検出回路）１０は、図３に示す第
２の実施形態と同様であり、アドレス入力信号ＳＡＤＲ
の立ち上がりエッジを検出し、幅τの負のパルス信号Ｓ
１０を出力し、信号変化検出回路（立ち下がり検出回
路）２０は、図１に示す第１の実施形態と同様であり、
アドレス入力信号ＳＡＤＲの立ち下がりエッジを検出
し、幅τの正のパルス信号Ｓ２０を出力する。
アドレス遷移検出回路に応用した回路であり、信号変化
検出回路（立ち上がり検出回路）１０は、図３に示す第
２の実施形態と同様であり、アドレス入力信号ＳＡＤＲ
の立ち上がりエッジを検出し、幅τの負のパルス信号Ｓ
１０を出力し、信号変化検出回路（立ち下がり検出回
路）２０は、図１に示す第１の実施形態と同様であり、
アドレス入力信号ＳＡＤＲの立ち下がりエッジを検出
し、幅τの正のパルス信号Ｓ２０を出力する。
【００４１】信号変化検出回路１０の出力信号Ｓ１０が
反転され、ＯＲゲート３０の一方の入力端子に入力さ
れ、信号変化検出回路２０の出力信号Ｓ２０がそのまま
ＯＲゲート３０の他方の入力端子に入力される。この結
果、アドレス入力信号ＳＡＤＲの立ち上がりエッジおよ
び立ち下がりエッジの両方に対して、それぞれ幅τのパ
ルス信号が出力され、アドレス信号が変化したことを検
出することができる。即ち、図８に示す回路により、ア
ドレス信号の変化を検出するアドレス遷移検出回路ＡＴ
Ｄ（Address transition detector ）を構成することが
できる。
反転され、ＯＲゲート３０の一方の入力端子に入力さ
れ、信号変化検出回路２０の出力信号Ｓ２０がそのまま
ＯＲゲート３０の他方の入力端子に入力される。この結
果、アドレス入力信号ＳＡＤＲの立ち上がりエッジおよ
び立ち下がりエッジの両方に対して、それぞれ幅τのパ
ルス信号が出力され、アドレス信号が変化したことを検
出することができる。即ち、図８に示す回路により、ア
ドレス信号の変化を検出するアドレス遷移検出回路ＡＴ
Ｄ（Address transition detector ）を構成することが
できる。
【００４２】図９は、本実施形態の動作を示す波形図で
ある。図示のように、アドレス遷移検出回路４０では、
アドレス信号ＳＡＤＲが信号変化検出回路１０，２０に
入力される。これらの信号変化検出回路１０，２０によ
り、アドレス信号ＳＡＤＲの立ち上がり及び立ち下がり
の両方のエッジが検出され、信号のレベル変化を示すパ
ルス信号Ｓ３０がＯＲゲート３０により得られる。
ある。図示のように、アドレス遷移検出回路４０では、
アドレス信号ＳＡＤＲが信号変化検出回路１０，２０に
入力される。これらの信号変化検出回路１０，２０によ
り、アドレス信号ＳＡＤＲの立ち上がり及び立ち下がり
の両方のエッジが検出され、信号のレベル変化を示すパ
ルス信号Ｓ３０がＯＲゲート３０により得られる。
【００４３】第７実施形態 図１０は本発明に係る信号変化検出回路の第７の実施形
態を示す回路図である。図示のように、本例の信号変化
検出回路は、ｐＭＯＳトランジスタＰ１とｎＭＯＳトラ
ンジスタＮ１からなるレベル設定手段、ｐＭＯＳトラン
ジスタＰ２とインバータＩＮＶ１３からなるデータ保持
回路（第２のデータ保持手段）、遅延回路ＤＬＹ１０、
インバータＩＮＶ１４、さらに、ｐＭＯＳトランジスタ
Ｐ３，Ｐ４、ｎＭＯＳトランジスタＮ２からなるクロッ
ク制御反転手段、インバータＩＮＶ１１，ＩＮＶ１２か
らなるデータ保持回路（第１のデータ保持手段）とによ
り構成されている。
態を示す回路図である。図示のように、本例の信号変化
検出回路は、ｐＭＯＳトランジスタＰ１とｎＭＯＳトラ
ンジスタＮ１からなるレベル設定手段、ｐＭＯＳトラン
ジスタＰ２とインバータＩＮＶ１３からなるデータ保持
回路（第２のデータ保持手段）、遅延回路ＤＬＹ１０、
インバータＩＮＶ１４、さらに、ｐＭＯＳトランジスタ
Ｐ３，Ｐ４、ｎＭＯＳトランジスタＮ２からなるクロッ
ク制御反転手段、インバータＩＮＶ１１，ＩＮＶ１２か
らなるデータ保持回路（第１のデータ保持手段）とによ
り構成されている。
【００４４】ｐＭＯＳトランジスタＰ３，Ｐ４とｎＭＯ
ＳトランジスタＮ２は電源電圧ＶCCの供給線と接地電位
ＧＮＤ間に直列接続されている。さらに、ｐＭＯＳトラ
ンジスタＰ３のゲートとｎＭＯＳトランジスタＮ２のゲ
ートが、インバータＩＮＶ１４の出力端子、即ち、ノー
ドＮＤ５に接続され、ｐＭＯＳトランジスタＰ４のゲー
トは、ノードＮＤ１、即ち、クロック信号ＣＫの入力端
子に接続されている。
ＳトランジスタＮ２は電源電圧ＶCCの供給線と接地電位
ＧＮＤ間に直列接続されている。さらに、ｐＭＯＳトラ
ンジスタＰ３のゲートとｎＭＯＳトランジスタＮ２のゲ
ートが、インバータＩＮＶ１４の出力端子、即ち、ノー
ドＮＤ５に接続され、ｐＭＯＳトランジスタＰ４のゲー
トは、ノードＮＤ１、即ち、クロック信号ＣＫの入力端
子に接続されている。
【００４５】ｐＭＯＳトランジスタＰ４のドレインとｎ
ＭＯＳトランジスタＮ２のドレインがノードＮＤ２に共
通に接続され、ノードＮＤ２は、クロック制御反転手段
の出力端子を形成している。このように構成されている
クロック制御反転手段は、クロック信号ＣＫがローレベ
ルのとき、ノードＮＤ５の信号レベルを反転して、ノー
ドＮＤ２に出力する。クロック信号ＣＫがハイレベルの
とき、ノードＮＤ２の直前の信号レベルが保持される。
また、ノードＮＤ５がハイレベルのとき、ｎＭＯＳトラ
ンジスタＮ２がオン状態に保持され、ノードＮＤ２がロ
ーレベルに保持される。このように構成されているクロ
ック制御反転手段は、クロック信号ＣＫの入力タイミン
グに応じて、入力信号を反転して出力するので、クロッ
クドインバータとも呼ばれている。
ＭＯＳトランジスタＮ２のドレインがノードＮＤ２に共
通に接続され、ノードＮＤ２は、クロック制御反転手段
の出力端子を形成している。このように構成されている
クロック制御反転手段は、クロック信号ＣＫがローレベ
ルのとき、ノードＮＤ５の信号レベルを反転して、ノー
ドＮＤ２に出力する。クロック信号ＣＫがハイレベルの
とき、ノードＮＤ２の直前の信号レベルが保持される。
また、ノードＮＤ５がハイレベルのとき、ｎＭＯＳトラ
ンジスタＮ２がオン状態に保持され、ノードＮＤ２がロ
ーレベルに保持される。このように構成されているクロ
ック制御反転手段は、クロック信号ＣＫの入力タイミン
グに応じて、入力信号を反転して出力するので、クロッ
クドインバータとも呼ばれている。
【００４６】ノードＮＤ２の出力信号ＯＵＴは、インバ
ータＩＮＶ１１，ＩＮＶ１２からなるデータ保持回路に
より保持される。そして、保持された信号がノードＮＤ
３に出力される。
ータＩＮＶ１１，ＩＮＶ１２からなるデータ保持回路に
より保持される。そして、保持された信号がノードＮＤ
３に出力される。
【００４７】レベル設定手段において、ｐＭＯＳトラン
ジスタＰ１とｎＭＯＳトランジスタＮ１が電源電圧ＶCC
と接地電位ＧＮＤ間に直列接続されている。ｐＭＯＳト
ランジスタＰ１のゲートは、ノードＮＤ３に接続され、
ｎＭＯＳトランジスタＮ１のゲートは、ノードＮＤ１、
即ちクロック信号ＣＫの入力端子に接続されている。ｐ
ＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ１の
ドレインが共通に接続され、当該接続点により、ノード
ＮＤ４が形成される。なお、ノードＮＤ４は、レベル設
定手段の出力端子を成している。
ジスタＰ１とｎＭＯＳトランジスタＮ１が電源電圧ＶCC
と接地電位ＧＮＤ間に直列接続されている。ｐＭＯＳト
ランジスタＰ１のゲートは、ノードＮＤ３に接続され、
ｎＭＯＳトランジスタＮ１のゲートは、ノードＮＤ１、
即ちクロック信号ＣＫの入力端子に接続されている。ｐ
ＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ１の
ドレインが共通に接続され、当該接続点により、ノード
ＮＤ４が形成される。なお、ノードＮＤ４は、レベル設
定手段の出力端子を成している。
【００４８】このように構成されているレベル設定手段
において、例えば、ノードＮＤ３がローレベルのとき、
ｐＭＯＳトランジスタＰ１がオン状態にあり、ノードＮ
Ｄ４がハイレベル、例えば、電源電圧ＶCCレベルに保持
される。一方、クロック信号ＣＫがハイレベルのとき、
ｎＭＯＳトランジスタＮ１がオン状態にあり、ノードＮ
Ｄ４がローレベル、例えば、接地電位ＧＮＤレベルに保
持される。
において、例えば、ノードＮＤ３がローレベルのとき、
ｐＭＯＳトランジスタＰ１がオン状態にあり、ノードＮ
Ｄ４がハイレベル、例えば、電源電圧ＶCCレベルに保持
される。一方、クロック信号ＣＫがハイレベルのとき、
ｎＭＯＳトランジスタＮ１がオン状態にあり、ノードＮ
Ｄ４がローレベル、例えば、接地電位ＧＮＤレベルに保
持される。
【００４９】なお、ノードＮＤ３の信号レベルとクロッ
ク信号ＣＫのレベルが競合してレベル設定手段に入力さ
れた場合に、即ち、ノードＮＤ３がローレベル、且つク
ロック信号ＣＫがハイレベルに保持されている場合、ｐ
ＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ１が
ともにオン状態になる。回路構成上では、ｐＭＯＳトラ
ンジスタＰ１の駆動能力がｎＭＯＳトランジスタＮ１よ
り大きく設定されるので、上記の場合において、レベル
設定手段の出力端子ＮＤ４がハイレベルに設定される。
即ち、レベル設定手段の入力信号が競合した場合、ｐＭ
ＯＳトランジスタＰ１が優先的にオン状態に保持され、
レベル設定手段の出力信号がハイレベルに保持される。
ク信号ＣＫのレベルが競合してレベル設定手段に入力さ
れた場合に、即ち、ノードＮＤ３がローレベル、且つク
ロック信号ＣＫがハイレベルに保持されている場合、ｐ
ＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ１が
ともにオン状態になる。回路構成上では、ｐＭＯＳトラ
ンジスタＰ１の駆動能力がｎＭＯＳトランジスタＮ１よ
り大きく設定されるので、上記の場合において、レベル
設定手段の出力端子ＮＤ４がハイレベルに設定される。
即ち、レベル設定手段の入力信号が競合した場合、ｐＭ
ＯＳトランジスタＰ１が優先的にオン状態に保持され、
レベル設定手段の出力信号がハイレベルに保持される。
【００５０】ノードＮＤ４の信号レベルは、インバータ
ＩＮＶ１３とｐＭＯＳトランジスタＰ２からなるデータ
保持回路により保持される。保持された信号は遅延回路
ＤＬＹ１０に入力される。
ＩＮＶ１３とｐＭＯＳトランジスタＰ２からなるデータ
保持回路により保持される。保持された信号は遅延回路
ＤＬＹ１０に入力される。
【００５１】遅延回路ＤＬＹ１０は、入力信号の立ち上
がりエッジに対して、時間ｔd だけ遅延させて、遅延信
号を出力する。そして、遅延回路ＤＬＹ１０の出力信号
をインバータＩＮＶ１４により反転され、クロック制御
反転手段の入力信号としてノードＮＤ５に入力される。
がりエッジに対して、時間ｔd だけ遅延させて、遅延信
号を出力する。そして、遅延回路ＤＬＹ１０の出力信号
をインバータＩＮＶ１４により反転され、クロック制御
反転手段の入力信号としてノードＮＤ５に入力される。
【００５２】第７の実施形態は、レベル設定手段とし
て、本発明の第１の実施形態を示す図１におけるＲＳＦ
Ｆ１を図７（ａ）に示す回路で置き換えた回路を用い、
クロック制御反転手段として、やはり本発明の第１の実
施形態を示す図１におけるＤＣＮＴＬ１を図６（ｂ）示
す回路で置き換えた回路を用いたものと本質的に同じで
ある。異なるのはノードの電位がキャパシタに保持され
た容量に依存しているためデータ保持のためのデータ保
持手段を設けている点にあり、それは図１０に於けるノ
ードＮＤ２のレベルを保持する為のインバータＩＮＶ１
２、およびノードＮＤ４のレベルを保持する為のｐＭＯ
ＳトランジスタＰ２である。基本的な動作は実施形態１
と同様であるので動作の詳細な説明は省略する。
て、本発明の第１の実施形態を示す図１におけるＲＳＦ
Ｆ１を図７（ａ）に示す回路で置き換えた回路を用い、
クロック制御反転手段として、やはり本発明の第１の実
施形態を示す図１におけるＤＣＮＴＬ１を図６（ｂ）示
す回路で置き換えた回路を用いたものと本質的に同じで
ある。異なるのはノードの電位がキャパシタに保持され
た容量に依存しているためデータ保持のためのデータ保
持手段を設けている点にあり、それは図１０に於けるノ
ードＮＤ２のレベルを保持する為のインバータＩＮＶ１
２、およびノードＮＤ４のレベルを保持する為のｐＭＯ
ＳトランジスタＰ２である。基本的な動作は実施形態１
と同様であるので動作の詳細な説明は省略する。
【００５３】第８実施形態 図１１は本発明に係る信号変化検出回路の第８の実施形
態を示す回路図である。図示のように、本実施形態の信
号変化検出回路は、図１０に示す第７の実施形態の信号
変化検出回路に較べて、クロック信号ＣＫの入力端子と
ノードＮＤ１との間にインバータＩＮＶ１５が接続さ
れ、さらに，ノードＮＤ２とパルスの出力端子との間
に、インバータＩＮＶ１６が接続されている。なお、本
実施形態の他の構成部分は、図１０に示す第７の実施形
態と基本的に同じであり、図１１では、回路の同じ構成
部分を図１０と同一の符号を用いて表記する。
態を示す回路図である。図示のように、本実施形態の信
号変化検出回路は、図１０に示す第７の実施形態の信号
変化検出回路に較べて、クロック信号ＣＫの入力端子と
ノードＮＤ１との間にインバータＩＮＶ１５が接続さ
れ、さらに，ノードＮＤ２とパルスの出力端子との間
に、インバータＩＮＶ１６が接続されている。なお、本
実施形態の他の構成部分は、図１０に示す第７の実施形
態と基本的に同じであり、図１１では、回路の同じ構成
部分を図１０と同一の符号を用いて表記する。
【００５４】本実施形態では、クロック信号／ＣＫの入
力段にインバータＩＮＶ１５を設けたことにより、クロ
ック信号／ＣＫの波形が不安定な場合に、インバータＩ
ＮＶ１５の論理しきい値電圧により、一旦波形の整形が
行われる。即ち、クロック信号／ＣＫのレベルがインバ
ータＩＮＶ１５のしきい値電圧以下の場合、ノードＮＤ
１がハイレベルに保持され、クロック信号／ＣＫのレベ
ルがインバータＩＮＶ１５のしきい値電圧を越えた場
合、ノードＮＤ１がローレベルに保持される。このた
め、例えば、クロック信号／ＣＫに低いレベルのノイズ
が混入している場合、それがある程度除去され、ノイズ
の影響が抑制される。
力段にインバータＩＮＶ１５を設けたことにより、クロ
ック信号／ＣＫの波形が不安定な場合に、インバータＩ
ＮＶ１５の論理しきい値電圧により、一旦波形の整形が
行われる。即ち、クロック信号／ＣＫのレベルがインバ
ータＩＮＶ１５のしきい値電圧以下の場合、ノードＮＤ
１がハイレベルに保持され、クロック信号／ＣＫのレベ
ルがインバータＩＮＶ１５のしきい値電圧を越えた場
合、ノードＮＤ１がローレベルに保持される。このた
め、例えば、クロック信号／ＣＫに低いレベルのノイズ
が混入している場合、それがある程度除去され、ノイズ
の影響が抑制される。
【００５５】さらに、入力したクロック信号／ＣＫの波
形が、例えば、装置の特性により崩れて、立ち上がり時
間および立ち下がり時間が延びた場合でも、インバータ
ＩＮＶ１５の働きにより、ノードＮＤ１の信号の波形の
特性がある程度改善され、立ち上がりエッジおよび立ち
下がりエッジがともに急峻に整形される。これによっ
て、本実施形態においては、信号変化検出回路の動作安
定性がさらに向上する。
形が、例えば、装置の特性により崩れて、立ち上がり時
間および立ち下がり時間が延びた場合でも、インバータ
ＩＮＶ１５の働きにより、ノードＮＤ１の信号の波形の
特性がある程度改善され、立ち上がりエッジおよび立ち
下がりエッジがともに急峻に整形される。これによっ
て、本実施形態においては、信号変化検出回路の動作安
定性がさらに向上する。
【００５６】また、信号変化検出回路の出力側にインバ
ータＩＮＶ１６を設けることにより、生成されたパルス
がインバータＩＮＶ１６を介して、例えば、ＬＳＩの内
部回路に供給されるので、出力パルス／ＯＵＴの駆動能
力が向上し、且つ供給対象の回路特性によって信号変化
検出回路に与える影響を抑制でき、信号変化検出回路の
動作安定性が図れる。
ータＩＮＶ１６を設けることにより、生成されたパルス
がインバータＩＮＶ１６を介して、例えば、ＬＳＩの内
部回路に供給されるので、出力パルス／ＯＵＴの駆動能
力が向上し、且つ供給対象の回路特性によって信号変化
検出回路に与える影響を抑制でき、信号変化検出回路の
動作安定性が図れる。
【００５７】なお、本実施形態の信号変化検出回路の動
作は、第７の実施形態とほぼ同じであり、ただし、本実
施形態では、クロック信号ＣＫの立ち上がりエッジに応
じてパルスの生成が始まる。即ち、第７の実施形態に較
べて、クロック信号ＣＫが反転して、信号変化検出回路
が駆動される。同様に、出力されるパルス信号／ＯＵＴ
は、第７の実施形態に較べて、波形が反転する。
作は、第７の実施形態とほぼ同じであり、ただし、本実
施形態では、クロック信号ＣＫの立ち上がりエッジに応
じてパルスの生成が始まる。即ち、第７の実施形態に較
べて、クロック信号ＣＫが反転して、信号変化検出回路
が駆動される。同様に、出力されるパルス信号／ＯＵＴ
は、第７の実施形態に較べて、波形が反転する。
【００５８】第９実施形態 図１２は本発明に係る信号変化検出回路の第９の実施形
態を示す回路図である。図示のように、本実施形態の信
号変化検出回路は、図１１に示す第８の実施形態の信号
変化検出回路に較べて異なる点は、クロック信号／ＣＫ
と電源投入検出信号／ＰＯＮを論理合成手段としてＮＡ
ＮＤ１がＩＮＶ１５にかわって設けられている点であ
る。に接続され、さらに，ノードＮＤ２とパルスの出力
端子との間に、インバータＩＮＶ１６が接続されてい
る。
態を示す回路図である。図示のように、本実施形態の信
号変化検出回路は、図１１に示す第８の実施形態の信号
変化検出回路に較べて異なる点は、クロック信号／ＣＫ
と電源投入検出信号／ＰＯＮを論理合成手段としてＮＡ
ＮＤ１がＩＮＶ１５にかわって設けられている点であ
る。に接続され、さらに，ノードＮＤ２とパルスの出力
端子との間に、インバータＩＮＶ１６が接続されてい
る。
【００５９】なお、本実施形態の他の構成部分は、図１
１に示す第８の実施形態と基本的に同じであり、図１２
では、回路の同じ構成部分を図１１と同一の符号を用い
て表記する。動作に関しては／ＰＯＮが“０”レベルの
ときにＮＤ１が“１”レベルとなり、ＮＤ４を“０”に
リセットする以外は第８実施形態と同じである。
１に示す第８の実施形態と基本的に同じであり、図１２
では、回路の同じ構成部分を図１１と同一の符号を用い
て表記する。動作に関しては／ＰＯＮが“０”レベルの
ときにＮＤ１が“１”レベルとなり、ＮＤ４を“０”に
リセットする以外は第８実施形態と同じである。
【００６０】第１０実施形態 図１３は本発明に係る信号変化検出回路の第１０の実施
形態を示す回路図である。図示のように、本実施形態の
信号変化検出回路は、図１１に示す信号変化検出回路の
第８実施形態に較べて、トランスファゲートＴＧ１，Ｔ
Ｇ２およびこれらのトランスファゲートのオン／オフ状
態を制御するフューズ回路が新たに設けられている。
形態を示す回路図である。図示のように、本実施形態の
信号変化検出回路は、図１１に示す信号変化検出回路の
第８実施形態に較べて、トランスファゲートＴＧ１，Ｔ
Ｇ２およびこれらのトランスファゲートのオン／オフ状
態を制御するフューズ回路が新たに設けられている。
【００６１】トランスファゲートＴＧ１の入力端子は、
インバータＩＮＶ１４の出力端子に接続され、出力端子
はノードＮＤ５に接続されている。トランスファゲート
ＴＧ２の入力端子は、インバータＩＮＶ１５の出力端子
に接続され、出力端子はノードＮＤ５に接続されてい
る。
インバータＩＮＶ１４の出力端子に接続され、出力端子
はノードＮＤ５に接続されている。トランスファゲート
ＴＧ２の入力端子は、インバータＩＮＶ１５の出力端子
に接続され、出力端子はノードＮＤ５に接続されてい
る。
【００６２】フューズＦ１の一方の端子が電源電圧ＶCC
に接続され、他方の端子がｎＭＯＳトランジスタＮ３の
ドレインに接続されている。ｎＭＯＳトランジスタＮ３
のソースは接地されている。さらに、インバータＩＮＶ
１７の入力端子は、ｎＭＯＳトランジスタＮ３のドレイ
ンに接続され、出力端子はｎＭＯＳトランジスタＮ３の
ゲートとともにノードＮＤ６に接続されている。
に接続され、他方の端子がｎＭＯＳトランジスタＮ３の
ドレインに接続されている。ｎＭＯＳトランジスタＮ３
のソースは接地されている。さらに、インバータＩＮＶ
１７の入力端子は、ｎＭＯＳトランジスタＮ３のドレイ
ンに接続され、出力端子はｎＭＯＳトランジスタＮ３の
ゲートとともにノードＮＤ６に接続されている。
【００６３】トランスファゲートＴＧ１を構成するｐＭ
ＯＳトランジスタとトランスファゲートＴＧ２を構成す
るｎＭＯＳトランジスタのゲートは、ともにノードＮＤ
６に接続され、トランスファゲートＴＧ１を構成するｎ
ＭＯＳトランジスタとトランスファゲートＴＧ２を構成
するｐＭＯＳトランジスタのゲートは、ともにインバー
タＩＮＶ１８の出力端子に接続されている。なお、イン
バータＩＮＶ１８の入力端子はノードＮＤ６に接続され
ている。
ＯＳトランジスタとトランスファゲートＴＧ２を構成す
るｎＭＯＳトランジスタのゲートは、ともにノードＮＤ
６に接続され、トランスファゲートＴＧ１を構成するｎ
ＭＯＳトランジスタとトランスファゲートＴＧ２を構成
するｐＭＯＳトランジスタのゲートは、ともにインバー
タＩＮＶ１８の出力端子に接続されている。なお、イン
バータＩＮＶ１８の入力端子はノードＮＤ６に接続され
ている。
【００６４】このため、フューズＦ１が接続した状態で
は、ノードＮＤ６がローレベルに保持され、インバータ
ＩＮＶ１８の出力端子がハイレベルに保持される。この
ため、あトランスファゲートＴＧ１がオン状態、トラン
スファゲートＴＧ２がオフ状態にそれぞれ設定される。
は、ノードＮＤ６がローレベルに保持され、インバータ
ＩＮＶ１８の出力端子がハイレベルに保持される。この
ため、あトランスファゲートＴＧ１がオン状態、トラン
スファゲートＴＧ２がオフ状態にそれぞれ設定される。
【００６５】これにより、本実施形態の信号変化検出回
路は、図１１に示す第８の実施形態とほぼ同じ構成を有
しており、第８の実施形態と同様に動作する。即ち、ク
ロック信号／ＣＫの立ち上がりエッジに応じて、遅延回
路ＤＬＹ１０の遅延時間ｔdにより設定された幅を持つ
負のパルス／ＯＵＴが生成される。
路は、図１１に示す第８の実施形態とほぼ同じ構成を有
しており、第８の実施形態と同様に動作する。即ち、ク
ロック信号／ＣＫの立ち上がりエッジに応じて、遅延回
路ＤＬＹ１０の遅延時間ｔdにより設定された幅を持つ
負のパルス／ＯＵＴが生成される。
【００６６】一方、フューズＦ１を切断することによ
り、ノードＮＤ６がハイレベルに保持され、インバータ
ＩＮＶ１８の出力端子をローレベルに保持される。これ
に応じて、トランスファゲートＴＧ１がオフ状態、トラ
ンスファゲートＴＧ２がオン状態にそれぞれ設定され
る。この場合、インバータＩＮＶ１４の出力端子とノー
ドＮＤ５が分離されて、信号変化検出回路の通常の動作
が行われない。ノードＮＤ５とノードＮＤ１にともにイ
ンバータＩＮＶ１５の出力端子に接続され、クロック信
号ＣＫの反転信号が供給される。
り、ノードＮＤ６がハイレベルに保持され、インバータ
ＩＮＶ１８の出力端子をローレベルに保持される。これ
に応じて、トランスファゲートＴＧ１がオフ状態、トラ
ンスファゲートＴＧ２がオン状態にそれぞれ設定され
る。この場合、インバータＩＮＶ１４の出力端子とノー
ドＮＤ５が分離されて、信号変化検出回路の通常の動作
が行われない。ノードＮＤ５とノードＮＤ１にともにイ
ンバータＩＮＶ１５の出力端子に接続され、クロック信
号ＣＫの反転信号が供給される。
【００６７】このため、ｐＭＯＳトランジスタＰ３，Ｐ
４およびｎＭＯＳトランジスタＮ２から構成されたクロ
ック制御反転手段は、通常のインバータと同じように機
能し、インバータＩＮＶ１５の出力信号をさらに反転し
て、ノードＮＤ２に出力する。この場合に、信号変化検
出回路の出力パルス／ＯＵＴは、入力したクロック信号
ＣＫの反転信号になる。
４およびｎＭＯＳトランジスタＮ２から構成されたクロ
ック制御反転手段は、通常のインバータと同じように機
能し、インバータＩＮＶ１５の出力信号をさらに反転し
て、ノードＮＤ２に出力する。この場合に、信号変化検
出回路の出力パルス／ＯＵＴは、入力したクロック信号
ＣＫの反転信号になる。
【００６８】このように、フューズＦ１およびその接
続、または切断によりオン／オフ状態が制御されるトラ
ンスファゲートＴＧ１，ＴＧ２を設けることにより、Ｌ
ＳＩテスト時に、例えば、外部から入力したクロック信
号ＣＫのパルス幅を可変にして、これに応じてＬＳＩの
内部回路に供給されるパルス／ＯＵＴの幅が設定され、
それぞれ設定したパルス幅におけるＬＳＩ内部回路の動
作を容易に検証することができる。
続、または切断によりオン／オフ状態が制御されるトラ
ンスファゲートＴＧ１，ＴＧ２を設けることにより、Ｌ
ＳＩテスト時に、例えば、外部から入力したクロック信
号ＣＫのパルス幅を可変にして、これに応じてＬＳＩの
内部回路に供給されるパルス／ＯＵＴの幅が設定され、
それぞれ設定したパルス幅におけるＬＳＩ内部回路の動
作を容易に検証することができる。
【００６９】
【発明の効果】以上説明したように、本発明の信号変化
検出回路によれば、入力信号の波形に依存せず、主に、
内部の遅延回路の遅延時間によりパルス幅が定まること
により、安定したパルス幅の検出パルス信号を得ること
ができ、且つ高速にパルスを発生することができる。
検出回路によれば、入力信号の波形に依存せず、主に、
内部の遅延回路の遅延時間によりパルス幅が定まること
により、安定したパルス幅の検出パルス信号を得ること
ができ、且つ高速にパルスを発生することができる。
【図１】本発明に係る信号変化検出回路の第１の実施形
態を示す回路図である。
態を示す回路図である。
【図２】図１の信号変化検出回路の動作を示すタイミン
グチャートである。
グチャートである。
【図３】本発明に係る信号変化検出回路の第２の実施形
態を示す回路図である。
態を示す回路図である。
【図４】図３の信号変化検出回路の動作を示すタイミン
グチャートである。
グチャートである。
【図５】伝達制御回路の変形例を示す回路図である。
【図６】伝達制御回路の他の変形例を示す回路図であ
る。
る。
【図７】フリップフロップの変形例を示す回路図であ
る。
る。
【図８】アドレス遷移検出回路を示す図である。
【図９】図８の検出回路の動作を示すタイミングチャー
トである。
トである。
【図１０】本発明に係る信号変化検出回路の第７の実施
形態を示す回路図である。
形態を示す回路図である。
【図１１】本発明に係る信号変化検出回路の第８の実施
形態を示す回路図である。
形態を示す回路図である。
【図１２】本発明に係る信号変化検出回路の第９の実施
形態を示す回路図である。
形態を示す回路図である。
【図１３】本発明に係る信号変化検出回路の第１０の実
施形態を示す回路図である。
施形態を示す回路図である。
【図１４】従来の信号変化検出回路の一例を示す回路図
である。
である。
【図１５】図１４の信号変化検出回路の動作を示すタイ
ミングチャートである。
ミングチャートである。
【図１６】従来の信号変化検出回路の他の例を示す回路
図である。
図である。
【図１７】図１６の信号変化検出回路の動作を示すタイ
ミングチャートである。
ミングチャートである。
１０…立ち上がりエッジ検出回路、２０…立ち下がり検
出回路、３０…ＯＲゲート、４０…アドレス遷移検出回
路、ＤＣＮＴＬ１，ＤＣＮＴＬ２…伝達制御回路、ＲＳ
ＦＦ１，ＲＳＦＦ２…フリップフロップ回路、ＬＡＴ
１，ＬＡＴ２…ラッチ回路、ＤＬＹ１，ＤＬＹ２，ＤＬ
Ｙ３，ＤＬＹ１０…遅延回路、ＩＮＶ１，ＩＮＶ２，Ｉ
ＮＶ３，ＩＮＶ４，ＩＮＶ１１，…，ＩＮＶ１８…イン
バータ、ＡＧＴ１…ＡＮＤゲート、ＯＧＴ１…ＯＲゲー
ト、ＮＲＧＴ１，ＮＲＧＴ２…ＮＯＲゲート、ＮＡＧＴ
１，ＮＡＧＴ２，ＮＡＮＤ１…ＮＡＮＤゲート、ＭＰ
１，ＭＰ２，Ｐ１，Ｐ２，Ｐ３，Ｐ４…ｐＭＯＳトラン
ジスタ、ＭＮ１，ＭＮ２，Ｎ１，Ｎ２，Ｎ３…ｎＭＯＳ
トランジスタ、Ｆ１…フューズ、ＶCC…電源電圧、Ｖdd
…電源電圧、ＶSS…共通電位、ＧＮＤ…接地電位。
出回路、３０…ＯＲゲート、４０…アドレス遷移検出回
路、ＤＣＮＴＬ１，ＤＣＮＴＬ２…伝達制御回路、ＲＳ
ＦＦ１，ＲＳＦＦ２…フリップフロップ回路、ＬＡＴ
１，ＬＡＴ２…ラッチ回路、ＤＬＹ１，ＤＬＹ２，ＤＬ
Ｙ３，ＤＬＹ１０…遅延回路、ＩＮＶ１，ＩＮＶ２，Ｉ
ＮＶ３，ＩＮＶ４，ＩＮＶ１１，…，ＩＮＶ１８…イン
バータ、ＡＧＴ１…ＡＮＤゲート、ＯＧＴ１…ＯＲゲー
ト、ＮＲＧＴ１，ＮＲＧＴ２…ＮＯＲゲート、ＮＡＧＴ
１，ＮＡＧＴ２，ＮＡＮＤ１…ＮＡＮＤゲート、ＭＰ
１，ＭＰ２，Ｐ１，Ｐ２，Ｐ３，Ｐ４…ｐＭＯＳトラン
ジスタ、ＭＮ１，ＭＮ２，Ｎ１，Ｎ２，Ｎ３…ｎＭＯＳ
トランジスタ、Ｆ１…フューズ、ＶCC…電源電圧、Ｖdd
…電源電圧、ＶSS…共通電位、ＧＮＤ…接地電位。
Claims (23)
- 【請求項１】入力信号端子と、 セット入力端子とリセット入力端子のうち、一方の入力
端子を優先入力端子とするセットリセットフリップフロ
ップ手段と、 入力端子が上記セットリセットフリップフロップの出力
とカップリングする遅延手段と、 制御端子を有し、上記制御端子に入力される第１のレベ
ルの制御信号に応答して入力信号を保持し、上記制御端
子に入力される第２のレベルの制御信号に応答して上記
入力信号を伝達し、上記第１のレベルあるいは第２のレ
ベルのうち何れかのレベルを有する上記入力信号のみを
伝達する信号伝達制御手段とを有し、 信号変化検出信号の出力端子は、上記信号伝達制御手段
の出力に結合され、 入力信号端子は、上記セットリセットフリップフロップ
手段の上記優先入力端子および上記信号伝達制御手段の
制御端子に結合され、 上記信号伝達制御手段の出力が上記セットリセットフリ
ップフロップ手段の他方の入力端子に結合して構成さ
れ、 上記入力信号の第１のレベルから第２のレベルへの変化
に応じて所定幅のパルス信号を発生し、上記入力信号の
第２のレベルから第１のレベルへの変化に対しては上記
パルス信号の発生を抑止する信号変化検出回路。 - 【請求項２】入力信号端子と、 セット入力端子とリセット入力端子のうち、何れか一方
の端子を優先入力とするセットリセットフリップフロッ
プ手段と、 入力端子が上記セットリセットフリップフロップの出力
とカップリングする遅延手段と、 制御端子を有し、上記制御端子に入力される第１のレベ
ルの制御信号に応答して入力信号を保持し、上記制御端
子に入力される第２のレベルの制御信号に応答して上記
入力信号を伝達し、上記第１のレベルあるいは第２のレ
ベルのうち何れかのレベルを有する上記入力信号を伝達
する信号伝達制御手段と、 上記信号伝達制御手段の出力信号のうち、第１のレベル
または第２のレベルの何れか一つを保持する信号保持手
段とを有し、 信号変化検出信号の出力端子は、上記信号保持手段の出
力に結合され、 上記入力信号端子は上記セットリセットフリップフロッ
プ手段の一方の入力端子および上記信号伝達制御手段の
制御端子に結合され、 上記信号保持手段の出力端子が上記セットリセットフリ
ップフロップ手段の他方の入力端子に結合して構成さ
れ、 入力信号の第１のレベルから第２のレベルへの変化に応
じて所定幅のパルス信号を発生し、上記入力信号の第２
のレベルから第１のレベルへの変化に対しては上記パル
ス信号の発生を抑止する信号変化検出回路。 - 【請求項３】上記信号伝達制御手段は、相補型反転増幅
回路の第１の電源端子と第２の電源端子間に上記相補型
反転増幅回路を構成するトランジスタと直列に上記制御
端子を入力とするトランジスタが接続された請求項２記
載の信号変化検出回路。 - 【請求項４】上記セットリセットフリップフロップ手段
は、第１および第２のトランジスタが第１の電源端子と
第２の電源端子間に接続され、その接続中点を出力端子
として構成され、上記一方の端子が上記第１または第２
のトランジスタのゲート電極に結合した請求項１記載の
信号変化検出回路。 - 【請求項５】上記第１および第２のトランジスタは同一
導電型の絶縁ゲート型電界効果トランジスタである請求
項４記載の信号変化検出回路。 - 【請求項６】上記セットリセットフリップフロップ手段
は、第１および第２のトランジスタが第１の電源端子と
第２の電源端子間に接続され、その接続中点を出力端子
として構成され、上記一方の端子が上記第１または第２
のトランジスタのゲート電極に結合した請求項２記載の
信号変化検出回路。 - 【請求項７】上記第１および第２のトランジスタは同一
導電型の絶縁ゲート型電界効果トランジスタである請求
項６記載の信号変化検出回路。 - 【請求項８】上記信号伝達制御手段の出力信号のうち、
第１のレベルまたは第２のレベルの何れか一つを保持す
る信号保持手段を有する請求項１記載の信号変化検出回
路。 - 【請求項９】上記信号保持手段は、ドレインが上記信号
伝達手段の出力端子に接続され、ソースが第２の電源電
圧に接続され、ゲートに上記信号伝達手段の出力信号の
反転信号が印加されるトランジスタを有する請求項８記
載の信号変化検出回路。 - 【請求項１０】上記信号保持手段は、ドレインが上記信
号伝達手段の出力端子に接続され、ソースが第１の電源
電圧に接続され、ゲートに上記信号伝達手段の出力信号
の反転信号が印加されるトランジスタを有する請求項２
記載の信号変化検出回路。 - 【請求項１１】初期状態時に、上記データ保持手段の出
力信号を所定のレベルに設定する初期設定手段を有する
請求項８記載の信号変化検出回路。 - 【請求項１２】初期状態時に、上記データ保持手段の出
力信号を所定のレベルに設定する初期設定手段を有する
請求項２記載の信号変化検出回路。 - 【請求項１３】入力信号の立ち上がりエッジを検出する
第１の検出回路と、 入力信号の立ち下がりエッジを検出する第２の検出回路
と、 上記第１および第２の検出回路の検出信号の論理和を出
力する論理回路とを有する信号変化検出回路。 - 【請求項１４】上記入力信号は、アドレス信号の変化を
示すアドレス遷移信号である請求項１３記載の信号変化
検出回路。 - 【請求項１５】入力したクロック信号に応じて所定のパ
ルス幅を有するパルス信号を生成する信号変化検出回路
であって、 上記クロック信号の入力タイミングで入力信号を反転
し、反転信号を出力するクロック制御反転手段と、 上記クロック信号の入力タイミングに応じて、出力信号
を第１のレベルに保持し、上記クロック制御反転手段の
出力信号の入力タイミングに応じて、出力信号を第２の
レベルに保持するレベル設定手段と、 上記レベル設定手段の出力信号を所定の遅延時間だけ遅
延し、遅延信号を上記クロック制御反転手段の入力信号
として出力する遅延手段とを有する信号変化検出回路。 - 【請求項１６】上記遅延手段は、上記レベル設定手段の
出力信号が上記第１のレベルから上記第２のレベルへの
レベル変化エッジを、上記所定の遅延時間だけ遅延させ
る請求項１５記載の信号変化検出回路。 - 【請求項１７】上記クロック制御反転手段の出力信号を
保持する第１のデータ保持手段を有する請求項１５記載
の信号変化検出回路。 - 【請求項１８】上記第１のデータ保持手段は、上記クロ
ック制御反転手段の出力信号が上記第１のレベルにある
とき、当該第１のレベルを保持する請求項１７記載の信
号変化検出回路。 - 【請求項１９】上記レベル設定手段の出力信号レベルを
保持する第２のデータ保持手段を有する請求項１５記載
の信号変化検出回路。 - 【請求項２０】上記第２のデータ保持手段は、上記レベ
ル設定手段の出力信号が上記第２のレベルにあるとき、
当該第２のレベルを保持する請求項１９記載の信号変化
検出回路。 - 【請求項２１】電源投入時、上記レベル設定手段の出力
信号を上記第１または第２のレベルの何れかに設定する
初期設定手段を有する請求項１５記載の信号変化検出回
路。 - 【請求項２２】電源投入検出手段と、 当該電源投入検出手段の出力と上記クロック信号とを合
成し、合成した信号を上記クロック信号の入力端子に入
力する論理合成手段とを有する請求項１５記載の信号変
化検出回路。 - 【請求項２３】上記クロック信号入力および上記クロッ
ク制御反転手段の出力信号が競合して上記レベル設定手
段に入力されたとき、当該レベル設定手段は、上記クロ
ック制御反転手段の出力信号を優先して出力信号レベル
を設定する請求項１５記載の信号変化検出回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11377198A JP3903588B2 (ja) | 1997-07-31 | 1998-04-23 | 信号変化検出回路 |
| US09/124,830 US6081144A (en) | 1997-07-31 | 1998-07-30 | Signal change detection circuit |
| EP98401965A EP0895356A3 (de) | 1997-07-31 | 1998-07-31 | Signalwechsel-Erkennungsschaltung |
Applications Claiming Priority (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20618697 | 1997-07-31 | ||
| JP9-206186 | 1997-07-31 | ||
| JP9-248450 | 1997-09-12 | ||
| JP24845097 | 1997-09-12 | ||
| JP9-357916 | 1997-12-25 | ||
| JP35791697 | 1997-12-25 | ||
| JP11377198A JP3903588B2 (ja) | 1997-07-31 | 1998-04-23 | 信号変化検出回路 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPH11243328A true JPH11243328A (ja) | 1999-09-07 |
| JPH11243328A5 JPH11243328A5 (ja) | 2005-08-11 |
| JP3903588B2 JP3903588B2 (ja) | 2007-04-11 |
Family
ID=27470111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11377198A Expired - Fee Related JP3903588B2 (ja) | 1997-07-31 | 1998-04-23 | 信号変化検出回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6081144A (ja) |
| EP (1) | EP0895356A3 (ja) |
| JP (1) | JP3903588B2 (ja) |
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| JP5871592B2 (ja) | 2011-12-02 | 2016-03-01 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | パルス幅調整回路および方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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- 1998-04-23 JP JP11377198A patent/JP3903588B2/ja not_active Expired - Fee Related
- 1998-07-30 US US09/124,830 patent/US6081144A/en not_active Expired - Fee Related
- 1998-07-31 EP EP98401965A patent/EP0895356A3/de not_active Withdrawn
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0895356A2 (en) | 1999-02-03 |
| JP3903588B2 (ja) | 2007-04-11 |
| US6081144A (en) | 2000-06-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050117 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050117 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060919 |
|
| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110119 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120119 Year of fee payment: 5 |
|
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