JPH11243328A5 - - Google Patents

Description

【０００２】
【従来の技術】
外部から入力された同期信号、例えば、クロック信号に同期して動作する集積回路において、その外部クロック信号に同期して、内部で一定の幅を持つパルスを生成することがある。一般的に、このような機能は単安定マルチバイブレータにより実現できる。単安定マルチバイブレータは、外部クロック信号の波形に依存せず、外部クロック信号のレベル変化のエッジ、例えば、立ち上がりエッジまたは立ち下がりエッジに同期して所望の幅を持つパルスを生成する。このように外部クロック信号に同期して、ＬＳＩ（集積回路）内部でパルスを生成し、それに応じてＬＳＩの内部動作を制御することによって、内部回路の動作の安定性が図れる。

外部クロック信号波形が変動する要因は、使用条件、装置の特性、ノイズなどによるものがある。例えば、ＬＳＩの使用条件に応じて、外部クロック信号の周波数、デューティ比、ロジックの高（ハイ）レベルの電圧および低（ロー）レベルの電圧が変化する。または、装置の特性により、外部クロック信号の立ち上がり時間および立ち下がり時間が影響される。さらに、リンギング、オーバーシュートおよびアンダシュートなどの波形ひずみにより、外部クロック信号の波形が崩れることがある。

パルス幅が伸長されたパルスＣに対して、インバータＩＮＶ２、遅延回路ＤＬＹ３およびＡＮＤゲートＡＮＤ２からなる信号変化検出回路により、一定の幅を有するパルスＥが生成される。ここで、例えば遅延回路ＤＬＹ３の遅延時間をｔｄ２とすると、図１７に示すように、幅ｔｄ２のパルスＥが生成される。且つ、入力信号Ａの幅が狭い場合でも、遅延回路ＤＬＹ２の遅延時間ｔｄ１を十分長く設定することにより、正常な幅のパルスＥを生成可能である。即ち、図１４に示す信号変化検出回路が持つ課題をある程度は回避可能である。

【００２１】
【発明の実施の形態】
第１実施形態
図１は本発明に係る信号変化検出回路の第１の実施形態を示す回路図である。
図示のように、本例の信号変化検出回路は、セット優先セットリセットフリップフロップ（以下、単にフリップフロップという）ＲＳＦＦ１と、遅延回路ＤＬＹ１と、高（ハイ）レベルの信号をクロック制御し、低（ロー）レベルの信号を通過させる信号伝達制御回路ＤＣＮＴＬ１と、信号変化検出回路の内部ノードＮＤ₀₁の信号レベルを保持するラッチ回路ＬＡＴ１とにより構成されている。

次いで、入力信号Ｓ_INが"１"から"０"に、即ち、ハイレベルからローレベルに変化すると、伝達制御回路ＤＣＮＴＬ１において、ｐＭＯＳトランジスタＭＰ１が導通し、出力が"１"に反転する。また、出力信号Ｓ_OUT 、即ちフリップフロップＲＳＦＦ１のセット入力Ｓが"１"に変化することにより、フリップフロップＲＳＦＦ１がセットされ、反転出力信号Ｂは"０"に変化する。反転出力信号Ｂを遅延させた信号Ｂｄは、遅延回路ＤＬＹ１の遅延時間τだけ遅れて"０"に反転する。遅延回路ＤＬＹ１の出力信号Ｂｄが"０"に反転すると、伝達制御回路ＤＣＮＴＬ１は入力信号Ｓ_INの信号レベルにかかわらず信号"０"を通過させるため、信号変化検出回路の出力信号Ｓ_OUT は"０"に反転し、ほぼ遅延回路ＤＬＹ１の遅延時間τに相当する幅のパルスを出力する。即ち、図１に示す回路は、入力信号Ｓ_INの"１"から"０"への信号変化（立ち下がりエッジ）を検出する信号変化検出回路として動作する。

第２実施形態
図３は本発明の第２の実施形態を示す回路図である。本実施形態において、第１の実施形態と異なるのは、フリップフロップＲＳＦＦ２の入力および出力の極性が第１実施形態と逆になることと、伝達制御回路ＤＣＮＴＬ２は入力信号Ｓ_INが"１"（ハイ）レベルのときデータ信号を通過させ、データ信号の"１"レベルを無条件に通過させることと、ラッチ回路ＬＡＴ２はノードＮＤ₀₂の"１"レベル、即ち、ハイレベルを保持することである。

第５実施形態
優先入力つきセットリセットフリップフロップの例を、図７に示す。
図７（ａ）は優先入力側のトランジスタの駆動能力を他方に対して大きく設定することにより、セット優先にもリセット優先にもなる例である。
同図（ｂ）及び同図（ｃ）はソースフォロア側の入力に対し、他方の入力が優先入力となる例である。通常同一サイズのトランジスタを用いても、十分駆動能力の比はとれる。

さらに、入力したクロック信号／ＣＫの波形が、例えば、装置の特性により歪み、立ち上がり時間および立ち下がり時間が延びた場合でも、インバータＩＮＶ１５の働きにより、ノードＮＤ１の信号の波形の特性がある程度改善され、立ち上がりエッジおよび立ち下がりエッジがともに急峻に整形される。これによって、本実施形態においては、信号変化検出回路の動作安定性がさらに向上する。

第９実施形態
図１２は本発明に係る信号変化検出回路の第９の実施形態を示す回路図である。
図示のように、本実施形態の信号変化検出回路は、図１１に示す第８の実施形態の信号変化検出回路に較べて異なる点は、クロック信号／ＣＫと電源投入検出信号／ＰＯＮを論理合成手段としてＮＡＮＤ１がＩＮＶ１５にかわって設けられている点である。さらに、ノードＮＤ２とパルスの出力端子との間に、インバータＩＮＶ１６が接続されている。

このため、フューズＦ１が接続した状態では、ノードＮＤ６がローレベルに保持され、インバータＩＮＶ１８の出力端子がハイレベルに保持される。このため、トランスファゲートＴＧ１がオン状態、トランスファゲートＴＧ２がオフ状態にそれぞれ設定される。