JPH11243339A - セルアレイ回路 - Google Patents

セルアレイ回路

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JPH11243339A JP10369924A JP36992498A JPH11243339A JP H11243339 A JPH11243339 A JP H11243339A JP 10369924 A JP10369924 A JP 10369924A JP 36992498 A JP36992498 A JP 36992498A JP H11243339 A JPH11243339 A JP H11243339A
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Abstract

(57)【要約】 【課題】 異なる行と列内での階段状及び対称な誤差の
累積を２次元的に相殺する高精度のセルアレイ回路の実
現。 【解決手段】 セルアレイ回路において、アレイ22のセ
ルに所定の選択シーケンス、例えば魔方陣に従って各順
番位置を割り当て、割り当てられた順番位置はアレイの
異なる行のシーケンス位置の合計を等しくする傾向にあ
るか、又はアレイの異なる列のシーケンス位置の合計を
等しくする傾向にあり、行又は列に対するシーケンス位
置の合計は関係する行と列におけるセルのそれぞれの順
番位置の合計により決定され、スイッチ回路41-416は割
り当てられた順番位置が印加された値より小さなセルを
選択し、選択されたセルにより生成される各電流を合計
経路Ａ上の出力電流として累積する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、例えばデジタル−
アナログ変換器（ＤＡＣ）などに使用されるセル・アレ
イ回路(cell array circuit)に関する。
【０００２】
【従来の技術】図１は、いわゆる「電流ステアリング(c
urrent-steering)」型の従来のデジタル−アナログ変換
器（ＤＡＣ）の部分を示す図である。ＤＡＣ１は、ｍビ
ットのデジタル入力ワード(m-bit digital input word)
（Ｄ１からＤｍ）を対応するアナログ出力信号に変換す
るように設計されている。
【０００３】ＤＡＣ１は、複数（ｎ個）の同一の電流源
２1 から２n を有する。ここで、ｎは２m −１である。
各電流源２は、実質的に一定の電流Ｉを通す。ＤＡＣ１
は、更にｎ個の電流源２1 から２n にそれぞれ対応する
複数の差動スイッチ回路４1から４n を有する。各差動
スイッチ回路４は、対応する電流源２に接続され、電流
源により生成された電流Ｉを、変換器の第１の接続線Ａ
に接続される第１の端子又は変換器の第２の接続線Ｂに
接続される第２の端子のいずれかに切り換える。
【０００４】各差動スイッチ回路４は、以下に説明され
る理由で「温度計コード化信号(thermometer-coded sig
nals) 」と呼ばれる複数の制御信号Ｔ１からＴｎの１つ
を受け、関係する信号の値に従ってその第１の端子又は
第２の端子のいずれかを選択する。ＤＡＣ１の第１の出
力電流ＩA は、差動スイッチ回路の第１の端子に配給さ
れる各電流の和であり、ＤＡＣ１の第２の出力電流ＩB
は、差動スイッチ回路の第２の端子に配給される各電流
の和である。
【０００５】アナログ出力信号は、ＤＡＣ１の第１の出
力電流ＩA を抵抗Ｒで減衰させることにより生成される
電圧ＶA と、変換器の第２の出力電流ＩB を他の抵抗Ｒ
で減衰させることにより生成される電圧ＶB との差電圧
ＶA −ＶB である。図１のＤＡＣにおいて、温度計コー
ド化信号Ｔ１からＴｎは、２値温度計デコーダ６によっ
て２値入力ワードＤ１からＤｍから導出される。デコー
ダ６は次のように動作する。
【０００６】２値入力ワードＤ１からＤｍが最小値を有
する時、温度計コード化信号Ｔ１からＴｎは、各差動ス
イッチ回路４1 −４n がその第２の端子を選択して、す
べての電流源２1 −２n が第２の接続線に接続されるよ
うな信号である。この状態では、ＶA ＝０で、ＶB ＝ｎ
ＩＲである。アナログ出力信号ＶA −ＶB ＝−ｎＩＲで
ある。
【０００７】２値入力ワードＤ１からＤｍの値が漸進的
に増加する時、デコーダ６により生成される温度計コー
ド化信号Ｔ１からＴｎは、既に選択されたいかなる差動
スイッチ回路もその第１の端子が第２の端子に戻される
ことなしに、（差動スイッチ回路４1 から始まる）多く
の差動スイッチ回路がそれぞれの第１の端子を選択する
ような信号である。２値入力ワードＤ１からＤｍが値ｉ
を有する時、最初のｉ個の差動スイッチ回路４1 −４i
はそれぞれの第１の端子を選択し、残りのｎ−ｉ個の差
動スイッチ回路４i+1 −４n はそれぞれの第２の端子を
選択する。アナログ出力信号ＶA −ＶB は（２ｉ−ｎ）
ＩＲに等しい。
【０００８】図２に示すように、２値温度計デコーダ６
によって発生される温度計コード化信号Ｔ１からＴｎ
は、ｒ番目の信号Ｔｒが活性化される（“１”にセット
される）時にそれより下の順序の信号Ｔ１からＴｒ−１
も活性化されることが知られているいわゆる温度計コー
ドに従う。温度計コード化は電流ステアリング型のＤＡ
Ｃでは一般的であるが、それは２値入力ワードが増加し
た時に、既に線Ａに切り換えられているいかなる電流源
も他の線Ｂに切り換えられることなしに、より多くの電
流源が第１の接続線Ａに切り換えられるためである。従
って、ＤＡＣの入力／出力特性は単調であり、入力ワー
ドにおける“１”の変化の結果起きるサージ衝撃（イン
パルス）が小さい。
【０００９】図１の構成における電流源２と対応する差
動スイッチ回路４の個数は非常に大きく、特にｍが６以
上の時には大きくなる。例えば、ｍ＝６の時には、ｎ＝
６３であり、６３個の電流源と６３個の差動スイッチ回
路が必要である。このような多数の電流源を扱い、温度
計信号を異なる差動スイッチ回路に効率よく配給するの
を可能にするため、電流源と差動スイッチ回路を２次元
のセルアレイとして配列し、各セルが１個の電流源と関
係する差動スイッチ回路を有するようにすることが提案
されている。この配列を図３に示す。
【００１０】図３において、６４個のセルＣＬijは、８
個の行（ロウ）と８個の列（コラム）を有する８×８の
正方形アレイに配置されている。図３において、各セル
に付されているサフィックスの最初の数字は、そのセル
の位置する行を表し、サフィックスの２番目の数字は、
そのセルの位置する列を表す。従って、セルＣＬ18は１
行目の８列目にあるセルである。
【００１１】各セルＣＬijは、それ固有の電流源２と固
有の差動スイッチ回路４とを有する。図１のＤＡＣで
は、図示のように、アレイのセルのそれぞれの第１の端
子は、ＤＡＣの第１の接続線Ａに同時に接続され、アレ
イのセルのそれぞれの第２の端子は、ＤＡＣの第１の接
続線Ｂに同時に接続される。アレイのすべてのセルにそ
れぞれ異なる温度計コード化信号を発生及び供給しなく
てもよいようにするために、２段ステージのデコードプ
ロセスが使用され、２値の入力ワードＤ１−Ｄ６が、異
なるセルで必要な各温度計コード化制御信号Ｔに入力さ
れる。この２段ステージのデコードプロセスの第１のス
テージは、各行と列のデコーダ１２と１４により実行さ
れ、第２ステージは各セルに設けられたローカルデコー
ダ１６により実行される。
【００１２】２値入力ワードの下位３ビットＤ１−Ｄ３
は列デコーダ１４に印加され、列デコーダ１４は図２に
従って７個の温度計コード化列選択信号を導出する。行
デコーダ１２は、入力ワードの上位３ビットＤ４−Ｄ６
を受け、同様に図２に従って７個の温度計コード化行選
択信号を導出する。行と列の選択信号はアレイのセルに
分配される。
【００１３】各セルにおいては、ローカルデコーダ１６
が、行と列の選択信号を合わせて、関係するセルの差動
スイッチ回路４用の必要なローカル制御信号Ｔを導出す
る。実際には、各セルのローカルデコーダ１６が７個す
べての行と列の選択信号を使用して必要なローカル制御
信号Ｔを発生させる必要はない。これは、いかなるデジ
タル入力ワードに対しても、マトリクスの行は異なる３
つの状態の１つ、すなわち（１）行のすべてのセルのそ
れぞれの差動スイッチ回路が第２の端子を選択する行、
（２）行のすべてのセルのそれぞれの差動スイッチ回路
が第１の端子を選択する行、（３）行の１個以上のセル
の差動スイッチ回路は第２の端子を選択するが、行の１
個以上の他のセルの差動スイッチ回路は第１の端子を選
択する行である。これらの限定された可能性の観点か
ら、各ローカルデコーダが、行選択信号ｒn とｒn+1 の
２つと列選択信号ｃn を単に合わせるだけでそのローカ
ル制御信号Ｔを導出することが可能である。
【００１４】図３においてセルＣＬijに割り当てられる
数はシーケンスを示し、そのシーケンスでは、セルが活
性化（又は制御）されて、それらのそれぞれの第２の端
子の選択からそれらのそれぞれの第１の端子の選択に変
化する。活性化シーケンスは、アレイ中のセルの物理的
な順番に従い、行１から開始してその行のセルを列の順
に順番に活性化し、次に行２を行うという具合にアレイ
の連続した各行に対して同様に行う。図３の配置で生じ
る１つの問題は、アレイの異なるセルのそれぞれの電流
源２の出力電流は一様であるべきであるが、実際にはセ
ルの実出力電流はいろいろな原因による非一様性の問題
がある。
【００１５】例えば、電源供給線に沿った電圧降下は、
図４の（Ａ）に示すように、行又は列に沿った階段状の
誤差を生じる。この場合、関係する行又は列の第１の４
個のセルにおける電流源は負の誤差を有し、その誤差に
より出力電流の平均の低下を生じる。これらの負の誤差
は関係する行又は列の中心に向かって減少する。関係す
る行又は列の残りのセル５から８における電流源は、そ
れぞれ正の誤差を有し、それらはそれぞれ出力電流の平
均を上げる。これらの正の誤差は行又は列の中心から端
に向かって増加する。
【００１６】アレイを含むチップの内部の温度分布は、
図４の（Ｂ）に示すように、行又は列内の対称な誤差を
生じるようにできる。この場合、行又は列の端のセル
１、２、７及び８での電流源は負の誤差を有するが、行
又は列の中心のセル３から６の電流源は正の誤差を有す
る。更に、ランダム誤差のような他のタイプの誤差があ
り得る。セルアレイの最終的な誤差分布は、異なる誤差
要因をすべて重ね合わせて生成される。
【００１７】図４の（Ａ）と（Ｂ）に示した階段状で対
称な誤差は、累積して大きな集積線型誤差(INL; Integr
al linearrity error)になる傾向にある。例えば、図４
の（Ａ）に示すように、階段状の誤差分布が、図３に示
すセルアレイの第１の行内に存在すると仮定する。この
場合、セル１から４が段々に活性化された（それぞれの
第１の端子の選択から第１の端子の選択へ変化した）
時、負の誤差が累積し、デジタル入力コードが４の時
に、全体の負の誤差が大きくなる。セル５から８が順番
に活性化される時だけ、これらのセルによる正の誤差
が、セル１から４による大きな負の誤差を相殺し始め
る。
【００１８】もちろん、その状態は列１から８のそれぞ
れに沿って図４の（Ａ）に対応する階段状の誤差がある
時には更に悪くなる。この場合、セル１から８が階段状
に活性化される時、大きな負の誤差（図４の（Ａ）の位
置１における誤差）が行１の９個のセルのぞれぞれで生
じる。同様に、行２において、図４の（Ａ）の位置２に
対応する負の誤差が８回累積する。このように、入力コ
ードが３２まで増加する時（行１から４のすべてのセル
が活性化されるまでに対応する時）までには、累積され
た負の誤差は非常に大きくなる。
【００１９】同様の問題が、図４の（Ｂ）に示した種類
の対称な誤差の累積についても生じる。
【００２０】
【発明が解決しようとする課題】これまで、セルアレイ
の行又は列内の階段状及び対称な誤差の累積の問題を解
決しようとする各種の提案がなされてきた。例えば、IE
EE Journal of Solid-State Circuits, Volume 26 No.
4, April 1991, pp.637-642は、単一の行又は列内の階
段状及び対称な誤差を相殺する「階層的な対称スイッチ
ング」として言及された技術を開示している。しかしな
がら、そのような技術はセルアレイの異なる行と列内で
の階段状及び対称な誤差の累積の問題、すなわち２次元
相殺（キャンセル）を取り扱う十分に満足な方法を提供
しない。
【００２１】
【課題を解決するための手段】本発明の第１の態様によ
れば、行と列に配列された相互に対応する複数のセルで
作られたセルアレイと、所定の選択シーケンスでアレイ
のセルをそれぞれの順番位置に割り当て、それぞれの割
り当てられた順番位置に従ってセルを選択し、割り当て
られた順番位置はアレイの異なる行のシーケンス位置の
合計を等しくする傾向にあるか及び／又はアレイの異な
る列のシーケンス位置の合計を等しくする傾向にあり、
行又は列に対するシーケンス位置の合計は関係する行と
列におけるセルのそれぞれの順番位置の合計により決定
される選択手段と、選択されたセルにより生成されるか
又は関係する各アナログ量を累積する累積手段とを備え
るセルアレイ回路が提供される。
【００２２】このようなセルアレイ回路においては、セ
ルアレイ内での階段状及び対称な誤差の影響が低減され
る。セルは、異なるセルにより生成されるか又はそれに
関係する各アナログ量の間のマッチング（一致）が必要
な適当な形式のなんらかのアナログ回路を有する。例え
ば、各セルは、累積手段が選択されたセルの電流源によ
り供給される各電流又はシンク回路の場合には選択され
たセルのシンク回路によりシンク（抜き取られる）電流
を累積する電流源又は電流シンク回路を有する。又は、
各セルは容量要素を有し、その場合には累積手段は選択
されたセルの容量要素により蓄積された各電荷を累積す
るように動作する。又は、各セルは抵抗要素を有し、そ
の場合には累積手段は選択されたセルの抵抗要素の各抵
抗を累積するように動作する。
【００２３】選択手段は、例えば、割り当てられた順番
位置が所定値より小さなアレイの各セルを同時に選択す
るように動作する。例えば、所定値がｉの時には、割り
当てられた順番位置が１、２、…、ｉ−１のセルが選択
される。この場合、所定値は選択手段に印加される選択
信号（デジタル入力ワード）により決定されることが適
当である。
【００２４】しかし、選択手段がこのような方法でセル
を選択することがかならずしも必要ではない。例えば、
選択手段は、第１のグループのセルの個数が第２のグル
ープのセルの個数の２倍である少なくとも第１と第２の
２値重み付けグループ内のアレイのセルを選択するよう
に動作するようにしてもよい。この形の選択は、２値重
み付け容量が必要な「電荷分配(charge distribution)
」ＡＤＣで使用するのに適している。これらの２値重
み付け容量は、セルアレイから容量セルの２の累乗数
（すなわち、１、２、４、８、…）を選択し、相互に並
列な選択されたセルを接続することにより形成できる。
【００２５】好ましくは、少なくとも第１のグループに
おいては、グループ内のセルは連続して割り当てられた
順番位置を有する。これにより２個以上のセルを含む各
グループ内で誤差が相殺されることを保証する助けにな
る。もし割り当てられた順番位置が、アレイの丁度いく
つかの行での各シーケンス位置の合計が等しくなる傾向
にあるか、及び／又はアレイの丁度いくつかの列での各
シーケンス位置の合計が等しくなる傾向にあれば有用で
ある。しかし、各行が同一のシーケンス位置の合計を有
するか又は各列が同一のシーケンス位置の合計を有する
かということは必須のことではない。
【００２６】しかし、割り当てられた順番位置は、アレ
イのすべての行での各シーケンス位置の合計が等しくな
る傾向にあるか、及び／又はアレイのすべての列での各
シーケンス位置の合計が等しくなる傾向にあることが望
ましい。これは、異なるセルに関係する誤差を克服する
上での効果を増加させる。セルアレイが正方形（すなわ
ち行数と列数が等しい）である時には、割り当てられた
順番位置は、アレイのすべての行及びすべての列での各
シーケンス位置の合計が等しくなる傾向にあることが望
ましい。これが、例えば、割り当てられた順番位置がア
レイの行数又は列数に等しい階数(order) の魔方陣にお
ける整数の分配に一致するように、割り当てられた順番
位置をアレイ内で分配することにより実現される。
【００２７】いくつかの実施例では、魔方陣は「全対角
(pandiagonal) 」及び／又は「結合的(associative) 」
である。これにより、セルの選択モードに依存する付加
的な誤差相殺効果が得られる。セルアレイが長方形（す
なわち、行数と列数が異なる）である時には、行のシー
ケンス位置の合計が列のシーケンス位置の合計と同一で
ある必要はない。その代わり、割り当てられた順番位置
は、すべての行での各シーケンス位置の合計が等しくな
る傾向にあり、且つすべての列での各シーケンス位置の
合計が等しくなる傾向にあることが望ましい。
【００２８】本発明の第２の態様によれば、第１及び第
２のセルアレイであって、それぞれが行と列に配列され
た相互に対応する複数のセルで作られ、第２のセルアレ
イは第１のセルアレイに対して所定の位置関係に配置さ
れている第１及び第２のセルアレイと、各セル組は第１
のセルアレイからの第１セル及び第２のセルアレイから
の個別に対応する第２セルを含み、第２セルアレイ内の
第２セルの物理的な配置は第１セルアレイ内の対応する
各第１セルの物理的な配置の所定の変形に対応する組内
のアレイのセルを選択するセル組選択手段と、選択され
たセル組の前記第１及び第２セルにより生成されるか又
は関係する各アナログ量を累積する累積手段とを有する
セルアレイ回路が提供される。
【００２９】このようなセルアレイ回路においては、階
段状及び／又は対称な誤差の影響が、最初のセルアレイ
（第１のセルアレイ）と最初のセルアレイから導出され
る少なくとも１つの「変形」セルアレイ（第２のセルア
レイ）の所定の配列における配置により低減できる。２
組の誤差（例えば、一方向の対称な誤差とそれに垂直な
方向の階段状な誤差、又は２つの相互に垂直な方向のそ
れぞれにおける対称な誤差）を相殺するのに適している
１つの実施例では、第１及び第２のセルアレイは第１の
方向に離れており、第２のセルアレイの中心を通って第
１の方向に伸びる第２のセルアレイの中心線は、第１の
セルアレイの中心を通って第１の方向に伸びる第１のセ
ルアレイの中心線と一直線である。この場合、所定の変
形は、例えば、第１のセルアレイの中心線に対する反射
（折り返し）、又は第１のセルアレイの１８０°の回転
を含む。
【００３０】他の２つの相互に垂直な方向のそれぞれに
おける階段状な誤差の相殺に適しており、各セルアレイ
はその中心線の一方の側に第１の半分を、中心線の他方
の側に第２の半分を有し、所定の変形は第１のセルアレ
イの第１の半分の第２のセルアレイの第２の半分への複
写と、第１のセルアレイの第２の半分の第２のセルアレ
イの第１の半分への複写とを含む。
【００３１】上記のように、２個のセルアレイを使用す
る実施例は２組の誤差を克服するのに効果的であるが、
相互に垂直な１つ又は両方の方向における階段状及び対
称な誤差の他の組合せの相殺を容易にするために、より
多くのアレイを一緒に配置することも可能である。例え
ば、セルアレイ回路は、それぞれが行と列に配列された
相互に対応する複数のセルで作られ、第１のセルアレイ
に対して所定の位置関係に配置されている第３及び第４
のセルアレイを更に有してもよい。この場合、セル組選
択手段により選択された各セル組は、関係するセル組の
第１セルに個別に対応する第３のセルアレイの第３セル
と、関係するセル組の第１セルに個別に対応する第４の
セルアレイの第４セルとを更に有する。そして、第３の
セルアレイ内の第３セルの物理的な配置は第１セルアレ
イ内の対応する各第１セルの物理的な配置の所定の変形
に対応し、第４のセルアレイ内の第４セルの物理的な配
置は第１セルアレイ内の対応する各第１セルの物理的な
配置の所定の変形に対応する。この場合、累積手段は、
選択されたセル組の第１、第２、第３及び第４セルによ
り生成又は関係する各アナログ量を累積するように動作
する。
【００３２】例えば、４個のセルアレイを含む領域は、
領域の原点で交わる第１及び第２の相互に垂直である軸
により４個の象限に分割され、第１、第２、第３及び第
４のセルアレイは４個の象限にそれぞれ配置されると考
えられる。これらの第２、第３及び第４のセルアレイ
は、第１のセルアレイの単なる複写で、両方の軸に対称
な誤差を相殺することを可能にする。
【００３３】しかし、１つの好適な実施例では、第１及
び第２の象限は第２の軸の同じ側にあり、第１及び第３
の象限は第１の軸の同じ側にあり、第１のセルアレイは
前記第１象限に配置され、第２のセルアレイは第１のセ
ルアレイの第２の軸に対する反射であって第２象限内に
位置する反射に対応し、第３のセルアレイは第１のセル
アレイの第１の軸に対する反射であって前記第３象限内
に位置する反射に対応し、第４のセルアレイは第１のセ
ルアレイの１８０°の回転であって第４象限内に位置す
る回転に対応する。
【００３４】このような形での第１、第２、第３及び第
３のセルアレイの配置の結果、各セル組の対応するセル
は原点に共通の重心を有する。この場合、両方の軸に並
行な階段状及び対称な両方の誤差は相殺され、高い所望
の効果が得られる。セル組選択手段は、所定の選択シー
ケンスで各セルアレイの各順番位置のセルを割り当て、
割り当てられた各順番位置に従ってセルを選択し、累積
手段は選択されたセル組のセルにより生成されるか又は
関係する各アナログ量を累積するように動作する。
【００３５】各セルアレイに対して、割り当てられた順
番位置は、関係するセルアレイにおけるセルの物理的な
順番に適合する。又は、割り当てられた順番位置は、前
述の本発明の第１の態様を組み込んだセルアレイ回路に
おけるそれらと適合する。この場合、第１の態様と関連
させて説明した好ましい特徴のすべては、本発明の第２
の態様の実施例においても任意に利点として含まれる。
【００３６】
【発明の実施の形態】図５は、本発明を実現したセルア
レイ回路の部分を示す図である。図５のセルアレイ２０
は、電流ステアリング型のデジタル−アナログ変換器で
使用するのに適している。図５において、図３のＤＡＣ
を参照して既に説明した要素に対応した要素には、図３
で使用したのと同じ参照番号が使用されている。
【００３７】セルアレイ回路２０は、４行４列に配置さ
れた１６個の個別のセルで作られているセルアレイ２２
を備える。各セルは、図５で１１の番号が付されたセル
で示したように、電流源２を備える。各セルはセル内に
図５で×で示される出力ノードを有する。セルアレイ２
２の各セルは、個々に対応するスイッチ回路４1 から４
16を有する。この実施例では、スイッチ回路４は、セル
の外にあり、各セルの出力ノードは個々に対応するスイ
ッチ回路４の入力ノードに接続されている。
【００３８】各スイッチ回路は、それぞれの第１と第２
の端子を有し、第１の端子は第１の合計接続線Ａに接続
され、第２の端子は第２の合計接続線Ｂに接続されてい
る。スイッチ回路４1 から４16は、ＤＡＣ（図示せず）
のデコード回路からそれぞれの温度計コード化選択信号
Ｓ１からＳ１６を受ける。このデコード回路は、選択信
号Ｓ１からＳ１６を、（図１に示すように）ＤＡＣの２
値入力ワードから（１つのステージで）直接導出する
か、又はデコード化の第１のステージを実行するように
それぞれの行と列のデコーダを使用し、（図３に示した
ように）デコード化の第２のステージを実行するように
セルにそれぞれ対応するローカルデコーダを使用する２
つのステージで導出する。
【００３９】各スイッチ回路は、それに印加される選択
信号が低論理レベルＬを有する時にはその第２の出力端
子を選択し、それに印加される選択信号Ｓが高論理レベ
ルＨを有する時にはその第１の出力端子を選択する。図
５自体に示すように、選択信号Ｓ１とＳ２は共にＨであ
り、残りの選択信号Ｓ３からＳ１６はＬである。このよ
うに、スイッチ回路４1 と４2 はそれぞれの第１の端子
を選択し、残りのスイッチ回路はそれぞれの第２の端子
を選択する。
【００４０】図５のセルアレイ２２のセルは、図３を参
照してすでに説明した従来の選択シーケンスとは異なる
シーケンスで選択される。特に、この実施例の選択シー
ケンスは、セルアレイ２２の各行、列及び対角方向に対
して、セルのそれぞれの選択シーケンスの位置の合計は
同一である（この場合は３４）。従って、例えば、１つ
の例として行１をとると、それぞれの選択シーケンスは
合計が３４になる１、１５、１４、４の位置である。同
様に、列１のセルのそれぞれの選択シーケンス位置１、
１２、８及び１３の合計は３４になる。左上から右下へ
の対角に沿うと、セルのそれぞれの選択シーケンス位置
は１、６、１１及び１６で、合計が３４になる。
【００４１】図５に示した特別なセルアレイのレイアウ
トの有利な効果を理解するため、図６に示した表を考え
る。図６において、階段状の誤差が行方向（ｘ方向）と
列方向（ｙ方向）の両方に存在すると仮定する。各行又
は列の位置１に対する誤差が−２（単位）であると仮定
し、各行又は列の位置２に対する誤差が−１であると仮
定し、各行又は列の位置３に対する誤差が＋１であると
仮定し、各行又は列の位置３に対する誤差が＋２である
と仮定する。
【００４２】図６において、表はセルの選択シーケンス
における各順番の位置でのｘ誤差とｙ誤差を示す。所定
の入力コードに応じて同時に選択されたこれらのセルに
対して、それぞれのｘ誤差は合計が全ｘ誤差Σｘを生成
し、それぞれのｙ誤差は合計が全ｙ誤差Σｙを生成す
る。図６から明らかなように、全ｘ誤差Σｘは、−２か
ら＋２の小さな範囲で変化し、全ｙ誤差Σｙも同様であ
る。（全ｘ誤差Σｘと全ｙ誤差Σｙの合計である）全誤
差Ｅは、−４から＋３の小さな範囲で変化する。
【００４３】比較のために、図７の（Ａ）はセルアレイ
における選択シーケンスが図７の（Ｂ）に示すような場
合の誤差値と累積を示す。この場合、全ｘ誤差Σｘ、全
ｙ誤差Σｙ及び全誤差Ｅは、それぞれ図６に示した全誤
差より大きな範囲で変化する。特に、全ｙ誤差Σｙは一
貫して負であり、最悪の場合−１２になる。更に、全ｘ
誤差Σｘは、全ｙ誤差Σｙに比べて相対的に小さいが、
一貫して負であり、そのためにすべての入力コードに対
して全誤差Ｅを増加させる影響を有する。
【００４４】同様の利点が、図５のセルアレイのセルに
おける対称及び他の誤差に対しても得られる。図５に示
したセルアレイ２２におけるセルの選択シーケンスでの
順番の位置が、いわゆる魔方陣(magic square)における
整数の順番に対応することが、数学者により認められて
いる。このような魔方陣は、繰り返しなしに１からｎ2
の整数を有し、各行（左から右）、各列（上から下）及
び２つの対角が同じ合計値を有する。数ｎは陣の階数
（オーダー:order）、ベース、モジュール又は根（ルー
ト）と呼ばれる。魔方陣においてどのような数学的な法
則が数の配置を支配しているかはまだ分かっていない。
既知の解が試行錯誤により発見されているだけである。
【００４５】階数２の魔方陣はない。階数３の魔方陣を
図８に示す。図９の（Ａ）から（Ｈ）に示すように、図
８に示した魔方陣を変形することにより、階数３の他の
魔方陣を作れることが認められている。これらの図で、
図９の（Ａ）は、開始点としての図８の魔方陣を示す。
図９の（Ｂ）は、図９の（Ａ）でＢの矢印で示すよう
に、図９の（Ａ）の魔方陣を反時計方向に９０°回転し
た結果を示す。図９の（Ｃ）と（Ｄ）は、図９の（Ａ）
でＣとＤの矢印で示すようにそれぞれ１８０°と２７０
°の反時計方向の回転に関係する。図９の（Ｅ）から
（Ｈ）は、図９の（Ａ）の魔方陣をＥからＨの各種の軸
に対して反射させた結果を示す。更なる魔方陣が、図９
の（Ｂ）から（Ｈ）に示した基本的な回転と反射の組合
せを使用して得られる。
【００４６】回転と反射が除かれた、階数３の１個のユ
ニークな魔方陣が存在する。しかしながら、より高い階
数では、（回転と反射を除いた）配置の個数が増加す
る。第４階数の魔方陣（すなわち４行４列）は、回転と
反射を除いて、その１６個の数の可能な配置を８８０種
有する。第４階数の魔方陣の行、列及び対角のそれぞれ
の数は合計３４になる。
【００４７】より高い階数の陣（第５階数及びそれ以上
の階数）に対しては、異なる可能な配置の個数が急激に
増加する。例えば、第５階数の陣は、回転と反射を除い
て、２７５３０５２２４種の異なる配置を有する。階数
４の陣の場合、図１０と図１１は、図５に示した配置か
らそれぞれ異なる２個の択一的な可能性を示す。図１０
に示す配置は、中央の陣の４つの合計が１３＋８＋３＋
１０＝３４であり、４つの角（コーナー）の合計（７＋
１４＋９＋４＝３４）及び４つの対角でない陣（例え
ば、上左の陣は７＋１２＋２＋１３＝３４）も同様であ
るので、「全対角(pandiagonal) 」魔方陣と呼ばれる。
更に、図１２の（Ａ）と（Ｂ）に示すように、同一の合
計３４は、図１２の（Ａ）の４つの位置ａの数、４つの
ｂの位置の数、又は４つのｃの位置の数を加えることで
得られ、又は図１２の（Ｂ）の４つの位置ｄの数、４つ
のｅの位置の数、又は４つのｆの位置の数を加えること
で得られる。
【００４８】第５、第６及び第８階数の魔方陣の例を図
１３の（Ａ）、１３の（Ｂ）及び１３の（Ｃ）にそれぞ
れ示す。第５階数の魔方陣に対しては、行、列及び対角
の合計が６５であり、第６階数の魔方陣に対しては、
行、列及び対角の合計が１１１であり、第８階数の魔方
陣に対しては、行、列及び対角の合計が２６０である。
図１３の（Ａ）を参照すると、中心に対向するいかなる
組の数（例えば、７と１９、２０と６、１と２５）の合
計がｎ2 ＋１（この場合はｎは５である。）になること
が分かる。このような魔方陣は、「結合的(associativ
e) 」と呼ばれる。図８に示した第３階数の魔方陣もこ
の特性を有し、従って結合的である。第４階数の陣は、
結合的か全対角であるがその両方ではない。結合的で且
つ全対角である最小の陣は、第５階数である。回転及び
反射を除いて、結合的で且つ全対角である第５階数の陣
は１６個ある。
【００４９】本発明の実施例は、セルアレイ内の選択シ
ーケンスが、陣が結合的及び／又は全対角であるにかか
わらず、適当な階数のどのような適切な魔方陣にも適合
するように作ることができる。更に、行、列及び２つの
対角のすべての合計が正確に同一の値になるという意味
において絶対に完全な「魔方陣」でなければならないと
いうわけではない。例えば、図１４の（Ａ）に示した階
数３の非魔方陣を使用できる。これは、図８の魔方陣に
おいて、数７と５を並び替えることで形成できる。この
場合、行１から３と列１の数の合計は（図８に示すよう
に）１５であるが、列２と３の合計と２つの対角の合計
は「標準(normal)」値１５から少し異なり、１３と１７
である。しかしながら、このような魔方陣への近似は、
異なる行、列及び２つの対角における合計がほとんど同
じであるので、なお本発明に基づく十分な利点を提供す
る。行、列及び対角における合計の間の偏差を小さくで
きるいかなる配置も本発明の目的に対して利点がある。
【００５０】更に、同様の原理を（正方形でない）長方
形のアレイに適用することもできる。例えば、図１４の
（Ｂ）は、２行３列の長方形のアレイを示す。この場
合、列１から３に対する合計は同一の値７を有するが、
行１と２に対する合成はそれぞれ１０と１１で、できる
だけ近くする。この場合、列は行より少ないセルである
ため、行と列に対して合計を同じにはできない。代わり
に、異なる行の間の偏差を最小にし（この場合は１）、
異なる列の間の偏差を最小にする（この場合は０）よう
にすれば十分である。
【００５１】図５に示したセルアレイ２２においては、
各セルは電流源２で構成される。このような電流源の構
成の例を、図１５に示す。図１５では、電流源２はＰＭ
ＯＳ電界効果トランジスタ（ＦＥＴ）３２を備え、その
ソースは正の電源供給源Ｖｄｄに接続され、そのゲート
は所定のバイアス電位Ｖｂｉａｓを受けるように接続さ
れ、そのドレインは電流源の出力ノードＯＵＴに接続さ
れている。所定のバイアス電位Ｖｂｉａｓは、例えば、
正の電源供給電位Ｖｄｄに対して一定の電位差を有す
る。従って、トランジスタ３２は常時オンしており、実
質的に一定の電流Ｉをその出力ノードＯＵＴに供給す
る。
【００５２】もちろん、図５の各セル２は、電流源回路
２の代わりに電流シンク(sink)を備えることもできる。
この場合、ＦＥＴでの実現においては、図１５に示した
トランジスタ３２は、ＮＭＯＳＦＥＴに変えられ、その
トランジスタのソースがＶｓｓのような負の供給線電位
に接続される。この場合、Ｖｂｉａｓは、例えば、Ｖｓ
ｓから一定の電位差を有するＶｓｓ以上の所定の基準電
位を有する。
【００５３】いずれにしろ、電流源又は電流シンクは、
バイポーラトランジスタを使用して実現することもでき
る。回路の電流容量を増加するように、電流源又は電流
シンクを並行して形成するいくつかのトランジスタを使
用することができる。例えば、並行に接続された４個の
トランジスタを使用することができる。
【００５４】本発明を実現するセルアレイの回路におけ
るセルが電流源又は電流シンクを有することは必要では
ない。例えば、図１６に示した本発明の他の実施例で
は、各容量要素Ｃは、セルアレイ４２の異なるセル４４
内に含まれる。各セル４４は、個々に対応するスイッチ
回路４６1 から４６16を有する。各スイッチ回路４６の
入力ノードはその対応するセル４４の（図１６で×で示
される）出力ノードに接続される。この出力ノードは、
セルにおける容量要素Ｃの底板である。
【００５５】この実施例では、各スイッチ回路は３個の
端子を有し、それぞれの第１端子は入力電圧ＶINを受け
るように共通に接続され、それぞれの第２端子は負の基
準電圧ＶSSに共通に接続され、それぞれの第３端子は所
定の基準電位ＶREF を受けるように共通に接続されてい
る。各スイッチ回路４６は、そこに印加される選択信号
Ｓに応じて、その入力ノードをその第１、第２及び第３
端子の１つに接続するように制御可能である。
【００５６】異なるセルにおける容量要素Ｃの各上板
は、比較器４８の第１の入力に共通に接続されている。
この第１の入力は、スイッチ要素５０を介してＶSSにも
接続されている。比較器４８の第２の入力はＶSSに接続
されている。デジタル出力信号Ｄは比較器４８の出力に
生成される。図１６に示すセルアレイ回路は、いわゆる
「電荷再分配(charge redistribution) 」原理に従って
動作する連続近似アナログ−デジタル変換器(successiv
e-approximation analog-to-digital converter)（ＡＤ
Ｃ）での使用に適している。このような連続近似ＡＤＣ
は、２値重み付け容量を有するデジタル−アナログ変換
器（ＤＡＣ）を使用する。更に、この型式の容量ＤＡＣ
に関する情報は、例えば、IEEE Journal of Solid Stat
e Circuits, Vo. Sc-14,pp.920-926, December1979に記
載されている。
【００５７】図１６の実施例では、５個のそのような２
値重み付け容量Ｃ0 からＣ4 は、図１６の右上側に示す
ように、異なるセルにおける容量要素Ｃとして設けられ
ている。容量Ｃ0 は、セル１の容量要素Ｃとして単独で
設けられている。容量Ｃ1 は、セル２の容量要素Ｃとし
て単独で設けられている。容量Ｃ2 は、セル３と４の各
容量要素Ｃとして並行に設けられている。容量Ｃ3 は、
セル５から８の各容量要素Ｃとして並行に設けられてい
る。容量Ｃ3 は、セル９から１６の各容量要素Ｃとして
並行に設けられている。容量Ｃ0 からＣ4 の容量値の比
率は、１：１：２：４：８である。
【００５８】図１６のセルアレイ回路４０は、次のよう
に動作する。最初、回路のサンプリングモードでは、容
量Ｃ0 からＣ4 のすべての上板がスイッチ要素５０を使
用してＶSSに接続され、スイッチ回路４６1 から４６16
をそのすべてが各第１の端子を選択するように制御する
ことによりすべての下板が入力電圧ＶINを受けるように
接続される。
【００５９】次に、スイッチ要素５０がオフし、すべて
の下板がＶSSに接続され、上板電圧ＶTOP が、サンプル
された入力電圧ＶINの負、すなわちＶTOP ＝−ＶINに等
しくなる。次に、アナログ−デジタル変換処理を説明す
る。この処理では、上板電圧ＶTO P が０になるには、容
量Ｃ0 からＣ4 のどれがその底板をＶSSからＶREF 電位
に変化させなければならかいかが特定される。この決定
は、２値サーチアルゴリズムに従って行われる。
【００６０】例えば、２値サーチアルゴリズムの第１の
ステップでは、デジタル出力ワードの最上位ビットを決
定するのに使用され、Ｃ4 の底板がＶSSからＶREF に切
り換えられ、上板電圧ＶTOP が１／２ＶREF に等しい量
だけ増加する。これが、容量Ｃ4 を形成する各容量要素
を有するセル９から１６に対応するスイッチ回路４６ 9
から４６16を、その選択が（ＶSSに接続される）第２端
子から（ＶREF に接続される）第３端子に並列して変化
するように動作させることで実行される。容量４８の出
力Ｄは、上板電圧ＶTOP とＶSSの間の差の極性を示し、
それが次にはデジタル出力ワードの最上位ビットの値を
決定する。
【００６１】デジタル出力ワードの残りのビットは、同
様の方法を反復して決定される。図１７は、セルアレイ
回路６０がそれぞれが抵抗要素Ｒを含む個別のセル６４
を形成するセルアレイ６２を含む本発明の更に別の実施
例を示す。この実施例では、バス７０が異なるセル６４
とセレクタ回路７２の間の接続を形成するのに使用され
る。セレクタ回路７２は、バス７０の各バスライン７０
1 から７０17に接続される入力Ｉ1 からＩ17を有する。
最初と最後のバスライン７０1 と７０17は、それぞれセ
ルアレイ回路のノードＮ1 とＮ2 に接続されている。各
セル６４の抵抗要素Ｒは、相互に隣接するバスラインの
間に、接続線６６と６８を介して直列に接続されてい
る。例えば、セル１の抵抗要素Ｒは、バスライン７０1
と７０ 2 の間に直列に接続されている。
【００６２】セレクタ回路７２は、そこに印加されるデ
ジタル選択ワードＳに応じて、その入力Ｉ1 からＩ17の
１つとセルアレイ回路６０の出力ノードＯＵＴに接続さ
れる出力Ｏの間の接続を形成するように選択的に制御可
能である。例えば、図１７自体に示すように、セレクタ
回路７２がその入力Ｉ3 をその出力Ｏに接続する時、回
路の第１のノードＮ1 と回路の出力ノードＯＵＴの間に
直列に接続される抵抗要素の個数は（セル１と２の抵抗
要素の）２であり、ノードＮ2 とＯＵＴの間に接続され
る抵抗要素の個数は（セル３から１６に含まれる抵抗要
素の）１４である。
【００６３】図１７の右側に示すように、本実施例のセ
ルアレイ回路はデジタル的に制御可能なポテンショメー
タとして機能し、出力タップの位置はデジタル選択ワー
ドＳの値によって決定される。例えば、ノードＮ1 とＮ
2 は、それぞれ第１の電源供給線Ｖddと第２の電源供給
線Ｖssに接続される。もし望むなら、定電流発生器を、
一方ではノードＮ1 とＮ2 の１つと、他方ではノードに
接続される電源線の間に配置してもよい。
【００６４】図１１の各セルの抵抗要素Ｒは、例えば、
図１８に示したディプリーション型ＭＯＳＦＥＴにより
形成される。もしより大きな電流容量が必要であれば、
そのようなトランジスタをいくつか並列に接続する。図
５を参照して説明した第１の実施例では、セルが連続し
て選択される時に加算される量は電流である。図１６を
参照して説明する第２実施例では、加算される量は電荷
である。図１６を参照して説明する第３実施例では、加
算される量は抵抗である。しかし、本発明はこのような
３つの量の加算に限定されるものではない。適当なアナ
ログ量であれば、本発明を適用したセルアレイ回路での
加算に使用できる。このように、本発明は、名目上だけ
一致したセルによって生成又は関係する各アナログ量が
ある方法で累積又は加算されなければならないいかなる
状況でも有効に適用できる。
【００６５】図５、１６及び１７を参照して説明した実
施例では示さなかったが、もし望むなら、いかなるデコ
ード回路の部分と同様にそれぞれに関係するスイッチ回
路を一体化することもできる。しかし、個別のセルの大
きさを最小にし、それにより（その動作状態を等しくす
るように）セルが互いに物理的に近接するようにするに
は、通常はスイッチ回路及びデコード回路がセルの外に
あることが望ましい。
【００６６】本発明の第４実施例を、図１９を参照して
説明する。この本発明の更なる態様に従った実施例で
は、４個の長方形（又は正方形）のセルアレイが所定の
配置で配置され、やはりアナログ量の加算において発生
する誤差の影響を最小にすることを目的とする。まず図
１９を参照して、行と列に複数の個別のセルが配置され
て作られている第１のセルアレイ１００が第１象限に配
置されている。アレイ１００の２個のセルＡ１とＢ１が
図１９に示され、セルＡ１はｘ方向とｙ方向に近接した
エッジからそれぞれ距離ＡｘとＡｙ離れており、セルＢ
１はｘ方向とｙ方向に近接したエッジからそれぞれ距離
ＢｘとＢｙ離れている。
【００６７】次に、図２０に示すように、第２のセルア
レイ１０２が第２象限に配置される。第２のセルアレイ
１０２におけるセルの配置は、第１のセルアレイ１００
をｙ軸に対して反射させ、次に反射したものを第２象限
に移すことにより生成される。これにより、第１のセル
アレイ１００の表示したセルＡ１とＢ１にそれぞれ対応
する第２のセルアレイ１０２の表示したセルＡ２とＢ２
は、図２０に示すように配置される。
【００６８】次に、図２１に示すように、第３のセルア
レイ１０４が第３象限に配置される。第３のセルアレイ
１０４におけるセルの配置は、第１のセルアレイ１００
をｘ軸に対して反射させ、次に反射したものを第３象限
に移すことにより生成される。セルアレイ１００の表示
したセルＡ１とＢ１にそれぞれ対応するセルＡ３とＢ３
は、図２１に示される。
【００６９】最終的に、図２２に示すように、第４のセ
ルアレイ１０６が第４象限に配置される。第４のセルア
レイ１０６におけるセルの配置は、第１のセルアレイ１
００を原点の回りに１８０°回転させることにより生成
される。第１のセルアレイ１００の表示したセルＡ１と
Ｂ１にそれぞれ対応するセルＡ４とＢ４は、図２１に示
される。
【００７０】図２２に示した構成で第１、第２、第３及
び第４のセルアレイ１００から１０６を配置した結果、
４個のセルアレイの対応する表示したセルは原点に共通
の重心を有する。例えば、４個の表示したセルＡ１から
Ａ４を考えると、Ａ１とＡ４は両方ともｙ軸からその反
対側に同一距離Ａｘだけ離れており、セルＡ２とＡ３も
ｙ軸からその反対側に同一距離だけ離れている。同様
に、Ａ１とＡ４はｘ軸からその反対側に同一距離だけ離
れており、セルＡ２とＡ３も同様である。
【００７１】これにより、Ａ１とＡ４に起因するｘ方向
におけるいかなる階段状の誤差も相互に相殺しあう。Ａ
２とＡ３に起因するｘ方向におけるいかなる階段状の誤
差も相互に相殺しあう。同様のことがｙ方向の回想的な
誤差についてもいえる。しかし、ｙ方向においては、Ａ
１は４個のセルアレイ１００−１０６が占める領域の上
側エッジから、Ａ２がｙ方向に中心線から（すなわちｘ
軸から）離れているのと同一の距離Ａｙだけ離れてい
る。従って、Ａ１とＡ２に起因するいかなる対称なｙ方
向の誤差も相互に相殺しあう。同様のことが、ｙ方向に
おけるＡ３とＡ４、ｘ方向におけるＡ１とＡ３及びＡ２
とＡ４に対してもいえる。
【００７２】４個のアレイの対応するセルの他の各組に
ついても同様のことがいえる。第１のセルアレイ１００
内のセルの選択シーケンス（これが第１のセルアレイ１
００から導出される他のセルアレイ１０２、１０４及び
１０６内の各選択されたシーケンスを順番に決定す
る。）は、重大なことではない。例えば、図３に示すよ
うに、従来の（すなわち、行１の列、それに続いて行２
の列という具合の）選択シーケンスで、単にセルを選択
することも可能である。しかし、好ましくは、第１のセ
ルアレイ１００内の選択シーケンスは、図５から１４の
（Ｂ）を参照してこれまで説明したように、上記の本発
明の第１の態様の基礎をなす原理に従って、決定するこ
とが望ましい。この場合、個別の各セルアレイ内の階段
状、対称な及び他の誤差は、４個のセルアレイで占めら
れる領域に渡って存在する誤差と同様に全体として補償
される。
【００７３】図２３は、セルの各組に属する４個の異な
るセルを結合し選択できる方法の例を示す。図２３に示
すように、４個の対応するセルの各組は個別に対応する
スイッチ回路４を有する。例えば、４個のセルＡ１から
Ａ４の組は、個別に対応するスイッチ回路４A を有す
る。この例で、セルは各定電流源２で構成され、組の４
個のセルは対応するスイッチ回路の入力に接続される共
通の接続線１１０に接続される。
【００７４】図１５を参照してすでに説明したように、
各セルは単一のトランジスタ又は並列に接続した複数の
トランジスタで構成できる。例えば、各セルは４個の並
列に接続されたｐ型ＦＥＴを備える。図１６及び図１７
を参照してすでに説明したように、図２３の４個のセル
アレイ内のセルは、定電流源を備える必要はない。それ
らは、代わりに定電流シンクを備えることができる。更
に、それらは、図１６に示したように容量要素Ｃ又は図
１７に示したように抵抗要素Ｒを備えることもできる。
この場合、セルからスイッチ回路への接続は、図１６及
び図１７に従って変形するのが適当できる。
【００７５】本発明の第２の態様に基づく十分な利点
は、２個のセルアレイによって占められる領域にある誤
差の組合せに依存し、ちょうど２個のセルアレイを使用
することで得られる。例えば、２個のセルアレイ１００
と１０２をアレイ１０４と１０６を使用せずに用いる。
この場合、ｘ方向の階段状の誤差は相殺され、ｙ方向の
対称な誤差が相殺される。同様に、図２２の２個のセル
アレイ１００と１０４をアレイ１０２と１０６を使用せ
ずに用いる。この場合、ｘ方向の対称な誤差が相殺さ
れ、ｙ方向の階段状の誤差が相殺される。
【００７６】他の有用な実施例は、図２２の２個のセル
アレイ１００と１０６だけを使用してそれらを第１及び
第２象限にそれぞれ配置することで作られる。この場
合、ｘ方向とｙ方向の両方の階段状の誤差は相殺され
る。同様の効果はセルアレイ１００と１０６だけを使用
してそれぞれを第１及び第３象限に配置することで達成
できる。
【００７７】図２４は、第１のセルアレイ１００が第１
及び第３象限を横切って等しく分けられる他の実施例を
示す。象限１の部分は、それを回転および反射させるこ
となしに象限４にコピー（複写）され、象限３の部分は
それを回転および反射させることなしに象限２にコピー
される。この結果、ｘ方向とｙ方向の両方の対称な誤差
が相殺される。
【００７８】他の可能性は４個の同一のセルアレイ１０
０をそれぞれ象限１から４に配置することである。これ
は、ｘ方向とｙ方向の両方の対称な誤差を相殺する効果
を有する。本発明の第２の態様の実施例では、セルアレ
イが相互に直接隣接するように配置される必要はない。
例えば、図２２の実施例では、アレイ１００と１０２
は、ＤＡＣの他のセルのような別の回路を配置するスペ
ースを残すように、アレイ１０４と１０６からｘ方向に
離すこともできる。
【００７９】
【発明の効果】以上説明したように、本発明によれば、
異なる行と列内での階段状及び対称な誤差の累積を２次
元的に相殺する高精度のセルアレイ回路が提供される。
【図面の簡単な説明】
【図１】従来の電流テアリングＤＡＣの部分を示す図で
ある。
【図２】どのようにして温度計コード化信号を図１のＤ
ＡＣの２値入力ワードから導出するかを説明するのに使
用される表である。
【図３】ＤＡＣにおける使用をあらかじめ考慮したセル
アレイ回路の部分を示す図である。
【図４】図３のセルアレイ回路での階段状及び対称な誤
差の発生を説明するのに使用する概略図である。
【図５】本発明の第１実施例のセルアレイ回路を示す図
である。
【図６】図５の実施例における階段状及び対称な誤差の
影響を説明するのに使用する表である。
【図７】図６の表と比較するための、本発明を組み込ん
でいないセルアレイ回路における階段状及び対称な誤差
の影響を示す表と、従来のセルアレイ回路の例を示す図
である。
【図８】３×３の魔方陣の一例を示す図である。
【図９】図８の魔方陣を変形して別の魔方陣を作る方法
を説明するのに使用される図と、それによって作られた
各魔方陣を示す図である。
【図１０】４×４の魔方陣の一例を示す図である。
【図１１】４×４の魔方陣の一例を示す図である。
【図１２】図１０の魔方陣の特性を説明するのに使用さ
れる図である。
【図１３】５×５、６×６及び８×８の魔方陣の例を示
す図である。
【図１４】別の３×３の魔方陣及び３×２の長方形の魔
方陣の例を示す図である。
【図１５】図５のセルアレイ回路のセルの１つの構成の
一例を示す図である。
【図１６】本発明の第２実施例のセルアレイ回路の部分
を示す図である。
【図１７】本発明の第３実施例のセルアレイ回路の部分
を示す図である。
【図１８】図１７のセルアレイ回路のセルの１つの構成
例を示す図である。
【図１９】本発明の第２の態様を組み込んだセルアレイ
回路の原理を説明するのに使用する図である。
【図２０】本発明の第２の態様を組み込んだセルアレイ
回路の原理を説明するのに使用する図である。
【図２１】本発明の第２の態様を組み込んだセルアレイ
回路の原理を説明するのに使用する図である。
【図２２】本発明の第２の態様を組み込んだセルアレイ
回路の原理を説明するのに使用する図である。
【図２３】本発明の第４実施例のセルアレイ回路を示す
図である。
【図２４】本発明の第５実施例のセルアレイ回路を示す
図である。
【符号の説明】
１…ＤＡＣ ２、２1 〜２n …電流源 ４、４1 〜４n …スイッチ回路 ６…温度計デコーダ ２０…セルアレイ回路 ２２…セルアレイ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 イアン ジュソ デディク イギリス国，ミドルセックス ユービー５ ５エイチダブリュ，ノーソルト，ベルビ ュー ロード 15

Claims (38)

    【特許請求の範囲】
  1. 【請求項１】 行と列に配列された相互に対応する複数
    のセルで作られたセルアレイと、 所定の選択シーケンスで前記アレイのセルをそれぞれの
    順番位置に割り当て、それぞれの割り当てられた順番位
    置に従って前記セルを選択し、割り当てられた順番位置
    は前記アレイの異なる行のシーケンス位置の合計を等し
    くする傾向にあるか、又は前記アレイの異なる列のシー
    ケンス位置の合計を等しくする傾向にあり、行又は列に
    対するシーケンス位置の合計は関係する前記行と列にお
    ける前記セルのそれぞれの順番位置の合計により決定さ
    れる選択手段と、 選択された前記セルにより生成されるか又は関係する各
    アナログ量を累積する累積手段とを備えることを特徴と
    するセルアレイ回路。
  2. 【請求項２】 請求項１に記載のセルアレイ回路であっ
    て、 前記割り当てられた順番位置は、前記アレイのすべての
    行に対してそれぞれのシーケンス位置の合計を等しくす
    る傾向又は前記アレイのすべての列に対してそれぞれの
    シーケンス位置の合計を等しくする傾向にあるセルアレ
    イ回路。
  3. 【請求項３】 請求項２に記載のセルアレイ回路であっ
    て、 前記セルアレイは同じ行数と列数を有し、前記割り当て
    られた順番位置は前記アレイのすべての行及び列に対す
    るそれぞれのシーケンス位置の合計を等しくする傾向に
    あるセルアレイ回路。
  4. 【請求項４】 請求項３に記載のセルアレイ回路であっ
    て、 前記アレイ内の前記割り当てられた順番位置の配置は、
    前記アレイの行又は列の個数に等しい階数の魔方陣内の
    整数の配置に適合するセルアレイ回路。
  5. 【請求項５】 請求項４に記載のセルアレイ回路であっ
    て、 前記魔方陣は全対角(pandiagonal) であるセルアレイ回
    路。
  6. 【請求項６】 請求項４又は５に記載のセルアレイ回路
    であって、 前記魔方陣は「結合的(associative) 」であるセルアレ
    イ回路。
  7. 【請求項７】 請求項２に記載のセルアレイ回路であっ
    て、 前記セルアレイの行数と列数は異なり、前記割り当てら
    れた順番位置は、すべての行に対するそれぞれのシーケ
    ンス位置の合計を等しくする傾向にあり、且つすべての
    列に対するそれぞれのシーケンス位置の合計を等しくす
    る傾向にあるセルアレイ回路。
  8. 【請求項８】 請求項１から７のいずれか１項に記載の
    セルアレイ回路であって、 各セルは電流源又は電流シンク回路を有し、前記累積手
    段は前記選択されたセルの前記電流源又はシンク回路に
    より供給又は抜き取られる各電流を累積するように動作
    するセルアレイ回路。
  9. 【請求項９】 請求項１から７のいずれか１項に記載の
    セルアレイ回路であって、 各セルは容量要素を有し、前記累積手段は前記選択され
    たセルの前記容量要素に蓄積された各電荷を累積するよ
    うに動作するセルアレイ回路。
  10. 【請求項１０】 請求項１から７のいずれか１項に記載
    のセルアレイ回路であって、 各セルは抵抗要素を有し、前記累積手段は前記選択され
    たセルの前記抵抗要素の各抵抗を累積するように動作す
    るセルアレイ回路。
  11. 【請求項１１】 請求項１から１０のいずれか１項に記
    載のセルアレイ回路であって、 前記選択手段は、前記割り当てられた順番位置が所定値
    より小さい前記アレイの各セルを同時に選択するように
    動作するセルアレイ回路。
  12. 【請求項１２】 請求項１１に記載のセルアレイ回路で
    あって、 前記所定値は、前記選択手段に印加される選択信号によ
    り決定されるセルアレイ回路。
  13. 【請求項１３】 請求項１から１０のいずれか１項に記
    載のセルアレイ回路であって、 前記選択手段は、少なくとも第１及び第２の２値重み付
    けグループにおける前記アレイの前記セルを選択するよ
    うに動作し、前記第１グループにおけるセルの個数は前
    記第２グループにおけるセルの個数の２倍であるセルア
    レイ回路。
  14. 【請求項１４】 請求項１３に記載のセルアレイ回路で
    あって、 少なくとも前記第１のグループにおいては、そのグルー
    プにおける前記セルが連続して割り当てられた順番位置
    を有するセルアレイ回路。
  15. 【請求項１５】 第１及び第２のセルアレイであって、
    それぞれが行と列に配列された相互に対応する複数のセ
    ルで作られ、前記第２のセルアレイは前記第１のセルア
    レイに対して所定の位置関係に配置されている第１及び
    第２のセルアレイと、 各セル組は前記第１のセルアレイからの第１セル及び前
    記第２のセルアレイからの個別に対応する第２セルを含
    み、前記第２セルアレイ内の前記第２セルの物理的な配
    置は前記第１セルアレイ内の対応する各第１セルの物理
    的な配置の所定の変形に対応する、組内の前記アレイの
    前記セルを選択するセル組選択手段と、 選択されたセル組の前記第１及び第２セルにより生成さ
    れるか又は関係する各アナログ量を累積する累積手段と
    を備えることを特徴とするセルアレイ回路。
  16. 【請求項１６】 請求項１５に記載のセルアレイ回路で
    あって、 前記第１及び第２のセルアレイは第１の方向に離れてお
    り、前記第２のセルアレイの中心を通って前記第１の方
    向に伸びる前記第２のセルアレイの中心線は、前記第１
    のセルアレイの中心を通って前記第１の方向に伸びる前
    記第１のセルアレイの中心線と一直線であるセルアレイ
    回路。
  17. 【請求項１７】 請求項１６に記載のセルアレイ回路で
    あって、 前記所定の変形は、その前記中心線に対する前記第１セ
    ルアレイの反射を含むセルアレイ回路。
  18. 【請求項１８】 請求項１６に記載のセルアレイ回路で
    あって、 前記所定の変形は、前記第１セルアレイの１８０°の回
    転を含むセルアレイ回路。
  19. 【請求項１９】 請求項１６に記載のセルアレイ回路で
    あって、 各セルアレイは、その前記中心線の一方の側に第１の半
    分を含み、その前記中心線の他方の側に第２の半分を含
    み、前記所定の変形は、前記セルアレイの前記第１の半
    分の前記第２のセルアレイの前記第２の半分への複写、
    及び前記第１のセルアレイの前記第２の半分の前記第２
    のセルアレイの前記第１の半分への複写を含むセルアレ
    イ回路。
  20. 【請求項２０】 請求項１５に記載のセルアレイ回路で
    あって、 行と列に配列された相互に対応する複数のセルで作ら
    れ、前記第１のセルアレイに対して所定の位置関係に配
    置されている第３及び第４のセルアレイを更に備え、 前記セル組選択手段により選択された各セル組は、関係
    する前記セル組の前記第１セルに個別に対応する前記第
    ３のセルアレイの第３セルと、関係する前記セル組の前
    記第１セルに個別に対応する前記第４のセルアレイの第
    ４セルとを更に有し、 前記第３のセルアレイ内の前記第３セルの物理的な配置
    は前記第１セルアレイ内の対応する各第１セルの物理的
    な配置の所定の変形に対応し、前記第４のセルアレイ内
    の前記第４セルの物理的な配置は前記第１セルアレイ内
    の対応する各第１セルの物理的な配置の所定の変形に対
    応し、 前記累積手段は、選択されたセル組の前記第１、第２、
    第３及び第４セルにより生成又は関係する各アナログ量
    を累積するように動作するセルアレイ回路。
  21. 【請求項２１】 請求項２０に記載のセルアレイ回路で
    あって、 前記４個のセルアレイを含む領域は、該領域の原点で交
    わる第１及び第２の相互に垂直である軸により、４個の
    象限に分割され、前記第１、第２、第３及び第４のセル
    アレイは、前記４個の象限にそれぞれ配置されるセルア
    レイ回路。
  22. 【請求項２２】 請求項２１に記載のセルアレイ回路で
    あって、 前記第１及び第２の象限は前記第２の軸の同じ側にあ
    り、前記第１及び第３の象限は前記第１の軸の同じ側に
    あり、 前記第１のセルアレイは前記第１象限に配置され、 前記第２のセルアレイは、前記第１のセルアレイの前記
    第２の軸に対する反射であって前記第２象限内に位置す
    る反射に対応し、 前記第３のセルアレイは、前記第１のセルアレイの前記
    第１の軸に対する反射であって前記第３象限内に位置す
    る反射に対応し、 前記第４のセルアレイは、前記第１のセルアレイの１８
    ０°の回転であって前記第４象限内に位置する回転に対
    応するセルアレイ回路。
  23. 【請求項２３】 請求項１５から２２のいずれか１項に
    記載のセルアレイ回路であって、 前記セル組選択手段は、所定の選択シーケンスで各セル
    アレイの各順番位置の前記セルを割り当て、割り当てら
    れた各順番位置に従って前記セルを選択するように動作
    し、前記累積手段は前記選択されたセル組の前記セルに
    より生成されるか又は関係する各アナログ量を累積する
    ように動作するセルアレイ回路。
  24. 【請求項２４】 請求項２３に記載のセルアレイ回路で
    あって、 各セルアレイに対して、前記割り当てられた順番位置
    は、関係する前記セルアレイにおける前記セルの物理的
    な順番に適合するセルアレイ回路。
  25. 【請求項２５】 請求項２３に記載のセルアレイ回路で
    あって、 各セルアレイに対して、前記割り当てられた順番位置
    は、関係する前記アレイの異なる行に対するそれぞれの
    シーケンス位置の合計を等しくする傾向又は関係する前
    記アレイの異なる列に対するそれぞれのシーケンス位置
    の合計を等しくする傾向にあり、行又は列に対する前記
    シーケンス位置の合計は関係する前記行又は列における
    前記セルの各順番位置を合計することにより決定される
    セルアレイ回路。
  26. 【請求項２６】 請求項２５に記載のセルアレイ回路で
    あって、 前記割り当てられた順番位置は、前記アレイのすべての
    行に対するそれぞれのシーケンス位置の合計を等しくす
    る傾向又は前記アレイのすべての列に対するそれぞれの
    シーケンス位置の合計を等しくする傾向にあるセルアレ
    イ回路。
  27. 【請求項２７】 請求項２６に記載のセルアレイ回路で
    あって、 前記セルアレイは、同じ行数と列数を有し、前記割り当
    てられた順番位置は前記アレイのすべての行及び列に対
    するそれぞれのシーケンス位置の合計を等しくする傾向
    にあるセルアレイ回路。
  28. 【請求項２８】 請求項２７に記載のセルアレイ回路で
    あって、 前記アレイ内の前記割り当てられた順番位置の配置は、
    前記アレイの行又は列の個数に等しい階数の魔方陣内の
    整数の配置に適合するセルアレイ回路。
  29. 【請求項２９】 請求項２６に記載のセルアレイ回路で
    あって、 前記セルアレイの行数と列数は異なり、前記割り当てら
    れた順番位置は、すべての行に対するそれぞれのシーケ
    ンス位置の合計を等しくする傾向にあり、且つすべての
    列に対するそれぞれのシーケンス位置の合計を等しくす
    る傾向にあるセルアレイ回路。
  30. 【請求項３０】 請求項１５から２９のいずれか１項に
    記載のセルアレイ回路であって、 各セルは電流源又は電流シンク回路を有し、前記累積手
    段は前記選択されたセルの前記電流源又はシンク回路に
    より供給又は抜き取られる各電流を累積するように動作
    するセルアレイ回路。
  31. 【請求項３１】 請求項１５から２９のいずれか１項に
    記載のセルアレイ回路であって、 各セルは容量要素を有し、前記累積手段は前記選択され
    たセルの前記容量要素に蓄積された各電荷を累積するよ
    うに動作するセルアレイ回路。
  32. 【請求項３２】 請求項１５から２９のいずれか１項に
    記載のセルアレイ回路であって、 各セルは抵抗要素を有し、前記累積手段は前記選択され
    たセルの前記抵抗要素の各抵抗を累積するように動作す
    るセルアレイ回路。
  33. 【請求項３３】 請求項１５から３２のいずれか１項に
    記載のセルアレイ回路であって、 各セルアレイにおいて、前記セル組選択手段は、前記割
    り当てられた順番位置が所定値より小さい前記アレイの
    各セルを同時に選択するように動作するセルアレイ回
    路。
  34. 【請求項３４】 請求項３３に記載のセルアレイ回路で
    あって、 前記所定値は、前記セル組選択手段に印加される選択信
    号により決定されるセルアレイ回路。
  35. 【請求項３５】 請求項１５から３２のいずれか１項に
    記載のセルアレイ回路であって、 前記セル組選択手段は、少なくとも第１及び第２の２値
    重み付けグループにおける各セルアレイの前記セルを選
    択するように動作し、前記第１グループにおけるセルの
    個数は前記第２グループにおけるセルの個数の２倍であ
    るセルアレイ回路。
  36. 【請求項３６】 請求項３５に記載のセルアレイ回路で
    あって、 少なくとも前記第１のグループにおいては、そのグルー
    プにおける前記セルが連続して割り当てられた順番位置
    を有するセルアレイ回路。
  37. 【請求項３７】 請求項１から３６のいずれか１項に記
    載のセルアレイ回路を有するデジタル−アナログ変換
    器。
  38. 【請求項３８】 請求項１から３６のいずれか１項に記
    載のセルアレイ回路を有するアナログ−デジタル変換
    器。
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