JPH11243408A - 電子回路システム - Google Patents
電子回路システムInfo
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- JPH11243408A JPH11243408A JP10058896A JP5889698A JPH11243408A JP H11243408 A JPH11243408 A JP H11243408A JP 10058896 A JP10058896 A JP 10058896A JP 5889698 A JP5889698 A JP 5889698A JP H11243408 A JPH11243408 A JP H11243408A
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- Japan
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- 238000004891 communication Methods 0.000 claims abstract description 16
- 238000012545 processing Methods 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 3
- 230000005540 biological transmission Effects 0.000 abstract description 21
- 238000010586 diagram Methods 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 101150113941 trt1 gene Proteins 0.000 description 1
Landscapes
- Computer And Data Communications (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】
【課題】 ＣＰＵと、これと通信を行う複数の電子回路
ユニットとで構成される電子回路システムの構成をより
簡略化する。 【解決手段】 ＣＰＵ１からデバイス２〜４へのデータ
送信に使用するシリアルデータバス１１と、デバイス２
〜４からＣＰＵ１へのデータ送信に使用するシリアルデ
ータバス１２とにより、ＣＰＵ１とデバイス２〜４が接
続されている。各データバスは、１本のバスラインで構
成され、調歩同期式シリアル通信方式により相互のデー
タ伝送が行われる。
ユニットとで構成される電子回路システムの構成をより
簡略化する。 【解決手段】 ＣＰＵ１からデバイス２〜４へのデータ
送信に使用するシリアルデータバス１１と、デバイス２
〜４からＣＰＵ１へのデータ送信に使用するシリアルデ
ータバス１２とにより、ＣＰＵ１とデバイス２〜４が接
続されている。各データバスは、１本のバスラインで構
成され、調歩同期式シリアル通信方式により相互のデー
タ伝送が行われる。
Description
【０００１】
【発明の属する技術分野】ビデオテープレコーダ（ＶＴ
Ｒ）やコンパクトディスク装置等の家電製品や自動車、
ロボットなどにおいて、当該装置全体の制御を行う中央
処理ユニット（ＣＰＵ）と、このＣＰＵが制御する電子
回路とをバスを介して接続して構成される電子回路シス
テムに関する。
Ｒ）やコンパクトディスク装置等の家電製品や自動車、
ロボットなどにおいて、当該装置全体の制御を行う中央
処理ユニット（ＣＰＵ）と、このＣＰＵが制御する電子
回路とをバスを介して接続して構成される電子回路シス
テムに関する。
【０００２】
【従来の技術】図３に示すように、ＣＰＵ１と、このＣ
ＰＵ１と通信を行う通信手段を備え、独立した機能を有
する複数のデバイス（例えば、ＶＴＲでは、サーボ用Ｉ
Ｃ（集積回路）、タイマ用ＩＣ、ビデオ信号処理用Ｉ
Ｃ）２〜４とが、コントロールバス１０１及びパラレル
データバス１０２によって接続された電子回路システム
が従来より知られている。コントロールバス１０１は、
ＣＰＵ１が各デバイス２〜４を選択するための信号、例
えばチップセレクト信号、アドレス信号などを伝送する
バスであり、データバス１０２は、ＣＰＵ１とデバイス
２〜４との間で送受信されるデータを伝送する共有バス
である。
ＰＵ１と通信を行う通信手段を備え、独立した機能を有
する複数のデバイス（例えば、ＶＴＲでは、サーボ用Ｉ
Ｃ（集積回路）、タイマ用ＩＣ、ビデオ信号処理用Ｉ
Ｃ）２〜４とが、コントロールバス１０１及びパラレル
データバス１０２によって接続された電子回路システム
が従来より知られている。コントロールバス１０１は、
ＣＰＵ１が各デバイス２〜４を選択するための信号、例
えばチップセレクト信号、アドレス信号などを伝送する
バスであり、データバス１０２は、ＣＰＵ１とデバイス
２〜４との間で送受信されるデータを伝送する共有バス
である。
【０００３】このシステムにおいて、ＣＰＵ１が特定の
デバイス（例えばデバイス２）にデータを送信する場合
は、ＣＰＵ１は、デバイス２のみを選択するチップセレ
クト信号あるいはアドレス信号をコントロールバス１０
１上に送出するとともに、送信データをデータバス１０
２上の送出する。これにより、コントロールバス１０１
上の信号によって選択されたデバイス２によって、デー
タバス１０２上に送出された送信データが受信される。
デバイス（例えばデバイス２）にデータを送信する場合
は、ＣＰＵ１は、デバイス２のみを選択するチップセレ
クト信号あるいはアドレス信号をコントロールバス１０
１上に送出するとともに、送信データをデータバス１０
２上の送出する。これにより、コントロールバス１０１
上の信号によって選択されたデバイス２によって、デー
タバス１０２上に送出された送信データが受信される。
【０００４】またデバイス２〜４からＣＰＵ１へデータ
を送信する場合は、デバイス２〜４のいずれが送出した
ものかをＣＰＵ１が識別できる送信割込信号を、デバイ
ス２〜４が、コントロールバス１０１上に送出するとと
もに、送信データをデータバス１０２上に送出する。
を送信する場合は、デバイス２〜４のいずれが送出した
ものかをＣＰＵ１が識別できる送信割込信号を、デバイ
ス２〜４が、コントロールバス１０１上に送出するとと
もに、送信データをデータバス１０２上に送出する。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来のシステムでは、デバイス選択のための信号としてチ
ップセレクト信号を用いる場合は、デバイスの数だけデ
ータバスラインを設ける必要があり、デバイスの数が多
いシステムでは、バスライン数が多くなって構成が複雑
化するという問題があった。
来のシステムでは、デバイス選択のための信号としてチ
ップセレクト信号を用いる場合は、デバイスの数だけデ
ータバスラインを設ける必要があり、デバイスの数が多
いシステムでは、バスライン数が多くなって構成が複雑
化するという問題があった。
【０００６】また、デバイス選択のための信号としてチ
ップセレクト信号を用いる場合は、各デバイスにアドレ
スデコーダを設ける必要があった。本発明はこの点に着
目してなされたものであり、ＣＰＵと、これと通信を行
う複数の電子回路ユニットとで構成される電子回路シス
テムの構成をより簡略化すること目的とする。
ップセレクト信号を用いる場合は、各デバイスにアドレ
スデコーダを設ける必要があった。本発明はこの点に着
目してなされたものであり、ＣＰＵと、これと通信を行
う複数の電子回路ユニットとで構成される電子回路シス
テムの構成をより簡略化すること目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
本発明は、少なくとも１つの中央処理ユニットと、該中
央処理装置との通信を行う通信手段を備えた複数の電子
回路ユニットとがバスを介して接続された電子回路シス
テムにおいて、前記バスは、前記中央処理ユニットから
前記電子回路ユニットへデータを伝送するための１本の
バスラインと、前記電子回路ユニットから前記中央処理
ユニットへデータを伝送するための１本のバスラインと
から成り、前記中央処理ユニット及び電子回路ユニット
は、シリアル通信方式により相互にデータを伝送するこ
とを特徴とする。
本発明は、少なくとも１つの中央処理ユニットと、該中
央処理装置との通信を行う通信手段を備えた複数の電子
回路ユニットとがバスを介して接続された電子回路シス
テムにおいて、前記バスは、前記中央処理ユニットから
前記電子回路ユニットへデータを伝送するための１本の
バスラインと、前記電子回路ユニットから前記中央処理
ユニットへデータを伝送するための１本のバスラインと
から成り、前記中央処理ユニット及び電子回路ユニット
は、シリアル通信方式により相互にデータを伝送するこ
とを特徴とする。
【０００８】
【発明の実施の形態】以下本発明の実施の形態を図面を
参照して説明する。図１は本発明の一実施形態にかかる
ＶＴＲの電子回路システムの要部の構成を示すブロック
図である。この電子回路システムは、ＣＰＵ１と、この
ＣＰＵ１と通信を行う通信手段を有するデバイス２、３
及び４と、ＣＰＵ１からデバイス２〜４へデータを伝送
するためのシリアルデータバス１１と、デバイス２〜４
からＣＰＵ１へデータを伝送するためのシリアルデータ
バス１２とを備えている。ＣＰＵ１は、当該ＶＴＲの全
体の制御を行うシステム制御部のＣＰＵであり、デバイ
ス２〜４は、当該ＶＴＲのキャプスタンモータなどの制
御を行うサーボ用ＩＣ、タイマ録画を行うためのタイマ
用ＩＣ及びビデオ信号処理を行うビデオ信号処理用ＩＣ
であり、独立した機能を有する電子回路ユニットであ
る。シリアルデータバス１１及び１２は、それぞれ１本
のバスラインで構成される。シリアルデータバス１２に
よるデバイス２〜４からＣＰＵ１への接続は、いわゆる
ワイヤードＯＲ（配線論理和）接続としている。信号の
伝送方向は、図の矢印の向きに固定されている。すなわ
ち、データバス１１はＣＰＵ１からデバイス２〜４への
データ伝送に使用され、データバス１２はデバイス２〜
４からＣＰＵ１へのデータ伝送に使用される。
参照して説明する。図１は本発明の一実施形態にかかる
ＶＴＲの電子回路システムの要部の構成を示すブロック
図である。この電子回路システムは、ＣＰＵ１と、この
ＣＰＵ１と通信を行う通信手段を有するデバイス２、３
及び４と、ＣＰＵ１からデバイス２〜４へデータを伝送
するためのシリアルデータバス１１と、デバイス２〜４
からＣＰＵ１へデータを伝送するためのシリアルデータ
バス１２とを備えている。ＣＰＵ１は、当該ＶＴＲの全
体の制御を行うシステム制御部のＣＰＵであり、デバイ
ス２〜４は、当該ＶＴＲのキャプスタンモータなどの制
御を行うサーボ用ＩＣ、タイマ録画を行うためのタイマ
用ＩＣ及びビデオ信号処理を行うビデオ信号処理用ＩＣ
であり、独立した機能を有する電子回路ユニットであ
る。シリアルデータバス１１及び１２は、それぞれ１本
のバスラインで構成される。シリアルデータバス１２に
よるデバイス２〜４からＣＰＵ１への接続は、いわゆる
ワイヤードＯＲ（配線論理和）接続としている。信号の
伝送方向は、図の矢印の向きに固定されている。すなわ
ち、データバス１１はＣＰＵ１からデバイス２〜４への
データ伝送に使用され、データバス１２はデバイス２〜
４からＣＰＵ１へのデータ伝送に使用される。
【０００９】ＣＰＵ１は、シリアルデータバス１１を介
してデバイス２〜４へデータを送信するとともに、シリ
アルデータバス１２を介してデバイス２〜４から送信さ
れるデータを受信する機能を有する。デバイス２〜４の
通信手段は、シリアルデータバスＣＰＵ１から送信され
るデータを受信し、制御データに応じた動作を行うとと
もに、シリアルデータバス１２を介してＣＰＵ１へデー
タを送信する動作を行う。デバイス２〜４の通信手段
は、シリアルデータ１２上にデータを送出する機能と、
シリアルデータバス１２上に他のデバイスからデータが
送出されているか否かを監視する機能とを有している。
すなわちデバイス２〜４の通信手段は、それぞれシリア
ルデータバス１２上の他のデバイスから送出されたデー
タを常に監視し、該データが存在しないときに、必要な
ＣＰＵ１へのデータ送信を実行するように構成されてい
る。
してデバイス２〜４へデータを送信するとともに、シリ
アルデータバス１２を介してデバイス２〜４から送信さ
れるデータを受信する機能を有する。デバイス２〜４の
通信手段は、シリアルデータバスＣＰＵ１から送信され
るデータを受信し、制御データに応じた動作を行うとと
もに、シリアルデータバス１２を介してＣＰＵ１へデー
タを送信する動作を行う。デバイス２〜４の通信手段
は、シリアルデータ１２上にデータを送出する機能と、
シリアルデータバス１２上に他のデバイスからデータが
送出されているか否かを監視する機能とを有している。
すなわちデバイス２〜４の通信手段は、それぞれシリア
ルデータバス１２上の他のデバイスから送出されたデー
タを常に監視し、該データが存在しないときに、必要な
ＣＰＵ１へのデータ送信を実行するように構成されてい
る。
【００１０】本実施形態では、クロックを受信側で発生
し、スタートビットとストップビットを送信する調歩同
期式シリアル伝送によりデータの送信を行う。図２
（ａ）は、シリアルデータバス１１または１２上に送出
されるデータ（シリアルデータ）の構成を示し、同図
（ｂ）は、受信側で発生するクロックＣＬ（立ち上りの
時点でデータの「０」「１」を読み取る）を示す。バス
上に送出されるデータは、「０」のスタートビットＢＳ
ＴＲＴ１、ビットＳ０〜Ｓ７からなる８ビットのデバイ
ス選択コードＣＳＥＬ、デバイス選択コードの終了を示
す「１１」のストップビットＢＳＴＰ１、送信データの
開始を示す「０」のスタートビットＢＳＴＲＴ２、送信
データ（Ｄ０，Ｄ１，Ｄ２，……，Ｄｎ）、及び送信デ
ータの終了を示すストップビットＢＳＴＰ２から成り、
この順序で送出される。
し、スタートビットとストップビットを送信する調歩同
期式シリアル伝送によりデータの送信を行う。図２
（ａ）は、シリアルデータバス１１または１２上に送出
されるデータ（シリアルデータ）の構成を示し、同図
（ｂ）は、受信側で発生するクロックＣＬ（立ち上りの
時点でデータの「０」「１」を読み取る）を示す。バス
上に送出されるデータは、「０」のスタートビットＢＳ
ＴＲＴ１、ビットＳ０〜Ｓ７からなる８ビットのデバイ
ス選択コードＣＳＥＬ、デバイス選択コードの終了を示
す「１１」のストップビットＢＳＴＰ１、送信データの
開始を示す「０」のスタートビットＢＳＴＲＴ２、送信
データ（Ｄ０，Ｄ１，Ｄ２，……，Ｄｎ）、及び送信デ
ータの終了を示すストップビットＢＳＴＰ２から成り、
この順序で送出される。
【００１１】デバイス選択コードＣＳＥＬの各ビットＳ
０〜Ｓ７は、接続されるデバイスに対応しており、本実
施形態では、デバイス２〜４がそれぞれビットＳ０、Ｓ
１及びＳ２に対応している。なお、デバイス選択コード
ＣＳＥＬのビット数は、本実施形態では３ビットで足り
るので、３ビットの構成を採用してもよいが、デバイス
の数が８まで増加した場合にも対応できるように８ビッ
トとしている。デバイスの数が９以上となった場合に
は、その数に対応させてビット数を増加させればよい。
０〜Ｓ７は、接続されるデバイスに対応しており、本実
施形態では、デバイス２〜４がそれぞれビットＳ０、Ｓ
１及びＳ２に対応している。なお、デバイス選択コード
ＣＳＥＬのビット数は、本実施形態では３ビットで足り
るので、３ビットの構成を採用してもよいが、デバイス
の数が８まで増加した場合にも対応できるように８ビッ
トとしている。デバイスの数が９以上となった場合に
は、その数に対応させてビット数を増加させればよい。
【００１２】ＣＰＵ１からデバイス２〜４へのデータ送
信時は、送信先に対応するデバイス選択コードＣＳＥＬ
のビットをアクティブ（例えば「１」）とすることによ
り、送信先を指定する。またデバイス２〜４からＣＰＵ
１へのデータ送信時は、デバイス選択コードＣＳＥＬ中
の自身が対応するビットをアクティブにする（例えばデ
バイス３が送信するときはビットＳ１を「１」とする）
ことにより送信側デバイスを特定する。このとき、シリ
アルデータバス１２上にデータが存在するときは、空く
まで待機する。
信時は、送信先に対応するデバイス選択コードＣＳＥＬ
のビットをアクティブ（例えば「１」）とすることによ
り、送信先を指定する。またデバイス２〜４からＣＰＵ
１へのデータ送信時は、デバイス選択コードＣＳＥＬ中
の自身が対応するビットをアクティブにする（例えばデ
バイス３が送信するときはビットＳ１を「１」とする）
ことにより送信側デバイスを特定する。このとき、シリ
アルデータバス１２上にデータが存在するときは、空く
まで待機する。
【００１３】以上のように本実施形態では、ＣＰＵ１
と、このＣＰＵ１と通信する通信手段を有するデバイス
２〜４とを、ＣＰＵ１からデバイス２〜４へのデータ送
信にのみ使用するシリアルデータバス１１、及びデバイ
ス２〜４からＣＰＵ１へのデータ送信にのみ使用するシ
リアルデータバス１２により接続し、各データバスを１
本のバスラインで構成し、調歩同期式シリアル通信方式
により相互のデータ伝送を行うようにしたので、バスの
構成を簡略化することができる。また、バスの構成が簡
単なものとなる結果、通信に伴うノイズを低減すること
ができる。
と、このＣＰＵ１と通信する通信手段を有するデバイス
２〜４とを、ＣＰＵ１からデバイス２〜４へのデータ送
信にのみ使用するシリアルデータバス１１、及びデバイ
ス２〜４からＣＰＵ１へのデータ送信にのみ使用するシ
リアルデータバス１２により接続し、各データバスを１
本のバスラインで構成し、調歩同期式シリアル通信方式
により相互のデータ伝送を行うようにしたので、バスの
構成を簡略化することができる。また、バスの構成が簡
単なものとなる結果、通信に伴うノイズを低減すること
ができる。
【００１４】さらに、図２（ａ）に示すようなデータ構
成を採用することにより、１回の送信でＣＰＵ１から複
数のデバイスに同時に同一のデータを送信することが可
能となる。
成を採用することにより、１回の送信でＣＰＵ１から複
数のデバイスに同時に同一のデータを送信することが可
能となる。
【００１５】なお本発明は上述した実施形態に限るもの
ではなく、種々の変形が可能である。例えば、ＣＰＵや
デバイスの数は、上述したものに限らず、複数のＣＰＵ
や４個以上のデバイス（電子回路ユニット）から成る電
子回路システムに適用しても良い。
ではなく、種々の変形が可能である。例えば、ＣＰＵや
デバイスの数は、上述したものに限らず、複数のＣＰＵ
や４個以上のデバイス（電子回路ユニット）から成る電
子回路システムに適用しても良い。
【００１６】また、応用例としては、ＶＴＲに限るもの
ではなく、例えば自動車の制御システムに適用しても良
い。その場合、ＣＰＵと通信を行う電子回路ユニットと
しては、エンジン制御用電子回路ユニット、自動変速機
制御用電子回路ユニット、車載オーディオ電子回路ユニ
ットなどが対応する。
ではなく、例えば自動車の制御システムに適用しても良
い。その場合、ＣＰＵと通信を行う電子回路ユニットと
しては、エンジン制御用電子回路ユニット、自動変速機
制御用電子回路ユニット、車載オーディオ電子回路ユニ
ットなどが対応する。
【００１７】
【発明の効果】以上詳述したように本発明は、少なくと
も１つの中央処理ユニットと、該中央処理装置との通信
を行う通信手段を備えた複数の電子回路ユニットとがバ
スを介して接続された電子回路システムにおいて、前記
バスは、前記中央処理ユニットから前記電子回路ユニッ
トへデータを伝送するための１本のバスラインと、前記
電子回路ユニットから前記中央処理ユニットへデータを
伝送するための１本のバスラインとから成り、前記中央
処理ユニット及び電子回路ユニットは、シリアル通信方
式により相互にデータを伝送するようにしたので、デー
タ伝送用のバスの構成を簡略化することができるととも
に、通信に伴うノイズを低減することができる。
も１つの中央処理ユニットと、該中央処理装置との通信
を行う通信手段を備えた複数の電子回路ユニットとがバ
スを介して接続された電子回路システムにおいて、前記
バスは、前記中央処理ユニットから前記電子回路ユニッ
トへデータを伝送するための１本のバスラインと、前記
電子回路ユニットから前記中央処理ユニットへデータを
伝送するための１本のバスラインとから成り、前記中央
処理ユニット及び電子回路ユニットは、シリアル通信方
式により相互にデータを伝送するようにしたので、デー
タ伝送用のバスの構成を簡略化することができるととも
に、通信に伴うノイズを低減することができる。
【図１】本発明の一実施形態にかかる電子回路システム
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】図１のシステムで使用する伝送データの構成と
受信側クロックを示す図である。
受信側クロックを示す図である。
【図３】従来の電子回路システムの構成を示す図であ
る。
る。
１ ＣＰＵ（中央処理ユニット） ２、３、４ デバイス（電子回路ユニット） １１、１２ シリアルデータバス
Claims (1)
- 【請求項１】 少なくとも１つの中央処理ユニットと、
該中央処理装置との通信を行う通信手段を備えた複数の
電子回路ユニットとがバスを介して接続された電子回路
システムにおいて、 前記バスは、前記中央処理ユニットから前記電子回路ユ
ニットへデータを伝送するための１本のバスラインと、
前記電子回路ユニットから前記中央処理ユニットへデー
タを伝送するための１本のバスラインとから成り、前記
中央処理ユニット及び電子回路ユニットは、シリアル通
信方式により相互にデータを伝送することを特徴とする
電子回路システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10058896A JPH11243408A (ja) | 1998-02-24 | 1998-02-24 | 電子回路システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10058896A JPH11243408A (ja) | 1998-02-24 | 1998-02-24 | 電子回路システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11243408A true JPH11243408A (ja) | 1999-09-07 |
Family
ID=13097569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10058896A Withdrawn JPH11243408A (ja) | 1998-02-24 | 1998-02-24 | 電子回路システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11243408A (ja) |
-
1998
- 1998-02-24 JP JP10058896A patent/JPH11243408A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050510 |