JPH11250001A - メモリ駆動装置、メモリモジュール及びパーソナルコンピュータ - Google Patents
メモリ駆動装置、メモリモジュール及びパーソナルコンピュータInfo
- Publication number
- JPH11250001A JPH11250001A JP10047377A JP4737798A JPH11250001A JP H11250001 A JPH11250001 A JP H11250001A JP 10047377 A JP10047377 A JP 10047377A JP 4737798 A JP4737798 A JP 4737798A JP H11250001 A JPH11250001 A JP H11250001A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- transmission line
- memory module
- driving means
- switches
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 118
- 230000005540 biological transmission Effects 0.000 claims abstract description 52
- 230000006870 function Effects 0.000 claims description 9
- 238000001514 detection method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000005259 measurement Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Abstract
(57)【要約】
【課題】 メモリモジュールまでの伝送路の設計を柔軟
に行うことができるようにする。 【解決手段】 所定のインピーダンス５５〜５７を有す
る伝送路５３に接続された任意の数のメモリモジュール
＃１〜＃ｍを同時に駆動する駆動手段５２を備えてい
る。特に、この駆動手段５２を複数設けると共に、これ
ら複数の駆動手段５２の出力を選択的に有効にする複数
のスイッチ１と、伝送路５３に接続されたメモリモジュ
ール＃１〜＃ｍの全容量を検出し複数の駆動手段５２の
出力が伝送路のインピーダンス５５〜５７との関係で該
検出容量と適合するように複数のスイッチ１を選択的に
接続する出力制御手段２とを備えている。
に行うことができるようにする。 【解決手段】 所定のインピーダンス５５〜５７を有す
る伝送路５３に接続された任意の数のメモリモジュール
＃１〜＃ｍを同時に駆動する駆動手段５２を備えてい
る。特に、この駆動手段５２を複数設けると共に、これ
ら複数の駆動手段５２の出力を選択的に有効にする複数
のスイッチ１と、伝送路５３に接続されたメモリモジュ
ール＃１〜＃ｍの全容量を検出し複数の駆動手段５２の
出力が伝送路のインピーダンス５５〜５７との関係で該
検出容量と適合するように複数のスイッチ１を選択的に
接続する出力制御手段２とを備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、パーソナルコンピ
ュータと、これに含まれるメモリ駆動装置及びメモリモ
ジュールに関する。
ュータと、これに含まれるメモリ駆動装置及びメモリモ
ジュールに関する。
【０００２】
【従来の技術】近年のパーソナルコンピュータにおいて
は、ＣＰＵ及びシステムバスの高速化に伴い、高度な回
路技術による伝送路設計が要求されている。伝送路設計
の要は、バッファ回路の駆動能力と伝送路上のインピー
ダンスとを最適に組み合わせることにある。この点、メ
モリ回路では、ユーザによるメモリ容量の変更に伴い電
気的な負荷容量が変化するため、幅広いインピーダンス
に対応した設計が必要になる。以下、従来のメモリ回路
の設計について、図３を参照しながら説明する。
は、ＣＰＵ及びシステムバスの高速化に伴い、高度な回
路技術による伝送路設計が要求されている。伝送路設計
の要は、バッファ回路の駆動能力と伝送路上のインピー
ダンスとを最適に組み合わせることにある。この点、メ
モリ回路では、ユーザによるメモリ容量の変更に伴い電
気的な負荷容量が変化するため、幅広いインピーダンス
に対応した設計が必要になる。以下、従来のメモリ回路
の設計について、図３を参照しながら説明する。
【０００３】図３は、従来のメモリ回路を示すブロック
図である。この図３において、符号５１は従来のメモリ
駆動装置を示す。このメモリ駆動装置５１の内部には、
駆動手段として単一のバッファ回路５２が設けられてい
る。このバッファ回路５２の出力端子は、伝送路５３に
接続されており、その伝送路５３の先端が複数に枝分か
れした状態になっている。この伝送路５３の各枝端部に
は、それぞれメモリスロット５４を介してメモリモジュ
ール＃１〜＃ｍ（ｍ＝２，３，４，…）が接続されてい
る。ここで、各メモリモジュール＃１〜＃ｍに接続され
た伝送路５１の枝端部には、符号５５〜５７に示すよう
な寄生的なインピーダンスをそれぞれ仮定することがで
きる。
図である。この図３において、符号５１は従来のメモリ
駆動装置を示す。このメモリ駆動装置５１の内部には、
駆動手段として単一のバッファ回路５２が設けられてい
る。このバッファ回路５２の出力端子は、伝送路５３に
接続されており、その伝送路５３の先端が複数に枝分か
れした状態になっている。この伝送路５３の各枝端部に
は、それぞれメモリスロット５４を介してメモリモジュ
ール＃１〜＃ｍ（ｍ＝２，３，４，…）が接続されてい
る。ここで、各メモリモジュール＃１〜＃ｍに接続され
た伝送路５１の枝端部には、符号５５〜５７に示すよう
な寄生的なインピーダンスをそれぞれ仮定することがで
きる。
【０００４】この場合、メモリモジュール＃１のみが接
続されたシステムの最小構成では、回路内の寄生インピ
ーダンスは符号５５が示すもののみである。一方、メモ
リモジュールが増設されると、他のインピーダンス５６
等も現れ、当該増設状況に応じ複雑な分布定数回路が形
成される。このような複雑な伝送路の設計では、通常、
回路シミュレータ等を用いることにより最適なインピー
ダンスの決定が行われてきた。
続されたシステムの最小構成では、回路内の寄生インピ
ーダンスは符号５５が示すもののみである。一方、メモ
リモジュールが増設されると、他のインピーダンス５６
等も現れ、当該増設状況に応じ複雑な分布定数回路が形
成される。このような複雑な伝送路の設計では、通常、
回路シミュレータ等を用いることにより最適なインピー
ダンスの決定が行われてきた。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来例にあっては、駆動手段としてのバッファ回路の出力
が固定されていたため、メモリ容量の変更に伴って生じ
るインピーダンスの変化に対応し難く伝送路の設計を柔
軟に行うことができないという不都合があった。例え
ば、最大メモリ容量にあわせて伝送路設計を行った場
合、メモリ容量が少ない構成ではバッファ回路の駆動能
力が大きすぎ、伝送路での反射による波形問題などが生
じ易くなる不都合があった。
来例にあっては、駆動手段としてのバッファ回路の出力
が固定されていたため、メモリ容量の変更に伴って生じ
るインピーダンスの変化に対応し難く伝送路の設計を柔
軟に行うことができないという不都合があった。例え
ば、最大メモリ容量にあわせて伝送路設計を行った場
合、メモリ容量が少ない構成ではバッファ回路の駆動能
力が大きすぎ、伝送路での反射による波形問題などが生
じ易くなる不都合があった。
【０００６】
【発明の目的】本発明は、かかる従来例の有する不都合
を改善し、特に、メモリモジュールまでの伝送路の設計
を柔軟に行うことができるようにするメモリ駆動装置、
メモリモジュール及びパーソナルコンピュータを提供す
ることを、その目的とする。
を改善し、特に、メモリモジュールまでの伝送路の設計
を柔軟に行うことができるようにするメモリ駆動装置、
メモリモジュール及びパーソナルコンピュータを提供す
ることを、その目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、請求項１記載のメモリ駆動装置では、所定のインピ
ーダンスを有する伝送路に接続された任意の数のメモリ
モジュールを同時に駆動する駆動手段を備えている。特
に、この駆動手段を複数設けると共に、これら複数の駆
動手段の出力を選択的に有効にする複数のスイッチと、
伝送路に接続されたメモリモジュールの全容量を検出し
複数の駆動手段の出力が伝送路のインピーダンスとの関
係で該検出容量と適合するように複数のスイッチを選択
的に接続する出力制御手段とを備えた、という構成を採
っている。
め、請求項１記載のメモリ駆動装置では、所定のインピ
ーダンスを有する伝送路に接続された任意の数のメモリ
モジュールを同時に駆動する駆動手段を備えている。特
に、この駆動手段を複数設けると共に、これら複数の駆
動手段の出力を選択的に有効にする複数のスイッチと、
伝送路に接続されたメモリモジュールの全容量を検出し
複数の駆動手段の出力が伝送路のインピーダンスとの関
係で該検出容量と適合するように複数のスイッチを選択
的に接続する出力制御手段とを備えた、という構成を採
っている。
【０００８】請求項２記載のメモリ駆動装置では、複数
の駆動手段を伝送路に対してはしご型に接続すると共
に、複数のスイッチを複数の駆動手段の各出力端子間に
接続した、という構成を採っている。
の駆動手段を伝送路に対してはしご型に接続すると共
に、複数のスイッチを複数の駆動手段の各出力端子間に
接続した、という構成を採っている。
【０００９】請求項３記載のメモリ駆動装置では、出力
制御手段は、各メモリモジュールから出力されるメモリ
容量の情報に基づいてメモリモジュールの全容量を検出
する、という構成を採っている。
制御手段は、各メモリモジュールから出力されるメモリ
容量の情報に基づいてメモリモジュールの全容量を検出
する、という構成を採っている。
【００１０】請求項４記載のメモリモジュールは、伝送
路に着脱可能なメモリモジュールであり、自己のメモリ
容量の情報を伝送路に接続されているメモリモジュール
の駆動制御に利用させるために外部に出力する機能を備
えている。
路に着脱可能なメモリモジュールであり、自己のメモリ
容量の情報を伝送路に接続されているメモリモジュール
の駆動制御に利用させるために外部に出力する機能を備
えている。
【００１１】請求項５記載のメモリ駆動装置では、一定
のインピーダンスを有する伝送路と、メモリモジュール
を接続するために伝送路の一端部に並列に接続された複
数のメモリスロットと、これらメモリスロットに接続さ
れるメモリモジュールを伝送路を介して駆動可能なよう
に当該伝送路の他端部に接続された複数の駆動手段と、
これら複数の駆動手段の出力を選択的に有効にする複数
のスイッチと、伝送路に接続されたメモリモジュールの
全容量を検出し複数の駆動手段の出力が伝送路のインピ
ーダンスとの関係で該検出容量と適合するように複数の
スイッチを選択的に接続する出力制御手段とを備えた、
という構成を採っている。
のインピーダンスを有する伝送路と、メモリモジュール
を接続するために伝送路の一端部に並列に接続された複
数のメモリスロットと、これらメモリスロットに接続さ
れるメモリモジュールを伝送路を介して駆動可能なよう
に当該伝送路の他端部に接続された複数の駆動手段と、
これら複数の駆動手段の出力を選択的に有効にする複数
のスイッチと、伝送路に接続されたメモリモジュールの
全容量を検出し複数の駆動手段の出力が伝送路のインピ
ーダンスとの関係で該検出容量と適合するように複数の
スイッチを選択的に接続する出力制御手段とを備えた、
という構成を採っている。
【００１２】請求項６記載のパーソナルコンピュータ
は、請求項１又は５記載のメモリ駆動装置と、入力装置
接続インタフェースと、出力装置接続インタフェース
と、これら各部間で送受されるデータの演算及び入出力
を制御するＣＰＵと、をバス上に備えた、という構成を
採っている。
は、請求項１又は５記載のメモリ駆動装置と、入力装置
接続インタフェースと、出力装置接続インタフェース
と、これら各部間で送受されるデータの演算及び入出力
を制御するＣＰＵと、をバス上に備えた、という構成を
採っている。
【００１３】これにより、前述した目的を達成しようと
するものである。
するものである。
【００１４】
【発明の実施の形態】以下、本発明の一実施形態を図１
に基づいて説明する。従来との相違は、１つのバッファ
回路を複数のバッファ回路に分割し、それらの出力を選
択的に有効にするスイッチを設け、それらのスイッチを
ＯＮ／ＯＦＦさせる出力制御手段を設けたことと、各メ
モリモジュールにメモリ容量に関する情報を出力する機
能を持たせたことである。
に基づいて説明する。従来との相違は、１つのバッファ
回路を複数のバッファ回路に分割し、それらの出力を選
択的に有効にするスイッチを設け、それらのスイッチを
ＯＮ／ＯＦＦさせる出力制御手段を設けたことと、各メ
モリモジュールにメモリ容量に関する情報を出力する機
能を持たせたことである。
【００１５】図１において、駆動手段としてのバッファ
回路５２は複数設けられている。ここで、各バッファ回
路の駆動能力はＩ１，Ｉ２，…，Ｉｎ（ｎ＝３，４，
５，…）に設定されている。また、これら複数のバッフ
ァ回路５２には、その出力を選択的に有効にする複数の
スイッチ１が接続されている。また、各スイッチ１に
は、出力制御手段２が併設されている。この出力制御手
段２は、メモリモジュール＃１〜＃ｍの全容量を検出し
複数のバッファ回路５２の駆動能力が伝送路５３のイン
ピーダンスとの関係で検出容量と適合するように複数の
スイッチ１を選択的に接続する機能を備えている。
回路５２は複数設けられている。ここで、各バッファ回
路の駆動能力はＩ１，Ｉ２，…，Ｉｎ（ｎ＝３，４，
５，…）に設定されている。また、これら複数のバッフ
ァ回路５２には、その出力を選択的に有効にする複数の
スイッチ１が接続されている。また、各スイッチ１に
は、出力制御手段２が併設されている。この出力制御手
段２は、メモリモジュール＃１〜＃ｍの全容量を検出し
複数のバッファ回路５２の駆動能力が伝送路５３のイン
ピーダンスとの関係で検出容量と適合するように複数の
スイッチ１を選択的に接続する機能を備えている。
【００１６】本実施形態において、複数のバッファ回路
５２は、伝送路５３に対してはしご型に接続されてい
る。そして、複数のスイッチ１は、これら複数のバッフ
ァ回路５２の各出力端子間に接続されている。また、出
力制御手段２は、各メモリモジュール＃１〜＃ｍから出
力されるメモリ容量の情報に基づいてメモリモジュール
の全容量を検出する機能を備えている。これに対し、各
メモリモジュール＃１〜＃ｍは、伝送路５３に着脱可能
なメモリモジュールであり、自己のメモリ容量の情報を
伝送路５３に接続されているメモリモジュールの駆動制
御に利用させるために外部に出力する機能を備えてい
る。
５２は、伝送路５３に対してはしご型に接続されてい
る。そして、複数のスイッチ１は、これら複数のバッフ
ァ回路５２の各出力端子間に接続されている。また、出
力制御手段２は、各メモリモジュール＃１〜＃ｍから出
力されるメモリ容量の情報に基づいてメモリモジュール
の全容量を検出する機能を備えている。これに対し、各
メモリモジュール＃１〜＃ｍは、伝送路５３に着脱可能
なメモリモジュールであり、自己のメモリ容量の情報を
伝送路５３に接続されているメモリモジュールの駆動制
御に利用させるために外部に出力する機能を備えてい
る。
【００１７】枝分かれした伝送路５３の各枝端部には、
メモリモジュール＃１〜＃ｍを接続するためのメモリス
ロット３が各々並列に接続されている。各メモリスロッ
ト３は、メモリモジュール＃１〜＃ｍの出力するメモリ
容量の情報を出力制御手段２に伝送するための端子を備
えている。図１において、各メモリモジュール＃１〜＃
ｍから出力されたメモリ容量の情報は単一の信号線に集
約されて出力制御手段２に入力されるように図示されて
いるが、各メモリモジュールから独立の信号線で出力制
御手段２に入力するように構成してもよい。また、各ス
イッチ１は、リレースイッチでもよいし、半導体スイッ
チでもよい。
メモリモジュール＃１〜＃ｍを接続するためのメモリス
ロット３が各々並列に接続されている。各メモリスロッ
ト３は、メモリモジュール＃１〜＃ｍの出力するメモリ
容量の情報を出力制御手段２に伝送するための端子を備
えている。図１において、各メモリモジュール＃１〜＃
ｍから出力されたメモリ容量の情報は単一の信号線に集
約されて出力制御手段２に入力されるように図示されて
いるが、各メモリモジュールから独立の信号線で出力制
御手段２に入力するように構成してもよい。また、各ス
イッチ１は、リレースイッチでもよいし、半導体スイッ
チでもよい。
【００１８】次に、本実施形態の動作を説明する。
【００１９】装置全体を稼動状態に設定すると、メモリ
スロット３に接続されているメモリモジュール＃１〜＃
ｍからメモリ容量の情報が出力され、各メモリスロット
３を介し、出力制御手段２に入力される。出力制御手段
２では、各メモリモジュール＃１〜＃ｍから入力された
メモリ容量の情報に基づいてメモリの全容量を算出する
と共に、この結果に基づいてバッファ回路全体による最
適な駆動能力を算出する。そして、出力制御手段２は、
バッファ回路全体による駆動能力が今算出した最適な駆
動能力となるように接続すべきスイッチを選択する。こ
こで、最適な駆動能力の算出及びそのために接続すべき
スイッチの選択は、予め実測に基づいて準備された変換
テーブルを参照して行うことができる。例えば、該変換
テーブルには、各メモリモジュール＃１〜＃ｍからのメ
モリ容量の情報パターンに応じたスイッチの接続パター
ンを記録しておくことが考えられる。
スロット３に接続されているメモリモジュール＃１〜＃
ｍからメモリ容量の情報が出力され、各メモリスロット
３を介し、出力制御手段２に入力される。出力制御手段
２では、各メモリモジュール＃１〜＃ｍから入力された
メモリ容量の情報に基づいてメモリの全容量を算出する
と共に、この結果に基づいてバッファ回路全体による最
適な駆動能力を算出する。そして、出力制御手段２は、
バッファ回路全体による駆動能力が今算出した最適な駆
動能力となるように接続すべきスイッチを選択する。こ
こで、最適な駆動能力の算出及びそのために接続すべき
スイッチの選択は、予め実測に基づいて準備された変換
テーブルを参照して行うことができる。例えば、該変換
テーブルには、各メモリモジュール＃１〜＃ｍからのメ
モリ容量の情報パターンに応じたスイッチの接続パター
ンを記録しておくことが考えられる。
【００２０】ここで、スイッチ１を一つも接続しない場
合は駆動能力Ｉ１のバッファ回路のみが機能するが、一
乃至複数のスイッチ１が接続された場合、いくつかのバ
ッファ回路がメモリモジュール＃１〜＃ｍに同時に接続
され、適切な電流が駆動される。例えば、出力制御回路
２は、メモリモジュール＃１のみがメモリスロット３に
接続されている場合、複数のスイッチ１を総て切断状態
にセットし、最小駆動能力Ｉ１によりメモリモジュール
を駆動する。一方、＃１〜＃ｍのｍ個のメモリモジュー
ルが接続されている場合、出力制御回路２は、総てのス
イッチを接続状態に設定し、Ｉ１＋Ｉ２＋・・・＋Ｉｎ
の駆動能力でメモリモジュールを駆動する。
合は駆動能力Ｉ１のバッファ回路のみが機能するが、一
乃至複数のスイッチ１が接続された場合、いくつかのバ
ッファ回路がメモリモジュール＃１〜＃ｍに同時に接続
され、適切な電流が駆動される。例えば、出力制御回路
２は、メモリモジュール＃１のみがメモリスロット３に
接続されている場合、複数のスイッチ１を総て切断状態
にセットし、最小駆動能力Ｉ１によりメモリモジュール
を駆動する。一方、＃１〜＃ｍのｍ個のメモリモジュー
ルが接続されている場合、出力制御回路２は、総てのス
イッチを接続状態に設定し、Ｉ１＋Ｉ２＋・・・＋Ｉｎ
の駆動能力でメモリモジュールを駆動する。
【００２１】これによると、メモリモジュールの全容量
に応じてバッファ回路の駆動能力が最適に調整されるの
で、伝送路自体の設計を従来よりも柔軟に行うことが可
能となる。
に応じてバッファ回路の駆動能力が最適に調整されるの
で、伝送路自体の設計を従来よりも柔軟に行うことが可
能となる。
【００２２】ここで、本発明は、上記実施形態に限られ
ない。図１において、複数のスイッチ１は、伝送路５３
の本線に対し直列に接続されているが、これらを伝送路
５３の本線に対し並列に接続した形態としてもよい。こ
の場合、駆動能力Ｉ１のバッファ回路（駆動手段）の出
力段にもスイッチを設けることができる。そして、出力
制御手段２は、上記実施形態と同様に、出力を有効にす
るバッファ回路の数を徐々に増やすことによって駆動能
力を増加させてもよいし、出力を有効にするバッファ回
路を逐次切替えて駆動能力を増加させてもよい。勿論、
両者が併用されてもよい。駆動能力を減少させる場合も
同様である。更に、各バッファ回路ははしご型に接続さ
れているけれども、伝送路の本線から分岐された独立の
信号線により各バッファ回路が該伝送路５３の本線に対
し並列に接続されていてもよい。
ない。図１において、複数のスイッチ１は、伝送路５３
の本線に対し直列に接続されているが、これらを伝送路
５３の本線に対し並列に接続した形態としてもよい。こ
の場合、駆動能力Ｉ１のバッファ回路（駆動手段）の出
力段にもスイッチを設けることができる。そして、出力
制御手段２は、上記実施形態と同様に、出力を有効にす
るバッファ回路の数を徐々に増やすことによって駆動能
力を増加させてもよいし、出力を有効にするバッファ回
路を逐次切替えて駆動能力を増加させてもよい。勿論、
両者が併用されてもよい。駆動能力を減少させる場合も
同様である。更に、各バッファ回路ははしご型に接続さ
れているけれども、伝送路の本線から分岐された独立の
信号線により各バッファ回路が該伝送路５３の本線に対
し並列に接続されていてもよい。
【００２３】また、上記実施形態において、各メモリモ
ジュールは単に接続中を示す信号を出力するものでもよ
い。この場合、出力制御手段が、各メモリモジュールか
ら出力される接続中を示す信号に基づいて接続されてい
るメモリの数を検出し、この結果として全メモリ容量を
検出するように構成する。例えば、接続される各メモリ
モジュールの容量が予め一定の場合に採用することがで
きる。
ジュールは単に接続中を示す信号を出力するものでもよ
い。この場合、出力制御手段が、各メモリモジュールか
ら出力される接続中を示す信号に基づいて接続されてい
るメモリの数を検出し、この結果として全メモリ容量を
検出するように構成する。例えば、接続される各メモリ
モジュールの容量が予め一定の場合に採用することがで
きる。
【００２４】次に、本発明の他の実施形態を図２に基づ
いて説明する。
いて説明する。
【００２５】図２に示すパーソナルコンピュータは、先
の実施形態で示した構成を有するメモリ駆動装置１０
と、入力装置接続インタフェース１１と、出力装置接続
インタフェース１２と、これら各部間で送受されるデー
タの演算及び入出力を制御するＣＰＵ１３とを備えてい
る。そして、これらの要素がそれぞれ同一のバス１４に
接続されている。メモリ駆動装置１０には、図１の実施
形態と同様にメモリモジュール＃１〜＃ｍが接続されて
いる。図２において、符号１５がメモリモジュールを示
す。ＣＰＵ１３は、メモリ駆動装置１０に制御信号を送
り、メモリモジュール１５を駆動させ、所定のデータの
書き込み又は読み出しを行う。この際、メモリ駆動装置
１０は先の実施形態と同一の動作によりメモリモジュー
ル１５を駆動する。例えば、ＣＰＵ１３は、入力装置接
続インタフェース１１に接続された入力装置から入力さ
れるデータをメモリモジュール１５に記録する。また、
ＣＰＵ１３は、メモリモジュール１５から読み出したプ
ログラムを逐次処理して動作する。また、ＣＰＵ１３
は、メモリモジュール１５から読み出したデータを出力
装置接続インタフェース１２に接続された出力装置に出
力する。
の実施形態で示した構成を有するメモリ駆動装置１０
と、入力装置接続インタフェース１１と、出力装置接続
インタフェース１２と、これら各部間で送受されるデー
タの演算及び入出力を制御するＣＰＵ１３とを備えてい
る。そして、これらの要素がそれぞれ同一のバス１４に
接続されている。メモリ駆動装置１０には、図１の実施
形態と同様にメモリモジュール＃１〜＃ｍが接続されて
いる。図２において、符号１５がメモリモジュールを示
す。ＣＰＵ１３は、メモリ駆動装置１０に制御信号を送
り、メモリモジュール１５を駆動させ、所定のデータの
書き込み又は読み出しを行う。この際、メモリ駆動装置
１０は先の実施形態と同一の動作によりメモリモジュー
ル１５を駆動する。例えば、ＣＰＵ１３は、入力装置接
続インタフェース１１に接続された入力装置から入力さ
れるデータをメモリモジュール１５に記録する。また、
ＣＰＵ１３は、メモリモジュール１５から読み出したプ
ログラムを逐次処理して動作する。また、ＣＰＵ１３
は、メモリモジュール１５から読み出したデータを出力
装置接続インタフェース１２に接続された出力装置に出
力する。
【００２６】このようにしても、先の実施形態と同様の
作用効果を奏することができ、伝送路の設計を柔軟に行
うことのできるパーソナルコンピュータを提供すること
ができる。
作用効果を奏することができ、伝送路の設計を柔軟に行
うことのできるパーソナルコンピュータを提供すること
ができる。
【００２７】
【発明の効果】本発明は、以上のように構成され機能す
るので、これによると、メモリモジュールの全容量に応
じて駆動手段の駆動能力が最適に調整されるので、伝送
路自体の設計を従来よりも柔軟かつ容易に行うことが可
能となる。この効果は、メモリ駆動装置とメモリモジュ
ールとの間の伝送速度が高速になるほど大きなものとな
る。
るので、これによると、メモリモジュールの全容量に応
じて駆動手段の駆動能力が最適に調整されるので、伝送
路自体の設計を従来よりも柔軟かつ容易に行うことが可
能となる。この効果は、メモリ駆動装置とメモリモジュ
ールとの間の伝送速度が高速になるほど大きなものとな
る。
【図１】本発明の一実施形態を示すメモリ駆動装置の回
路図である。
路図である。
【図２】本発明の他の実施形態を示すパーソナルコンピ
ュータのブロック図である。
ュータのブロック図である。
【図３】従来例を示すメモリ駆動装置の回路図である。
１ スイッチ ２ 出力制御手段 ３ メモリスロット １０ メモリ駆動装置 １１ 入力装置接続インタフェース １２ 出力装置接続インタフェース １３ ＣＰＵ １４ バス ５２ バッファ回路（駆動手段） ５３ 伝送路 ５５〜５７ 伝送路のインピーダンス ＃１〜＃ｍ メモリモジュール
Claims (6)
- 【請求項１】 所定のインピーダンスを有する伝送路に
接続された任意の数のメモリモジュールを同時に駆動す
る駆動手段を備えたメモリ駆動装置において、 前記駆
動手段を複数設けると共に、これら複数の駆動手段の出
力を選択的に有効にする複数のスイッチと、前記伝送路
に接続されたメモリモジュールの全容量を検出し前記複
数の駆動手段の出力が前記伝送路のインピーダンスとの
関係で該検出容量と適合するように前記複数のスイッチ
を選択的に接続する出力制御手段とを備えたことを特徴
とするメモリ駆動装置。 - 【請求項２】 前記複数の駆動手段を前記伝送路に対し
はしご型に接続すると共に、前記複数のスイッチを前記
複数の駆動手段の各出力端子間に接続したことを特徴と
する請求項１記載のメモリ駆動装置。 - 【請求項３】 前記出力制御手段は、前記各メモリモジ
ュールから出力されるメモリ容量の情報に基づいてメモ
リモジュールの全容量を検出することを特徴とした請求
項１記載のメモリ駆動装置。 - 【請求項４】 伝送路に着脱可能なメモリモジュールに
おいて、自己のメモリ容量の情報を前記伝送路に接続さ
れているメモリモジュールの駆動制御に利用させるため
に外部に出力する機能を備えていることを特徴としたメ
モリモジュール。 - 【請求項５】 一定のインピーダンスを有する伝送路
と、メモリモジュールを接続するために前記伝送路の一
端部に並列に接続された複数のメモリスロットと、これ
らメモリスロットに接続されるメモリモジュールを前記
伝送路を介して駆動可能なように当該伝送路の他端部に
接続された複数の駆動手段と、これら複数の駆動手段の
出力を選択的に有効にする複数のスイッチと、前記伝送
路に接続されたメモリモジュールの全容量を検出し前記
複数の駆動手段の出力が前記伝送路のインピーダンスと
の関係で該検出容量と適合するように前記複数のスイッ
チを選択的に接続する出力制御手段とを備えたことを特
徴とするメモリ駆動装置。 - 【請求項６】 請求項１又は５記載のメモリ駆動装置
と、入力装置接続インタフェースと、出力装置接続イン
タフェースと、これら各部間で送受されるデータの演算
及び入出力を制御するＣＰＵと、をバス上に備えてなる
パーソナルコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10047377A JPH11250001A (ja) | 1998-02-27 | 1998-02-27 | メモリ駆動装置、メモリモジュール及びパーソナルコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10047377A JPH11250001A (ja) | 1998-02-27 | 1998-02-27 | メモリ駆動装置、メモリモジュール及びパーソナルコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11250001A true JPH11250001A (ja) | 1999-09-17 |
Family
ID=12773416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10047377A Pending JPH11250001A (ja) | 1998-02-27 | 1998-02-27 | メモリ駆動装置、メモリモジュール及びパーソナルコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11250001A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7420818B2 (en) | 2005-03-30 | 2008-09-02 | Samsung Electronics Co., Ltd. | Memory module having a matching capacitor and memory system having the same |
-
1998
- 1998-02-27 JP JP10047377A patent/JPH11250001A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7420818B2 (en) | 2005-03-30 | 2008-09-02 | Samsung Electronics Co., Ltd. | Memory module having a matching capacitor and memory system having the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6934785B2 (en) | High speed interface with looped bus | |
| US6882082B2 (en) | Memory repeater | |
| CN101582823B (zh) | 基于spi总线的通讯方法、通讯系统和通讯路由装置 | |
| WO2002077835A1 (en) | Communication control semiconductor device and interface system | |
| KR20050044247A (ko) | 피시아이 익스프레스 링크의 동적 재구성 방법 및 장치 | |
| CN112650696A (zh) | Hdd背板管理装置 | |
| JP3557625B2 (ja) | 情報処理装置 | |
| JP4015986B2 (ja) | 半導体集積回路装置 | |
| JPH11250001A (ja) | メモリ駆動装置、メモリモジュール及びパーソナルコンピュータ | |
| JP3663846B2 (ja) | ベースボード及びそれに装着される電源ユニット並びにｃｐｕユニット | |
| JP2008041022A (ja) | Ｉ／ｏ装置、通信装置、サーボモータ制御装置、制御システムおよびロボットシステム | |
| JP3266098B2 (ja) | 拡張スロット接続回路 | |
| JP4378799B2 (ja) | ディジタルデータの入出力装置 | |
| US20020118563A1 (en) | High speed data capture circuit for a digital device | |
| JP2008171291A (ja) | 高速シリアルインタフェース対応の配線方式 | |
| JPH074664Y2 (ja) | 可搬型コンピュータ | |
| JP2956385B2 (ja) | バスライン監視方式 | |
| JP2664777B2 (ja) | 機能拡張方式 | |
| CN119088741A (zh) | 一种计算机主板的双rom电路结构 | |
| JP3200821B2 (ja) | 半導体集積回路システム | |
| JPS62166476A (ja) | 自動機のデイジタル信号入力装置 | |
| JPH1131031A (ja) | バスモジュール | |
| JPH07200114A (ja) | バス回路装置 | |
| JPH11120155A (ja) | モジュール間接続装置 | |
| KR100356514B1 (ko) | 베이스보드 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010206 |