JPH11250031A - プログラマブルロジックおよび情報処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 比較的小規模な構成のプログラマブルロジッ
クにて多様で大規模の制御論理を高速に実現する。 【解決手段】 ディスク制御装置１０に組み込まれて配
下のＨＤＤ２２とディスクＩ／Ｆ２３を介したデータ転
送制御を行うプログラマブルロジック２１において、Ｆ
ＰＧＡ部１６に所望の制御論理を実現するためのマッピ
ングデータを保持するメモリとして、メモリＡ１７、メ
モリＢ１８の２面以上設けるとともに、どのメモリ面の
マッピングデータをＦＰＧＡ部１６に使用させるかを動
的に切り替えるセレクタ１９、セレクタ１９の動作、メ
モリＡ１７、メモリＢ１８の内容の読み書きを制御する
ための制御回路１５を備えた構成とし、メモリＡ１７、
メモリＢ１８の切り替えを制御することで、ＦＰＧＡ部
１６内の論理を高速に切り替えることを可能にして、実
論理規模以上の多様かつ大規模の論理回路を高速に実現
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プログラマブルロ
ジックおよび情報処理技術に関し、特に、論理構成を迅
速かつ動的に変更可能なプログラマブルロジックを備え
ることで、たとえばディスク制御装置等の任意の情報処
理装置における多様かつ大規模な情報処理動作を実現す
る技術に関する。

【０００２】

【従来の技術】近年は計算機の性能向上がめざましく、
それに伴い周辺装置にも高速、高性能化が要求されてき
ている。また、装置の大きさや価格等についても年々小
型化、低価格化が要求されている。

【０００３】現在、計算機やディスク装置などの周辺装
置には、Ｇ／Ａ（Ｇａｔｅ Ａｒｒａｙ）と呼ばれるカ
スタムＬＳＩが搭載されているが、高速、高性能化に伴
い、その論理規模も飛躍的に増大している。しかし、Ｇ
／Ａは一度論理回路（マスク）を作ってしまうと、ユー
ザからは変更が行えず、大規模なＧ／Ａにおいては設計
不具合による再設計などが行われていた。

【０００４】そこで、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇ
ｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）とよばれる
プログラマブルロジックが登場した。これは、ユーザが
設計現場において、論理書き込み、書き換えが可能なＧ
／Ａである。ＦＰＧＡは主にＧ／Ａの試作として用いら
れてきたが、ＦＰＧＡの高性能化に伴い、近年はＧ／Ａ
そのものとして使用するケースも増えている。

【０００５】ＦＰＧＡの最大の特徴は、論理内容をソフ
トウェアにより変更できる点である。この特徴を利用
し、ＦＰＧＡとその書き換え制御を行う制御回路を用い
てシステムを構成する例として、たとえば、特開平０８
−０６９４４７号公報の技術が知られている。この技術
では、プログラムコンパイル時に自動生成されたプログ
ラム中の特定部分のマッピングデータを、プログラムの
起動時にロードし、ハードマクロ化する手法が開示され
ており、プログラムの高速実行を目的としている。

【０００６】

【発明が解決しようとする課題】上記従来技術の手法で
は、実行するプログラムが呼び出される時にマッピング
データがロードされるので、必要な論理回路が実現され
るまでには時間がかかるという技術的課題があり、短時
間で論理内容を変更することが難しかった。

【０００７】本発明の目的は、比較的小規模な構成のプ
ログラマブルロジックにて多様で大規模の制御論理を高
速に実現することが可能なプログラマブルロジックを提
供することにある。

【０００８】本発明の他の目的は、動作の信頼性を向上
させることが可能なプログラマブルロジックを提供する
ことにある。

【０００９】本発明の他の目的は、安価かつ小形で多様
かつ大規模な情報処理機能をプログラマブルロジックを
用いて実現することが可能な情報処理装置を提供するこ
とにある。

【００１０】本発明の他の目的は、プログラマブルロジ
ックにて実現される情報処理機能の信頼性を向上させる
ことが可能な情報処理装置を提供することにある。

【００１１】

【課題を解決するための手段】本発明のプログラマブル
ロジックは、論理構成セル部と、論理構成セル部を結ぶ
接続部と、接続部および論理構成セル部に関する複数の
接続情報を保持できる記憶手段と、記憶手段に保持され
ている複数の接続情報の何れを用いるかを制御する切り
替え制御手段とからなり、たとえば最低１クロックで接
続情報の切り替えが行われるようにしたものである。

【００１２】また、本発明の情報処理装置では、論理構
成を、たとえば最低１クロックで変更できるプログラマ
ブルロジックを設け、前記論理構成を制御することで異
なる情報処理機能を実現するものである。

【００１３】たとえば、情報処理装置として、任意の記
憶装置と上位装置との間に介在して記憶装置の制御を行
う記憶制御装置等に適用した場合には、たとえば記憶装
置からのデータリード処理論理、データライト処理論
理、正常時処理論理、異常時処理論理、等の多様な論理
の各々を実現する接続情報をプログラマブルロジックの
記憶手段に必要に応じて個別に格納し、動的に切り替え
て使用する。また、必要に応じて、記憶手段内の待機側
の接続情報を読み出し、当該接続情報にて実現される論
理構成の妥当性を検証する制御を行う。

【００１４】より具体的には、一例として、本発明のプ
ログラマブルロジックでは、論理構成セル部および接続
部等からなるＦＰＧＡに関するマッピングデータ（接続
情報）を保持する記憶手段としてメモリを２面以上設け
る。メモリを２面以上設けることで、現在保持している
マッピングデータを消去することなく新しいマッピング
データをロードでき、新しい論理回路をＦＰＧＡ上で実
現するには、切り替え制御手段にてメモリの接続を切り
替えるだけで済む。

【００１５】これにより、ＦＰＧＡ内の論理を高速に切
り替えることが可能になるため、この切り替えを制御す
ることで、ＦＰＧＡのハードウェア構成等で規定される
実論理規模以上の多様な論理回路を構成することができ
る。

【００１６】従って、本発明のプログラマブルロジック
を備えた情報処理装置では、比較的小規模のＦＰＧＡに
て多様かつ大規模な論理回路を実現できる。たとえば、
記憶制御装置等の情報処理装置に適用した場合、リード
／ライト処理論理、正常時制御論理／異常時処理論理等
の多様かつ大規模な論理を、小規模のハードウェア構成
のＦＰＧＡにて実現でき、低価格化、小型化を実現でき
る。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら詳細に説明する。

【００１８】図１は本発明の一実施の形態であるプログ
ラマブルロジックおよびそれを備えた情報処理装置の構
成の一例を示す概念図である。本実施の形態では、情報
処理装置の一例としてディスク制御装置に適用した場合
を例に採って説明する。

【００１９】本実施の形態のディスク制御装置１０は、
たとえばディスクアレイを構成する磁気ディスク、光デ
ィスク、光磁気ディスク等の回転型記憶媒体を記憶媒体
とするディスク装置（ＨＤＤ）２２等の記憶装置にディ
スクＩ／Ｆ２３を介して接続され、このＨＤＤ２２と図
示しないホストコンピュータ等の上位装置との間に介在
して、ＨＤＤ２２の動作の制御、およびＨＤＤ２２と上
位装置との間におけるデータ転送の制御等を行う。

【００２０】本実施の形態のディスク制御装置１０は、
全体を制御する中央処理装置（ＣＰＵ）１１と、ローカ
ルバス２０を介してＣＰＵ１１に接続され、ＣＰＵ１１
の制御プログラムや制御データ等の任意の情報が格納さ
れるメモリ１２、上位装置との間のデータ転送を制御す
るホストＩ／Ｆコントローラ１３、ディスクＩ／Ｆ２３
を経由したＨＤＤ２２との間におけるデータ転送を制御
するプログラマブルロジック２１等で構成されている。

【００２１】本実施の形態の場合、プログラマブルロジ
ック２１は、たとえば所望の数の図示しない論理ブロッ
ク（論理構成セル部）、および当該論理ブロック間を接
続する配線領域（接続部）等からなるＦＰＧＡ部１６
と、前記論理ブロックおよび配線領域等の接続状態を決
定することによってＦＰＧＡ部１６に所望の論理機能を
実現するための複数の接続情報が個別に格納される複数
のメモリＡ１７、メモリＢ１８、さらには、これらのメ
モリＡ１７およびメモリＢ１８のどれをＦＰＧＡ部１６
に接続して、論理機能実現に使用させるかを切り替える
セレクタ１９、このセレクタ１９による切り替え動作や
ローカルバス２０を経由して、メモリＡ１７またはメモ
リＢ１８のいずれの接続情報を読み書きするか、等を切
り替える動作を行う制御回路１５、等で構成されてい
る。

【００２２】なお、本実施の形態のプログラマブルロジ
ック２１は、たとえば、大規模集積回路（ＬＳＩ）等の
技術により、全体が１チップにて実現されている。

【００２３】図２は、本実施の形態のプログラマブルロ
ジック２１の構成の一例を示す概念図である。ＦＰＧＡ
部１６は、複数の論理構成セル部１６１〜１６３で構成
され、メモリＡ１７およびメモリＢ１８は、それぞれ複
数のメモリセル１７１〜１７３およびメモリセル１８１
〜１８３にて構成されている。

【００２４】複数の論理構成セル部１６１〜１６３と、
複数のメモリセル１７１〜１７３およびメモリセル１８
１〜１８３の間には、複数のセレクタ１９１〜１９３が
設けられており、複数のメモリセル１７１〜１７３（メ
モリＡ１７）およびメモリセル１８１〜１８３（メモリ
Ｂ１８）のいずれを複数の論理構成セル部１６１〜１６
３（ＦＰＧＡ部１６）の各々に接続するかを、制御回路
１５から出力されるメモリセレクト信号１９ａの論理状
態（例、“Ｈ”レベル：メモリＡ１７側を接続、“Ｌ”
レベル：メモリＢ１８側を接続）にて切り替える動作を
行う。

【００２５】制御回路１５における上述のような切り替
え動作は、たとえば、ローカルバス２０を介してＣＰＵ
１１にて制御されるが、所要時間は、たとえば、ローカ
ルバス２０の動作クロックの、最低１クロックにて可能
となり、極めて迅速な切り替えが可能である。

【００２６】すなわち、セレクタ１９１〜１９３は複数
のメモリセル１７１〜１７３およびメモリセル１８１〜
１８３に格納されているマッピングデータ（接続情報）
をメモリセレクト信号１９ａにより切り替える。選択さ
れたマッピングデータは、接続信号線１６１ａ〜１６３
ａを通し、論理構成セル部１６１〜１６３の各接続個所
に１対１で対応させているため、セレクタ１９１〜１９
３を切り替えることでマッピングデータを変更できるの
で、短時間での論理構成セル部１６１〜１６３の論理変
更が可能になる。

【００２７】また、制御回路１５は、メモリセレクト信
号１９ａにて動作するリード／ライトデータ制御回路１
５１およびインバータ１５２、等で構成されている。リ
ード／ライトデータ制御回路１５１は、ローカルバス２
０のアドレス信号線２０ａおよびデータ信号線２０ｂ
を、メモリセル１７１〜１７３（メモリＡ１７）および
メモリセル１８１〜１８３（メモリＢ１８）のいずれの
側に接続するかを、メモリセレクト信号１９ａの論理状
態（例、“Ｈ”レベル：メモリＡ１７側を接続、“Ｌ”
レベル：メモリＢ１８側を接続）にて切り替える動作を
行う。

【００２８】制御回路１５において、メモリセレクト信
号１９ａはインバータ１５２を通ってリード／ライトデ
ータ制御回路１５１に入力されるので、複数のセレクタ
１９１〜１９３と、リード／ライトデータ制御回路１５
１におけるメモリセレクト信号１９ａの論理は反転し、
現在、論理構成セル部１６１〜１６３に接続された使用
中のメモリセル１７１〜１７３またはメモリセル１８１
〜１８３内のマッピングデータを誤って上書きしてしま
うこと等を防いでいる。

【００２９】以下、本実施の形態のプログラマブルロジ
ックおよびディスク制御装置の作用の一例を説明する。

【００３０】上述のように、ＣＰＵ１１はローカルバス
２０を介して、ディスク制御装置１０全体を制御してい
る。始めに、ＣＰＵ１１はＦＰＧＡ部１６に、期待する
論理回路を実現するために、メモリ１２にあるマッピン
グ情報ＡをメモリＡ１７に書き込む。制御回路１５がセ
レクタ１９を用い、メモリＡ１７を選択すると、ＦＰＧ
Ａ部１６には論理Ａが実現される。

【００３１】ホストＩ／Ｆ１４からＨＤＤ２２へデータ
転送（ライト）を行う場合について説明する。今、メモ
リＡ１７にあるマッピング情報Ａは、ライトを行うため
の論理であるとし、ＦＰＧＡ部１６にはライト用論理が
実現されているものとする。ホストＩ／Ｆコントローラ
１３はプログラマブルロジック２１に対してライトアク
セスを開始し、データはプログラマブルロジック２１を
通ってＨＤＤ２２に書き込まれる。

【００３２】この一連のライト動作の次に、ＨＤＤ２２
からホストＩ／Ｆ１４へデータ転送（リード）が行われ
るとき、ＣＰＵ１１はＦＰＧＡ部１６にリード用論理を
実現するために、メモリ１２にあるマッピング情報Ｂを
メモリＢ１８に書き込む。この間、ＦＰＧＡ部１６はラ
イト動作を続行している。ライト動作が終了したところ
で、ＣＰＵ１１は制御回路１５に対し、セレクタ１９の
切り替えを要求する。制御回路１５はセレクタ１９を切
り替え、メモリＢ１８を選択する。これにより、ＦＰＧ
Ａ部１６にはメモリＢ１８に格納されているマッピング
情報Ｂに対応したリード用論理が実現される。また、デ
ィスク制御装置１０に障害が発生した場合、例外処理を
行うための論理をメモリＡ１７またはメモリＢ１８に書
き込み、セレクタ１９を切り替えて例外処理の論理を選
択することで例外処理を実行することができる。

【００３３】このように、各機能を実行するごとにＦＰ
ＧＡ部１６の論理回路、すなわちマッピング情報を保持
するメモリＡ１７、メモリＢ１８の内容を変更および選
択していくことで、ＦＰＧＡ部１６の論理規模数が小さ
くても、多様で大規模な論理を実現することができる。

【００３４】図３は、プログラマブルロジックの論理構
成情報を読み出し、論理構成情報の妥当性を検証する処
理を含めた制御方法の一例を示す概念図であり、図４
は、論理構成情報の妥当性を検証する処理を含めた制御
方法の一例を示すフローチャートである。

【００３５】初めに、メモリＡ１７に対しマッピングデ
ータをライトする（ステップ３０１）。ライトが終了
した時点で、セレクタを制御し、メモリＡ１７を選択す
ることでＦＰＧＡ部１６にはマッピングデータ対応の
論理回路が構成される（ステップ３０２）。

【００３６】ＦＰＧＡ部１６がメモリＡ１７のマッピン
グデータで動作している間、メモリＢ１８はリードラ
イト可能であるため、メモリＢ１８に対してマッピング
データを書き込む（ステップ３０３）。メモリＢ１８
の書き込みを完了した後、ある時間（たとえばメモリＡ
１７の内容によって構成される論理の実行完了を待っ
て）でセレクタ１９を切り替えることにより、ＦＰＧＡ
部１６の論理構成に使用されるマッピングデータはか
らに切り替わる（ステップ３０４、ステップ３０
５）。

【００３７】このとき、メモリＡ１７はリードライト可
能であるので、まずメモリＡ１７の内容をリードする
（ステップ３０６）。リードしたデータに対してベリフ
ァイを行うことで、の動作の妥当性、すなわち希望す
るマッピングデータが書き込めているかどうかを検証す
ることができ（ステップ３０７）、高信頼性の必要な無
停止システムに適用することができる。

【００３８】リードした内容が正しければ、引き続き、
メモリＡ１７に対しのマッピングデータを書き込み
（ステップ３０８）、書き込みが終了した時点で（必要
に応じて、現在実行中のメモリＢ１８の内容による論理
の実行完を待って）セレクタ１９を切り替えれば（ステ
ップ３１０、ステップ３１１）、ＦＰＧＡ部１６にはマ
ッピングデータ対応の論理回路が構成される。

【００３９】リードした内容が正しくない場合には、メ
モリＡ１７に再度、マッピングデータの内容を書き込
み（ステップ３０９）、現在のメモリＢ１８の内容の実
行完を待って（ステップ３１０）、メモリＡ１７を選択
してリトライを開始するとともに（ステップ３１１）、
先に実行されていたメモリＢ１８の内容のリード／ベ
リファイを実行し（ステップ３１２）、リードした内容
が正しければ（ステップ３１３）、引き続き、メモリＢ
１８に対し、次の他の等の任意のマッピングデータを
書き込み（ステップ３１４）、ステップ３０４に戻る。
リードした内容が正しくなければ、メモリＢ１８に再度
の内容を書き込み（ステップ３１５）、ステップ３０
４に戻り、現在実行中のメモリＡ１７の内容の実行完を
待って実行を開始する。

【００４０】以上説明したように、本実施の形態のプロ
グラマブルロジックおよびそれを備えた情報処理装置に
よれば、小規模なＦＰＧＡ部１６を備えたプログラマブ
ルロジック２１を用いて、複数のマッピングデータを保
持するメモリＡ１７およびメモリＢ１８を切り替えるこ
とで、多様かつ大規模な論理回路を構成することができ
るので、安価、小型のディスク制御装置１０を実現する
ことができる。

【００４１】また、必要に応じて、一方のマッピングデ
ータの実行中に他方の実行済のマッピングデータのベリ
ファイを行い、ベリファイの結果の可否に応じて、マッ
ピングデータの再書き込みや再実行を行うことで、プロ
グラマブルロジック２１を構成するＦＰＧＡ部１６の動
作の信頼性を上げることができる。さらに、小規模なＦ
ＰＧＡ部１６を用いることで論理が簡素化され、たとえ
ば単一のマッピングデータにて複数の大規模な論理を一
括して実現する場合等に比較して、高速化を実現でき
る。

【００４２】以上本発明者によってなされた発明を実施
の形態に基づき具体的に説明したが、本発明は前記実施
の形態に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。

【００４３】たとえば、情報処理装置の例としては、デ
ィスク制御装置等の記憶制御装置に限らず、一般の情報
処理機器に広く適用することができる。

【００４４】

【発明の効果】本発明のプログラマブルロジックによれ
ば、比較的小規模な構成のプログラマブルロジックにて
多様で大規模な制御論理を高速に実現することができ
る、という効果が得られる。

【００４５】また、本発明のプログラマブルロジックに
よれば、動作の信頼性を向上させることができる、とい
う効果が得られる。

【００４６】本発明の情報処理装置によれば、安価かつ
小形で多様かつ大規模な情報処理機能をプログラマブル
ロジックを用いて実現することができる、という効果が
得られる。

【００４７】本発明の情報処理装置によれば、プログラ
マブルロジックにて実現される情報処理機能の信頼性を
向上させることができる、という効果が得られる。

【図面の簡単な説明】

【図１】本発明の一実施の形態であるプログラマブルロ
ジックおよびそれを備えた情報処理装置の構成の一例を
示す概念図である。

【図２】本発明の一実施の形態であるプログラマブルロ
ジックの構成の一例を示す概念図である。

【図３】本発明の一実施の形態であるプログラマブルロ
ジックおよびそれを備えた情報処理装置の作用の一例を
示す概念図である。

【図４】本発明の一実施の形態であるプログラマブルロ
ジックおよびそれを備えた情報処理装置の作用の一例を
示すフローチャートである。

【符号の説明】

１０…ディスク制御装置（情報処理装置）、１１…中央
処理装置（ＣＰＵ）、１２…メモリ、１３…ホストＩ／
Ｆコントローラ、１４…ホストＩ／Ｆ、１５…制御回路
（切り替え制御手段）、１５１…リード／ライトデータ
制御回路、１５２…インバータ、１６…ＦＰＧＡ部、１
６１〜１６３…論理構成セル部、１６１ａ〜１６３ａ…
接続信号線、１７…メモリＡ（記憶手段）、１７１〜１
７３…メモリセル、１８…メモリＢ（記憶手段）、１８
１〜１８３…メモリセル、１９…セレクタ、１９１〜１
９３…セレクタ、１９ａ…メモリセレクト信号、２０…
ローカルバス、２０ａ…アドレス信号線、２０ｂ…デー
タ信号線、２１…プログラマブルロジック、２２…ディ
スク装置（ＨＤＤ）、２３…ディスクＩ／Ｆ。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 論理構成セル部と、前記論理構成セル部
   を結ぶ接続部と、前記接続部および前記論理構成セル部
   に関する複数の接続情報を保持できる記憶手段と、前記
   記憶手段に保持されている複数の前記接続情報の何れを
   用いるかを制御する切り替え制御手段とからなり、複数
   の前記接続情報の動的な切り替え操作により、個々の前
   記接続情報に応じた異なる論理構成が実現されるように
   したことを特徴とするプログラマブルロジック。
2. 【請求項２】 請求項１記載のプログラマブルロジック
   において、前記記憶手段に格納されている複数の前記接
   続情報のうち少なくとも１つ以上の内容を読み書き可能
   にしたことを特徴とするプログラマブルロジック。
3. 【請求項３】 論理構成セル部と、前記論理構成セル部
   を結ぶ接続部と、前記接続部および前記論理構成セル部
   に関する複数の接続情報を保持できる記憶手段と、前記
   記憶手段に保持されている複数の前記接続情報の何れを
   用いるかを制御する切り替え制御手段とからなり、複数
   の前記接続情報の動的な切り替え操作により、個々の前
   記接続情報に応じた異なる論理構成が実現されるように
   したプログラマブルロジックを備え、前記記憶手段内の
   複数の前記接続情報の書き換え操作および前記切り替え
   操作の少なくとも一方を実行して前記論理構成を制御す
   ることで異なる情報処理機能が実現されるようにしたこ
   とを特徴とする情報処理装置。