JPH11250687A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 セル列中に不良セル列が発生し冗長セル列に
切り替える場合、回路規模を増大させることなく高速で
切り替える。 【解決手段】 常時は導通状態のトランジスタが複数個
直列に接続されたＲ／Ｎ切替設定回路１４０を設け、ア
ドレスを入力し冗長セルの使用・未使用を判定する冗長
判定回路１２０から、冗長セルの使用を示すＨレベルの
ＹＰＲ及びこのときの不良セルの列位置が出力される
と、その列位置は冗長位置デコーダ１３０を介し切替設
定回路１４０に設定される。切替設定回路１４０はその
列位置に基づき各切替信号ＤＳＷを生成しＲ／Ｎ切替回
路１５０へ出力する。切替回路１５０は入力した各切替
信号に基づき、入出力部１６０の各Ｉ／Ｏと、アドレス
により選択されているメモリブロックの各セルとを切替
接続する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、冗長メモリセルを
有する半導体記憶装置に関し、特に列冗長メモリセルを
選択する列冗長選択回路を有する半導体記憶装置に関す
る。

【０００２】

【従来の技術】半導体記憶装置（以下、メモリと記す）
は年々記憶容量が増大しつつあり、１つのメモリ内の不
良メモリセルを皆無にすることは困難になってきた。こ
のため、冗長メモリセルを設け、不良メモリセルを救済
し、製品の歩留まり向上を図っている。これまでは、行
方向に冗長セルを配置して、ワード線単位で冗長セルと
置き替えることが主流であった。

【０００３】従来、メモリに接続される入出力のビット
数が４〜１６ビットであったものが、近年は、３２〜６
４と増加する傾向にあり、またメモリを内蔵したゲート
アレイやシステムオンチップでは、そのビット数が２５
６本に及ぶものもある。このように入出力のビット数が
増加してくると、列方向の不良発生率も大きくなってき
た。列方向には、メモリセルだけではなく、列選択回
路、センスアンプ、データアンプなど列特有の回路があ
り、今までの行方向の冗長回路だけでは対応できなかっ
た。

【０００４】図１７は第１の従来装置を示すもので、特
開平８−３３５３９９号公報に開示されたメモリ回路の
要部構成を示す図である。このメモリ回路は、メモリセ
ルアレイＭ１１〜Ｍ３５にワード線ＷＬ１〜ＷＬ３と、
ビット線ＢＬ１〜ＢＬ５が接続されている。各ビット線
ＢＬ１〜ＢＬ５は列選択回路（セレクタ）ＳＥＬ１〜Ｓ
ＥＬ４を介して複数の外部ビット線ＯＢＬ１〜ＯＢＬ４
に接続される。列選択回路（セレクタ）ＳＥＬ１〜ＳＥ
Ｌ４は、不良セルが存在するビット線を避けるように外
部ビット線ＯＢＬ１〜ＯＢＬ４との接続を制御し、セル
の不良を救済するようにしている。このセレクタの切替
方向は制御メモリセルＣ１１〜Ｃ１４により切替情報を
記憶させることで行なわれる。このため、ヒューズを切
断するための高価なレーザ装置は不要になるが、１本の
データ線を通して制御メモリセルＣ１１〜Ｃ１４に１ビ
ットずつ切替情報を記憶させなければならないので、初
期設定に時間がかかるという問題がある。

【０００５】また、第１の従来装置の制御メモリセルの
代わりにシフトレジスタを用い、切替情報をクロックに
同期して設定する例もある。しかし、入出力のビット数
が増加するのに比例して、設定時間も増加するという問
題がある。

【０００６】この切替時間を短縮する方法として、図１
８に示す第２の従来装置が特開平７−１２２０９６号公
報に開示されている。図１８は、冗長セル列を有する半
導体メモリの要部構成を示す図である。同図において、
この半導体メモリは多数の列のメモリセル列ＮＳ０〜Ｎ
Ｓ５・・・を有しており、各列は対応する入力／出力ノ
ードＩ／Ｏ０〜Ｉ／Ｏ４・・・を有している。１組の入
力／出力ラインＩ／Ｏ０〜Ｉ／Ｏ４・・・が対応する組
のスイッチＳＷ０〜ＳＷ４・・・へ接続されている。ス
イッチは、そのスイッチへ供給される制御信号に応答し
て選択された唯一の入力／出力ノードへ各入力／出力ラ
インを接続させる。

【０００７】ここで、第２の従来装置では、欠陥列の図
中左側にある全てのスイッチがそれらの各々の入力／出
力接続部の左側にある列に接続されるように位置決めを
行い、かつ欠陥列の右側にある全てのスイッチを入力／
出力接続部の右側にある列に接続されるように位置決め
を行っている。このスイッチの切替方向を設定するた
め、入力／出力ラインＩ／Ｏの数＋１個のヒューズを直
列の接続し、その一端を電源に他端をグランドに接続し
ている。また、ヒューズとヒューズの接続点をスイッチ
の制御信号として各スイッチに接続している。製品検査
時にヒューズを切断することで、切断ヒューズより電源
側の接続点を“１”に、グランド側を“０”にして、ス
イッチの切替方向を固定的に設定している。このため、
欠陥列を冗長セル列に置き替えるための制御信号の伝搬
遅延を増加することなく切替を行っている。

【０００８】

【発明が解決しようとする課題】図１７に示す第１の従
来装置は、制御メモリセル群に切替情報を与えてスイッ
チの切替方向を決定するものである。このため、外部ビ
ット線の数が増すにつれ、切替情報の設定に時間が増加
するという問題がある。

【０００９】図１８に示す第２の従来装置は、切替方向
をヒューズで固定的に設定し、冗長セル列をスイッチで
固定的に切り替えるものである。このため、入出力のビ
ット数が増すにつれ、ヒューズを多数配置しなければな
らない。ヒューズはレーザ装置などで物理的に切断する
ため、トランジスタのように小型化ができず、チップ面
積が大きくなる。また、メモリが大規模化したとき、１
つのビット線につながるメモリセルの数が多くなり、不
良セル列の発生確率が増す。第２の従来装置には、複数
の不良列が存在する場合の対応策はなんら開示されてい
ない。したがって本発明は、セル列中に不良セルが存在
し、冗長セル列に切り替える場合、回路規模を増大させ
ることなく、高速で動的に切替を行うことを目的とす
る。

【００１０】

【課題を解決するための手段】このような課題を解決す
るために本発明は、複数のメモリセルからなる複数のノ
ーマルセル列と、複数のメモリセルからなる冗長セル列
と、複数のノーマルセル列と冗長セル列とからなる複数
のメモリブロックと、メモリブロック毎に冗長セル列に
置き替えるか否か示す冗長選択情報と、置き替えるノー
マルセル列の不良位置情報を記憶する冗長判定手段と、
第１と第２の端子を有し、不良位置情報に基づき第１と
第２の端子間を第１のスイッチにより導通状態と非導通
状態に設定できる設定回路と、第１の端子を隣接する設
定回路の第２の端子に接続し、最上位端を冗長選択情報
の出力端子に接続し、最下位端を第２の論理レベルに接
続し、第２の端子からビット線切替信号を出力するＲ／
Ｎ切替設定手段と、Ｒ／Ｎ切替設定手段のビット線切替
信号出力に基づき２つのビット線の一方を選択して入出
力部と接続するＲ／Ｎ切替回路とを設けたものである。
また、設定回路は、冗長位置情報に基づく信号を入力す
る第３の端子を有し、かつ一端を第１の論理レベルに接
続し、他端を第２の端子に接続し、制御端子を第３の端
子に接続し、第１のスイッチ手段が導通状態のとき非導
通状態になり、第１のスイッチ手段が非導通状態のとき
導通状態になる第２のスイッチ手段を有するものであ
る。また、設定回路は、一端を第２の論理レベルに接続
し、他端を第１の端子に接続し、制御端子を第３の端子
に接続し、第１のスイッチ手段が導通状態のとき非導通
状態になり、第１のスイッチ手段が非導通状態のとき導
通状態になる第３のスイッチ手段を有するものである。
また、Ｒ／Ｎ切替設定手段は、複数のブロックに分割さ
れた設定回路と、冗長位置情報を基にブロック単位で第
１の論理レベルに設定するＶ設定信号を出力する設定制
御回路とからなり、設定回路は、冗長位置情報を基に生
成される不良位置信号が入力される第３の端子と、Ｖ設
定信号が入力される第４の端子とを有し、一端を第１の
論理レベルに接続し、他端を第２の端子に接続し、制御
端子を第４の端子に接続した第２のスイッチ手段を有す
るものである。また、Ｒ／Ｎ切替設定手段は、冗長位置
情報を基にブロック単位で第２の論理レベルに設定する
Ｇ設定信号を出力する設定制御回路を有するとともに、
設定回路は、冗長位置情報を基に生成される不良位置信
号が入力される第３の端子と、Ｇ設定信号が入力される
第５の端子とを有し、かつ一端を第２の論理レベルに接
続し、他端を第１の端子に接続し、制御端子を第５の端
子に接続した第３のスイッチ手段を有するものである。
また、冗長判定手段は、置き替えるノーマルセル列の不
良位置情報をバイナリ・コードに変換して記憶した複数
のヒューズブロックと、ヒューズブロックを選択する信
号を出力するブロック選択回路とから構成されるもので
ある。また、ブロック選択回路は、アドレスをデコード
し、ヒューズブロックを選択する信号を出力するアドレ
スデコーダを有するものである。また、ブロック選択回
路は、バンク選択信号をもとにヒューズブロックとメモ
リブロックを選択する信号を出力する回路から構成され
るものである。また、ヒューズブロックは冗長選択情報
を記憶する第１のヒューズ回路と、不良位置情報を記憶
する複数の第２のヒューズ回路とからなり、第２のヒュ
ーズ回路は、第１のヒューズ回路を通して第１の論理レ
ベルに接続されるものである。また、ヒューズブロック
は冗長選択情報を記憶する第１及び第２のヒューズと、
不良位置情報を記憶する第３及び第４のヒューズから構
成され、第１のヒューズの一端は第１の論理レベルに接
続され、他端は第２と第３のヒューズの一端に接続され
るとともに、冗長選択信号の出力端に接続され、第２の
ヒューズの他端は第２の論理レベルに接続され、第３の
ヒューズの他端は第４のヒューズの一端に接続されると
ともに、冗長位置信号の出力端に接続され、第４のヒュ
ーズの他端は第２の論理レベルに接続されるものであ
る。また、Ｒ／Ｎ切替手段は複数のメモリブロックのビ
ット線に共通に接続されるものである。

【００１１】

【発明の実施の形態】以下、本発明について図面を参照
して説明する。 ［第１の実施の形態］図１は本発明に係る半導体記憶装
置の要部構成を示すブロック図である。同図において、
１００はメモリセルアレイであり、４つのメモリブロッ
ク１０１〜１０４に分割されている。各メモリブロック
１０１〜１０４はメモリセルがマトリクス状に配置され
ており、列方向には、複数のノーマルセル列と冗長セル
列とで構成されている。１１０は入力したアドレスをデ
コードしてメモリブロック１０１〜１０４への行選択信
号（以下、ワード線信号と記す）ＷＬを出力するローデ
コーダである。本実施の形態では、４つのメモリブロッ
クに存在する複数のワード線のうち１本だけが選択され
る。

【００１２】冗長判定回路１２０は、各メモリブロック
単位に冗長セル列に置き替えるか否かを表すフラグと、
置き替えるべき不良セル列の位置を予め記憶しており、
アドレス信号が入力されると、そのメモリブロックに対
応した冗長選択信号ＹＰＲと冗長位置信号ＩＯＲＥＤを
出力する。冗長選択信号ＹＰＲは、アドレスに対応する
メモリブロックで冗長セルに置き替えるか否かを表す信
号で、第１の論理レベル（以下、“１”と記す）のとき
は、ノーマルセル列に不良が存在し、冗長セル（リダン
ダンシセル）列に切り替えることを表し、第２の論理レ
ベル（以下、“０”と記す）のときは、冗長セル列に切
り替えないことを表す。冗長位置信号ＩＯＲＥＤは、不
良セルが存在するノーマルセル列の位置を表す。本実施
の形態では位置情報をバイナリ形式に変換して記憶して
おり、ノーマルセル列の数が８列のとき冗長位置信号Ｉ
ＯＲＥＤは３ビット、１６列のときは４ビット、３２列
のときは５ビットとすればよい。

【００１３】冗長位置デコーダ１３０は、冗長判定回路
１２０より冗長選択信号ＹＰＲと冗長位置信号ＩＯＲＥ
Ｄとが入力され、冗長選択信号ＹＰＲが選択状態である
とき、冗長判定回路１２０から出力されるバイナリ形式
の冗長位置信号ＩＯＲＥＤをデコードして不良位置信号
ＩＯＳＥＬを出力する。不良位置信号ＩＯＳＥＬは、ノ
ーマルセル列の数分の信号線を有し、不良セル列に対応
する信号線だけが“１”で、その他の信号線は“０”と
なる。

【００１４】Ｒ／Ｎ切替設定回路１４０は、冗長判定回
路１２０からの冗長選択信号ＹＰＲが選択状態であると
き、不良位置信号ＩＯＳＥＬを入力してビット線を切り
替えるビット線切替信号ＤＳＷを出力する。１５０はビ
ット線切替信号ＤＳＷを入力して各メモリブロック１０
１〜１０４の各セル列を冗長セル列ＲＳか或いはノーマ
ルセル列ＮＳかに切り替えるＲ／Ｎ切替回路、１６０は
Ｒ／Ｎ切替回路１５０により切り替えられた列方向セル
に対し、データのリード・ライトを行うための入出力部
である。

【００１５】次に、図１に示す半導体記憶装置の動作を
説明する。以下の説明では、読み出しの場合を例に記載
するが、書き込みについてもほぼ同様である。図１にお
いて、アドレスがローデコーダ１１０に入力されると、
ローデコーダ１１０はこのアドレスをデコードして１個
のメモリブロックにワード線信号ＷＬを出力する。これ
により例えばメモリブロック１０１が選択される。上記
アドレスは冗長判定回路１２０にも入力される。冗長判
定回路１２０は各メモリブロック毎の冗長選択情報、す
なわち選択されたメモリブロックで冗長セル列に置き替
えるか否かの冗長選択信号ＹＰＲと、置き替える場合の
冗長位置信号ＩＯＲＥＤとを予め記憶している。冗長判
定回路１２０はアドレスが入力されると、そのメモリブ
ロックに対応する冗長位置信号ＩＯＲＥＤを冗長位置デ
コーダ１３０に出力し、冗長選択信号ＹＰＲを冗長位置
デコーダ１３０及びＲ／Ｎ切替設定回路１４０に出力す
る。

【００１６】冗長位置デコーダ１３０は、冗長判定回路
１２０から出力される冗長位置信号ＩＯＲＥＤと冗長選
択信号ＹＰＲを入力すると、冗長判定回路１２０にコー
ド化して記憶した冗長情報を不良位置信号ＩＯＳＥＬに
デコードしてＲ／Ｎ切替設定回路１４０に出力する。Ｒ
／Ｎ切替設定回路１４０はデコードしたビット線切替信
号ＤＳＷをＲ／Ｎ切替回路１５０に送出する。Ｒ／Ｎ切
替回路１５０は、上記アドレスに基づき選択されたメモ
リブロック１０１のノーマルセル列及び冗長セル列から
なる各セル列と入出力部１６０のとの間を、ビット線切
替信号ＤＳＷに基づき切替接続する。このようにして、
選択されたワード線と選択されたビット線との交点に存
在するメモリセルの情報がＲ／Ｎ切替回路１５０と入出
力部１６０を通して読み出される。

【００１７】図２は本発明に第１の実施の形態に係るメ
モリブロックの要部構成を示すブロック図であり、図３
はメモリセル列の要部構成を示すブロック図である。こ
こでは、４本の入出力線Ｉ／Ｏ０〜Ｉ／Ｏ３を有する半
導体記憶装置を例にして説明する。図２において、ＮＳ
００〜ＮＳ１３はノーマルセル列、ＲＳ１，ＲＳ２は冗
長セル列、ＷＬ０〜ＷＬ２ｎ−１はワード線、ＢＬ０〜
ＢＬ４はビット線、ＳＷ１〜ＳＷ３はスイッチである。
ＭＣは１つのメモリセルを示し、メモリセルＭＣはＤＲ
ＡＭ、ＳＲＡＭ、ＥＥＰＲＯＭなど読み書きが可能なメ
モリセルであればいずれでもよい。

【００１８】図３に示すように各セル列ＮＳ、ＲＳは、
複数のメモリセルで構成され、ノーマルセル列ＮＳ００
はメモリセルＭＣ００〜ＭＣｎ０、ＮＳ０１はメモリセ
ルＭＣ０１〜ＭＣｎ１、冗長ＲＳ１はメモリセルＭＣ０
４〜ＭＣｎ４で構成される。また、各セル列のメモリセ
ルＭＣは行方向に延在する複数のワード線ＷＬと、列方
向に延在するビット線ＢＬに接続されている。例えば、
ワード線ＷＬ０にはメモリセルＭＣ００〜ＭＣ０４が接
続され、ビット線ＢＬ１にはメモリセルＭＣ０１〜ＭＣ
ｎ１が接続されている。また、各ビット線ＢＬは、図示
しないセンスアンプ、列選択回路、あるいはデータアン
プを介してＲ／Ｎ切替回路１５０内のスイッチＳＷ０〜
ＳＷ３に接続されている。

【００１９】図２と図３をもとに、冗長セル列に置き替
えない場合の動作を、ワード線ＷＬ０が選択され、メモ
リブロック１０１から記憶情報を読み出す場合を例に説
明する。外部から入力されるアドレス信号によってワー
ド線ＷＬ０が選択され、これに接続されているメモリセ
ルＭＣの情報がビット線ＢＬ０〜ＢＬ４を通して外部に
読み出される。ノーマルセル列ＮＳ００〜ＮＳ０３に不
良メモリセルが存在しない場合、Ｒ／Ｎ切替回路１５０
内のスイッチＳＷ０〜ＳＷ３はビット線ＢＬ０〜ＢＬ３
側にそれぞれ接続され、ノーマルセル列ＮＳ内のメモリ
セルＭＣ００〜ＭＣ０３の記憶情報を読み出す。

【００２０】次に、ノーマルセル列ＮＳ０１に不良メモ
リセルが存在した場合を説明する。ノーマルセル列ＮＳ
０１は２番目のビット線ＢＬ１に接続されているので、
これを２進数に変換し、コード“０１”を冗長判定回路
１２０の冗長位置信号ＩＯＲＥＤとしてメモリブロック
１０１に対応する場所に記憶する。また、冗長セル列Ｒ
Ｓ１を使うので、冗長選択信号ＹＰＲとして“１”を記
憶する。メモリブロック１０１から記憶情報を読み出す
とき、ワード線ＷＬ０が選択されるとともに、冗長判定
回路１２０から冗長位置信号ＩＯＲＥＤとして“０１”
と冗長選択信号ＹＰＲとして“１”が出力される。冗長
位置デコーダ１３０は冗長位置信号ＩＯＲＥＤ“０１”
をデコードし、不良位置信号ＩＯＳＥＬとして“０１０
０”を出力する。このデコードデータ“０１００”の各
ビット情報は各ビット線ＢＬ０〜ＢＬ４に対応してお
り、２ビット目が１であることから、不良セルが存在す
るメモリセル列はビット線ＢＬ０１につながっているこ
とがわかる。

【００２１】Ｒ／Ｎ切替設定回路１４０はデコードデー
タ“０１００”を変換して、Ｒ／Ｎ切替回路１５０に供
給する４本のビット線切替信号ＤＳＷ０〜ＤＳＷ３を生
成する。Ｒ／Ｎ切替回路１５０内のスイッチＳＷ０〜Ｓ
Ｗ３は、ビット線切替信号ＤＳＷが“０”のとき、各ス
イッチＳＷは図２の図面上で左のビット線ＢＬ側に接続
され、“１”のときは、右のビット線ＢＬ側に切り替わ
る。図２に示すようなスイッチ方向にするためには、ビ
ット線切替信号ＤＳＷ０〜ＤＳＷ３として、“０１１
１”をＲ／Ｎ切替回路１５０に入力すればよい。ここで
は、ノーマルセル列ＮＳ０１に不良セルが存在するの
で、スイッチＳＷ０を左側のビット線ＢＬ０に接続し、
スイッチＳＷ１〜ＳＷ３を右側のビット線ＢＬ２〜ＢＬ
４に接続する。このようにすることで、ビット線ＢＬ０
〜ＢＬ３を通してノーマルセル列ＮＳ００、ＮＳ０２、
ＮＳ０３と冗長セル列ＲＳ１の記憶情報を読み出すこと
ができる。従って、不良セルが存在するノーマルセル列
ＮＳ０１を避けて読み出すことができるので、メモリブ
ロック１０１に１つの不良メモリセル列ＮＳ０１が存在
しても、半導体記憶装置を不良として廃棄することな
く、救済することができる。

【００２２】図４は冗長判定回路１２０の構成を示すブ
ロック図である。冗長判定回路１２０は、各ヒューズブ
ロック１２１〜１２４と、各ヒューズブロック１２１〜
１２４をそれぞれ選択するブロック選択回路１２５とか
らなる。ここで、ヒューズブロック１２１〜１２４はメ
モリブロック１０１〜１０４にそれぞれ対応する。即
ち、アドレスにより例えばメモリブロック１０１が選択
されると、冗長判定回路１２０のブロック選択回路１２
５よりブロック選択信号ＢＳ１２１として“１”が出力
され、ヒューズブロック１２１が選択される。また、ア
ドレスにより例えばメモリブロック１０２が選択される
と、ブロック選択信号ＢＳ１２２が“１”になり、ヒュ
ーズブロック１２２が選択される。

【００２３】１つのヒューズブロックは、ヒューズ回路
ｆ１，ｆ２と、ヒューズ回路Ｒ１と、Ｎ型トランジスタ
Ｎ１〜Ｎ３からなる。ヒューズ回路の数はノーマルセル
列の数をＢとすると、ｌｏｇ₂ Ｂで表され、例えば、ノ
ーマルセル列が４列であれば、Ｂは２つ、３２列であれ
ば５つのヒューズ回路を設けておけば、不良セル列の位
置を記憶させることができる。

【００２４】ヒューズ回路Ｒ１は冗長選択信号ＹＰＲを
出力するものであり、アドレスにより選択されたメモリ
ブロックにおいて冗長セル列ＲＳを使用するか否かを示
す。また、ヒューズ回路ｆ１，ｆ２は、アドレスにより
選択されたメモリブロックの４個のノーマルセル列ＮＳ
のうち１つの不良セル列の位置を指定するもので、位置
の情報をバイナリコードに変換して記憶している。本実
施の形態ではノーマルセル列ＮＳは４列なので、２つの
ヒューズ回路ｆ１，ｆ２を設けておけば、不良となった
ノーマルセル列の位置を特定できる。ヒューズ回路ｆ
１，ｆ２は、それぞれ冗長位置信号ＩＯＲＥＤ１，ＩＯ
ＲＥＤ２を冗長位置デコーダ１３０へ出力する。

【００２５】冗長位置信号ＩＯＲＥＤ１，ＩＯＲＥＤ２
と、冗長選択信号ＹＰＲの各信号線は、各ヒューズブロ
ックに接続され、各ヒューズブロックに内蔵されたトラ
ンジスタＮ１〜Ｎ３を介して各ヒューズ回路と接続され
る。各トランジスタＮ１〜Ｎ３のゲートは、ヒューズブ
ロック選択信号ＢＳが供給され、ヒューズブロック選択
信号ＢＳが“１”のとき、各トランジスタＮ１〜Ｎ３は
ＯＮし、“０”のとき、ＯＦＦする。ヒューズブロック
選択信号ＢＳ１２１〜１２４は入力されたアドレスに応
じていずれか１つが“１”となり、ヒューズブロック１
２１〜１２４のいずれか１つのヒューズ回路の情報を出
力する。

【００２６】ヒューズ回路Ｒ１は、２つのヒューズＦＡ
Ｒ，ＦＢＲからなり、その一端が共通に接続されるとと
もに、トランジスタＮ３のドレインに接続される。ヒュ
ーズＦＡＲの他端は電源Ｖｄｄに、ヒューズＦＢＲの他
端はグランドに接続される構成となっている。ここで、
選択されたメモリブロックにおいて冗長セル列ＲＳを使
用する場合は、ヒューズＦＢＲが切断され、ヒューズ回
路Ｒ１は冗長選択信号ＹＰＲとして“１”を出力する。
冗長セル列ＲＳを使用しない場合は、ヒューズＦＡＲが
切断され、ヒューズ回路Ｒ１は“０”を出力する。

【００２７】ヒューズ回路ｆ１，ｆ２は、ヒューズＦＡ
１，ＦＢ１と、ＦＡ２，ＦＢ２からなり、これらヒュー
ズの一端はトランジスタＮ１，Ｎ２のドレインに共通に
接続される。ヒューズＦＡ１、ＦＡ２の他端はヒューズ
ＦＡＲ，ＦＢＲの共通接続点に、ヒューズＦＢ１，ＦＢ
２の他端はグランドに接続される構成となっている。ま
た、トランジスタＮ１〜Ｎ３のゲートは、ブロック選択
回路１２５に接続され、ドレインはＩＯＲＥＤ１，ＩＯ
ＲＥＤ２，ＹＰＲの各出力信号線に接続される。アドレ
スにより例えばメモリブロック１０１が選択されると、
ブロック選択回路１２５からヒューズブロック選択信号
ＢＳ１２１として“１”が出力され、トランジスタＮ１
〜Ｎ３がＯＮして、ヒューズブロック１２１に記憶され
た情報が出力される。他のブロック、例えばヒューズブ
ロック１２２が選択されたときは、ヒューズブロック１
２１のトランジスタＮ１〜Ｎ３がＯＦＦして、ヒューズ
ブロック１２２に記憶された情報が出力される。

【００２８】例えば、ノーマルセル列ＮＳ０１に不良セ
ルがある場合、冗長判定回路１２０に冗長位置信号ＩＯ
ＲＥＤとして“０１”が記憶される。この場合、ヒュー
ズＦＢ１，ＦＡ１，ＦＢＲが切断され、ヒューズブロッ
ク選択信号ＢＳ１２１が“１”になると、冗長判定回路
１２０は信号ＩＯＲＥＤ１，ＩＯＲＥＤ２，ＹＰＲとし
て“０”、“１”、“１”をそれぞれ出力する。

【００２９】また、選択されたメモリブロックで冗長セ
ル列ＲＳに置き替えない場合には、ヒューズＦＡＲだけ
を切断すれば、ヒューズＦＢ１，ＦＡ１，ＦＢ２，ＦＡ
２を１つも切断しなくても、冗長判定回路１２０は信号
ＩＯＲＥＤ１，ＩＯＲＥＤ２，ＹＰＲとして“０”、
“０”、“０”をそれぞれ出力できる。このため、ヒュ
ーズ切断工程を短縮することができる。なお、図４に示
すヒューズ回路に冗長情報を記憶させる前の段階では、
電源とグランド間が短絡してしまうので、図示はしてい
ないが、ヒューズ回路の電流経路にトランジスタを挿入
して、制御している。

【００３０】冗長判定回路１２０内のヒューズ回路Ｒ１
から“１”の冗長選択信号ＹＰＲが冗長位置デコーダ１
３０へ出力され、かつ冗長判定回路１２０内の２つのヒ
ューズ回路ｆ１〜ｆ２から、選択されたメモリブロック
の不良セル列位置を指定する２ビットの信号ＩＯＲＥＤ
１，ＩＯＲＥＤ２が冗長位置デコーダ１３０に出力され
ると、冗長位置デコーダ１３０では、これらの信号を入
力して何れか１つが“１”となる４ビットの不良位置信
号ＩＯＳＥＬ０〜ＩＯＳＥＬ３に変換し、変換した４ビ
ットの不良位置信号ＩＯＳＥＬ０〜ＩＯＳＥＬ３１をＲ
／Ｎ切替設定回路１４０に出力する。

【００３１】図５は、冗長位置デコーダ１３０の回路構
成の一例を示す回路図であり、２ビットの選択信号ＩＯ
ＲＥＤ１，ＩＯＲＥＤ２を入力して不良位置信号ＩＯＳ
ＥＬ０〜４を得る場合の例である。このエンデコーダ回
路は、インバータ１３１，１３２及びアンドゲート１３
３〜１３６により構成され、インバータ１３１，１３２
には信号ＩＯＲＥＤ１，ＩＯＲＥＤ２が入力され、アン
ドゲート１３３〜１３６には信号ＹＰＲと図中○印につ
ながる信号が入力される。ここで、信号ＩＯＲＥＤ２，
ＩＯＲＥＤ１が“０”，“１”で、信号ＹＰＲが“１”
であると、インバータ１３２の出力は“１”となり、し
たがってアンドゲート１３４の出力が“１”、アンドゲ
ート１３３，１３５，１３６が“０”となる不良位置信
号ＩＯＳＥＬ３〜０として“００１０”が得られる。

【００３２】図６はＲ／Ｎ切替設定回路１４０の構成を
示す回路図であり、４ビットの冗長位置信号ＩＯＳＥＬ
０〜ＩＯＳＥＬ３と冗長選択信号ＹＰＲを入力して、４
ビットのビット線切替信号ＤＳＷ０〜ＤＳＷ３を出力す
る例を示すものである。このＲ／Ｎ切替設定回路１５０
は、４個のＰ型トランジスタＰ１〜Ｐ４により構成さ
れ、各Ｐ型トランジスタは直列に接続される。トランジ
スタＰ１のドレインはグランド電位“０”が供給され、
トランジスタＰ４のソースには冗長選択信号ＹＰＲが与
えられる。そして、各トランジスタＰ１〜Ｐ４の各ゲー
トには冗長位置デコーダ１３０によりデコードされた不
良位置信号ＩＯＳＥＬ０〜ＩＯＳＥＬ３がそれぞれ入力
される。

【００３３】不良位置信号ＩＯＳＥＬが“１”のとき、
トランジスタＰはＯＦＦし、“０”のとき、ＯＮする。
例えば、メモリブロック１０１で冗長セル列ＲＳに置き
替えない場合、冗長選択信号ＹＰＲは“０”であり、不
良位置信号ＩＯＳＥＬ０〜ＩＯＳＥＬ３は“００００”
であるので、各トランジスタＰ１〜Ｐ４はＯＮしてお
り、ビット線切替信号ＤＳＷ０〜ＤＳＷ３は“０００
０”を出力する。

【００３４】ノーマルセル列ＮＳ０１に不良メモリセル
が存在して、冗長セル列ＲＳに置き替える場合には、冗
長選択信号ＹＰＲは“１”であり、不良位置信号ＩＯＳ
ＥＬ０〜ＩＯＳＥＬ３は“０１００”、即ち、ＩＯＳＥ
Ｌ０、ＩＯＳＥＬ２、ＩＯＳＥＬ３は“０”、ＩＯＳＥ
Ｌ１は“１”である。このため、トランジスタＰ２はＯ
ＦＦし、トランジスタＰ１，Ｐ３，Ｐ４はＯＮする。ビ
ット線切替信号ＤＳＷ０はＯＮしたトランジスタＰ１を
介してグランド電位“０”に接続されるので、“０”に
なる。また、ビット線切替信号ＤＳＷ１は、ＯＮしたト
ランジスタＰ３，Ｐ４を介して“１”になっている冗長
選択信号ＹＰＲに接続されるので、“１”になる。ビッ
ト線切替信号ＤＳＷ２、ＤＳＷ３も同様にして“１”に
なる。従って、ビット線切替信号ＤＳＷ０〜ＤＳＷ３は
“０１１１”を出力する。

【００３５】このようにして変換された各ビット線切替
信号ＤＳＷ０〜ＤＳＷ３は、Ｒ／Ｎ切替回路１５０に出
力され、Ｒ／Ｎ切替回路１５０に内蔵されたスイッチＳ
Ｗ０〜ＳＷ３の切替方向を制御する。これらビット線切
替信号ＤＳＷ０〜ＤＳＷ３に基づき、Ｒ／Ｎ切替回路１
５０は、選択されたワード線につながる４ビットのノー
マルセルと１ビットの冗長セルの出力を、入出力部１６
０の４本のＩ／Ｏ０〜Ｉ／Ｏ３線に切替接続する。

【００３６】以上、説明したように図６のＲ／Ｎ切替設
定回路は、簡単な回路構成で、しかも高速にビット線切
替信号ＤＳＷを生成することができる。トランジスタで
構成した設定回路列のうち１つをオフすることで、その
設定回路の図面左側のビット線切替信号ＤＳＷを全て
“０”に、右側のＤＳＷを全て“１”に設定することが
できる。

【００３７】図７はＲ／Ｎ切替回路１５０と入出力部１
６０の具体的な構成の一部を示す回路図であり、ビット
線ＢＬ２〜ＢＬ４の出力を、入出力部１６０の入出力信
号線Ｉ／Ｏ２〜Ｉ／Ｏ３に切り替えて出力する部分を示
している。同図において、入出力部１６０は、データ入
出力回路５１，５２で構成され、Ｒ／Ｎ切替回路１５０
の出力を増幅して、入出力信号線Ｉ／Ｏ２〜Ｉ／Ｏ３へ
出力する。Ｒ／Ｎ切替回路１５０は次の要素で構成され
る。４１，４２はノーマルセル列ＮＳにつながったビッ
ト線ＢＬ２，ＢＬ３のデータを増幅するデータアンプ、
４３は冗長セル列ＲＳ、即ちビット線ＢＬ４からのデー
タを増幅するデータアンプ、６１，６２はナンドゲー
ト、Ｐ３１〜Ｐ３４はＰ型トランジスタ、Ｎ３１〜Ｎ３
４はＮ型トランジスタ、ＩＮ１１，ＩＮ１２はインバー
タである。なお、各メモリセルの出力は、センスアンプ
（図示せず）で一旦増幅され、ビット線ＢＬを通して、
データアンプ４１〜４３に入力される。

【００３８】Ｎ型トランジスタとＰ型トランジスタとは
ソースとドレインが共通に接続され、これらのゲート間
にはインバータＩＮが接続され、互いに相補関係をなす
信号が印加される。これらＮ型トランジスタとＰ型トラ
ンジスタとインバータＩＮとで、いわゆるトランスファ
ゲートを構成している。トランジスタＮ３１，Ｐ３１を
第１のトランスファゲートＴＧ１、Ｎ３２，Ｐ３２を第
２のトランスファゲートＴＧ２、Ｎ３３，Ｐ３３を第３
のトランスファゲートＴＧ３、Ｎ３４，Ｐ３４を第４の
トランスファゲートＴＧ４とする。

【００３９】第１と第２のトランスファゲートＴＧ１，
ＴＧ３はナンドゲート６１，６２の出力が“０”のとき
ソース−ドレイン間がオフし、“１”のときオンする。
逆に、第１と第２のトランスファゲートＴＧ２，ＴＧ４
はナンドゲート６１，６２の出力が“１”のときソース
−ドレイン間がオフし、“０”のときオンする。１つの
データ入出力回路には２つのトランスファゲートＴＧが
接続され、いずれか一方のトランスファゲートＴＧがオ
ンする構成になっている。このため、２つのデータアン
プ、言い換えれば、２つのビット線のいずれかの出力を
選択して、１つの入出力線Ｉ／Ｏに出力することができ
る。

【００４０】次に、このＲ／Ｎ切替回路１５０の動作を
説明する。まず、冗長セル列ＲＳを使用せず、冗長選択
信号ＹＰＲが“０”の場合を説明する。この場合、ビッ
ト線切替信号ＤＳＷはいかなる状態であってもよい。各
ナンドゲート６１，６２に入力される冗長選択信号ＹＰ
Ｒが“０”であるので、その出力は“１”となる。した
がって、トランスファゲートＴＧ１、ＴＧ３はオンし
て、トランスファゲートＴＧ２，ＴＧ４はオフする。そ
の結果、ビット線ＢＬ２，ＢＬ３のデータは、それぞれ
データアンプ４１，４２、トランスファゲートＴＧ１，
ＴＧ３、データ出力回路５１，５２を通して入出力Ｉ／
Ｏ２，Ｉ／Ｏ３にそれぞれ出力される。

【００４１】次に、ビット線ＢＬ３につながるノーマル
セル列ＮＳに不良セルが存在し、これを冗長セル列ＲＳ
に置き替える場合を説明する。この場合、冗長選択信号
ＹＰＲは“１”、ビット線切替信号ＤＳＷ２は“０”、
ＤＳＷ３は“１”である。ナンドゲート６１に入力され
るビット線切替信号ＤＳＷ２は“０”なので、その出力
は“１”となる。したがって、トランスファゲートＴＧ
１がオンして、ＴＧ２がオフする。このため、ビット線
ＢＬ２のデータが入出力Ｉ／Ｏ２に出力される。また、
ナンドゲート６２に入力されるビット線切替信号ＤＳＷ
２は“１”で、かつ冗長選択信号ＹＰＲも“１”なの
で、その出力は“０”となる。したがって、トランスフ
ァゲートＴＧ４がオンして、ＴＧ３がオフする。このた
め、ビット線ＢＬ４のデータが入出力Ｉ／Ｏ３に出力さ
れる。このように、ビット線ＢＬ３に不良セルが存在す
ると、データアンプ４２から出力されるデータを使用せ
ず、データアンプ４３の出力、即ち、冗長セル列ＲＳの
データ出力を入出力Ｉ／Ｏ３に出力するように切り替え
ることができる。

【００４２】次に、ビット線ＢＬ２につながるノーマル
セル列ＮＳに不良セルが存在し、これを冗長セル列ＲＳ
に置き替える場合を説明する。この場合、冗長選択信号
ＹＰＲは“１”、ビット線切替信号ＤＳＷ２は“１”、
ＤＳＷ３は“１”である。ナンドゲート６１，６２に入
力されるビット線切替信号ＤＳＷ２、ＤＳＷ３はともに
“１”なので、その出力は“０”となる。したがって、
トランスファゲートＴＧ２，ＴＧ４がオンして、ＴＧ
１，ＴＧ３がオフする。このため、ビット線ＢＬ３，Ｂ
Ｌ４のデータが入出力Ｉ／Ｏ２，Ｉ／Ｏ３に出力され
る。このように、ビット線ＢＬ２に不良セルが存在する
と、データアンプ４１から出力されるデータを使用せ
ず、データアンプ４２の出力データを入出力Ｉ／Ｏ２に
出力するように切り替えることができる。

【００４３】第１の実施の形態では、各メモリブロック
毎に不良セルの位置情報を冗長判定回路に記憶してお
き、アドレス信号によってアクセスされるメモリブロッ
クの位置を検出し、そのブロックの不良セルの位置情報
を冗長判定回路から出力し、各メモリブロックに共通接
続されるＲ／Ｎ切替回路を切り替えるようにしたので、
各メモリブロックに不良セルが１つあっても冗長セル列
に置き替えることができる。メモリセルアレイを分割し
ないときは、１つのノーマルセル列しか冗長セル列に置
き替えできない。しかし、４つのメモリブロックに分割
することで、各メモリブロック当たりに１つの不良セル
列を救済できるので、４つの不良セル列があっても救済
できる。メモリブロック数は４つに限定されるものでは
なく、適宜増減することができる。また、行方向の冗長
回路と組み合わせることで、２つ以上の不良メモリセル
が異なるノーマルセル列にあっても救済することができ
る。さらに、Ｒ／Ｎ切替回路を各メモリブロックに設け
た構成に比べ、Ｒ／Ｎ切替回路を各メモリブロックで共
用するので、回路規模を大幅に削減できる。

【００４４】また、Ｒ／Ｎ切替設定回路をトランジスタ
スイッチで構成することにより、ノーマルセル列と冗長
セル列をプログラマブルに切り替えることができる。そ
の結果、各メモリブロック毎にヒューズ回路とＲ／Ｎ切
替回路とを設ける必要がなくなり、回路規模を削減でき
るとともに、トランジスタよりサイズが大きいヒューズ
の数を削減できるので、チップ面積が低減できる。さら
に、不良セル列の位置情報を２進数にエンコードして記
憶することで、ヒューズの数を一層低減でき、チップ面
積の低減に加え、ヒューズ切断工程を短縮できる。ま
た、冗長セル列を使用しないときは、冗長選択信号を記
憶する１つのヒューズを切断するだけでよいので、一層
ヒューズ切断工程を短縮できる。

【００４５】また、従来は、Ｒ／Ｎ切替回路に供給する
複数のビット線切替信号を、シフトレジスタにシフトさ
せながら設定したり、制御メモリセルに１ビットづつ設
定していたので、非常に時間がかかり、メモリの読み書
きアクセス時間が長くなっていた。本実施の形態では、
複数のビット線切替信号をトランジスタを直列接続した
Ｒ／Ｎ切替設定回路で短期間に一括して生成し、並列出
力するようにしたので、従来構成に比べ大幅に設定時間
を短縮できる。

【００４６】［第２の実施の形態］図８は、本発明の第
２の実施の形態に係るＲ／Ｎ切替設定回路を示す回路図
である。本実施の形態では、各メモリブロック１０１〜
１０４は８つのノーマルセル列と１つの冗長セル列で構
成されているとする。従って、Ｒ／Ｎ切替設定回路１４
０は冗長位置デコーダ１３０から８ビットの不良位置信
号ＩＯＳＥＬ０〜ＩＯＳＥＬ７と、冗長判定回路１２０
から冗長選択信号ＹＰＲが入力され、８ビットのビット
線切替信号ＤＳＷ０〜ＤＳＷ７を出力する。

【００４７】本実施の形態のＲ／Ｎ切替設定回路１４０
は、８つの設定回路ＳＬ０〜ＳＬ７からなる。各設定回
路ＳＬ０〜ＳＬ７は、それぞれ３つの設定回路ＳＬｎ１
〜ＳＬｎ３（ｎ＝０〜７）と５つの端子ａ，ｂ，ｃ，
ｄ，ｅを有する。端子ａは隣接する設定回路の端子ｃと
接続され、設定回路ＳＬ０の端子ａはグランドに接続さ
れている。端子ｃは隣接する設定回路の端子ａと接続さ
れ、設定回路ＳＬ７の端子ｃは冗長判定回路１２０に接
続され、冗長選択信号ＹＰＲが入力される。各設定回路
ＳＬ０〜ＳＬ７の端子ｂ，ｄは、グランドと電源にそれ
ぞれ接続され、“０”と“１”の論理レベルが印加され
る。また、端子ｅは、冗長位置デコーダ１３０と接続さ
れ、不良位置信号ＩＯＳＥＬが入力される。また、各設
定回路ＳＬ０〜ＳＬ７の端子ｃは、Ｒ／Ｎ切替回路１５
０に接続され、各端子ｃの論理レベルをビット線切替信
号ＤＳＷ０〜ＤＳＷ７として出力する。

【００４８】各設定回路ＳＬ０〜ＳＬ７には、３つのス
イッチＳＬｎ１〜ＳＬｎ３を有し、各スイッチＳＬｎ１
〜ＳＬｎ３は端子ｅに入力される信号レベルに連動して
切り替わる。例えば、スイッチＳＬｎの端子ｅが“０”
であると、ＳＬｎ１，ＳＬｎ３はオフし、ＳＬｎ２はオ
ンする（図８のＳＬ２）。設定回路ＳＬｎの端子ｅが
“１”になると、ＳＬｎ１，ＳＬｎ３はオンし、ＳＬｎ
２はオフに切り替わり（図８のＳＬ３）、その設定回路
ＳＬｎの端子ａを“０”に、端子ｃを“１”にする。な
お、図８図面上で最左端にある設定回路ＳＬ０の端子ａ
は、グランドに接続されているので、同設定回路内のス
イッチＳＬ０１はなくてもよい。また、図８図面上で最
右端にある設定回路ＳＬ７の端子ｃは冗長選択信号ＹＰ
Ｒが供給されるので、同設定回路内のスイッチＳＬ７３
はなくてもよい。

【００４９】次に、図８に示すＲ／Ｎ切替設定回路１４
０の動作を説明する。いま、冗長セル列ＲＳに置き替え
しない場合、即ち、冗長選択信号ＹＰＲが“０”、不良
位置信号ＩＯＳＥＬ０〜ＩＯＳＥＬ７が“００００００
００”の場合を例に説明する。この場合、各設定回路Ｓ
Ｌ０〜ＳＬ７内のＳＬｎ１，ＳＬｎ３はオフし、ＳＬｎ
２はオンしているので、各設定回路の端子ａ，ｃはいず
れも“０”であり、ビット線切替信号ＤＳＷ０〜ＤＳＷ
７は“００００００００”となる。

【００５０】次に、ビット線ＢＬ３につながるノーマル
セル列ＮＳに不良セルが存在し、冗長セル列ＲＳに置き
替える場合を例に説明する。この場合、冗長選択信号Ｙ
ＰＲが“１”、不良位置信号ＩＯＳＥＬ０〜ＩＯＳＥＬ
７が“０００１００００”となるので、設定回路ＳＬ３
のＳＬ３１，ＳＬ３３はオンし、ＳＬ３２はオフし、そ
の他の設定回路ＳＬ０〜ＳＬ２、ＳＬ４〜ＳＬ７内のＳ
Ｌｎ１，ＳＬｎ３はオフし、ＳＬｎ２はオンする。この
ため、設定回路ＳＬ３の端子ａは“０”、端子ｃは
“１”になる。設定回路ＳＬ０〜ＳＬ２の端子ｃ、すな
わち、ビット線切替信号ＤＳＷ０〜ＤＳＷ２は“００
０”のままである。

【００５１】一方、スイッチＳＬ３３がオンするので、
設定回路ＳＬ３の端子ｃは“１”になり、直ちにビット
線切替信号ＤＳＷ３は“１”となる。また、冗長選択信
号ＹＰＲも“１”であるので、ビット線切替信号ＤＳＷ
７も直ちに“１”となる。さらに、設定回路ＳＬ３の端
子ｃの“１”は、設定回路ＳＬ４を通してビット線切替
信号ＤＳＷ４も“１”にする。同様にして、このレベル
“１”が設定回路ＳＬ５，ＳＬ６、ＳＬ７に伝搬し、ビ
ット線切替信号ＤＳＷ５〜ＤＳＷ７も“１”にする。ま
た、冗長選択信号ＹＰＲの“１”も同様にして、このレ
ベル“１”が設定回路ＳＬ７，ＳＬ６、ＳＬ５に伝搬
し、ビット線切替信号ＤＳＷ４〜ＤＳＷ７を“１”にす
る。

【００５２】このように、ビット線切替信号ＤＳＷ４〜
ＤＳＷ７を設定回路ＳＬ３側と冗長選択信号ＹＰＲ入力
側から同時に“１”を供給するようにしたので、従来装
置や第１の実施の形態に比べ、ビット線切替信号ＤＳＷ
４〜ＤＳＷ７を高速に立ち上げることができる。その結
果、Ｒ／Ｎ切替回路１５０を高速に切り替えることがで
きるようになるので、列方向に冗長セルを設けても、メ
モリのアクセス時間を悪化させることがない。

【００５３】図９（ａ）、（ｂ），（ｃ）に、図８の設
定回路ＳＬ１〜ＳＬ６、ＳＬ０、ＳＬ７の詳細な回路図
を示す。図９（ａ）において、Ｐ１１〜Ｐ１２はＰ型ト
ランジスタ、Ｎ１１〜Ｎ１２はＮ型トランジスタ、ＩＮ
１はインバータである。トランジスタＮ１１，Ｐ１１の
のソースとドレインは互いに並列に接続され、端子ａ，
ｃと接続される。トランジスタＰ１１のゲートは端子ｅ
と接続され、トランジスタＮ１１のゲートはインバータ
ＩＮ１を介して端子ｅと接続される。トランジスタＮ１
１，Ｐ１１とインバータＩＮ１とによりスイッチＳＬｎ
２を形成する。端子ｅが“０”のとき、トランジスタＮ
１１，Ｐ１１のゲートはそれぞれ“１”、“０”にな
り、トランジスタＮ１１，Ｐ１１はオンし、端子ａと端
子ｃとを同一論理レベルにする。端子ｅが“１”のと
き、トランジスタＮ１１，Ｐ１１のゲートはそれぞれ
“０”、“１”になり、トランジスタＮ１１，Ｐ１１は
オフし、端子ａと端子ｃとを違う論理レベルにする。

【００５４】トランジスタＮ１２のドレインは端子ａ
と、ソースは端子ｂと、ゲートは端子ｅと接続され、ス
イッチＳＬｎ１を形成する。端子ｅが“０”のとき、ト
ランジスタＮ１２はオフする。端子ｅが“１”のときは
オンして、端子ａの論理レベルを端子ｂと同じ論理レベ
ルにする。ここでは、端子ｂがグランドに接続されてい
るので、端子ａは“０”になる。トランジスタＰ１２の
ドレインは端子ｃと、ソースは端子ｄと、ゲートはイン
バータＩＮ１を介して端子ｅと接続され、スイッチＳＬ
ｎ３を形成する。端子ｅが“０”のとき、トランジスタ
Ｐ１２はオフする。端子ｅが“１”のときはオンして、
端子ｃの論理レベルを端子ｄと同じ論理レベルにする。
ここでは、端子ｄが電源に接続されているので、端子ｃ
は“１”になる。

【００５５】このように、トランジスタＮ１１，Ｐ１１
がオンするときは、トランジスタＮ１２，Ｐ１２はオフ
しており、トランジスタＮ１１，Ｐ１１がオフするとき
は、トランジスタＮ１２，Ｐ１２がオンする。この結
果、端子ｅが“０”のとき、端子ａと端子ｂとを同一論
理レベルにし、逆に、端子ｅが“１”のときには、端子
ａを“０”にして端子ｂを“１”にする。

【００５６】図９（ｂ）に設定回路ＳＬ０の詳細な回路
図を示す。設定回路ＳＬ０は、図９（ａ）のトランジス
タＮ１２を取り除いただけで、他の構成は同じである。
設定回路ＳＬ０の端子ａはグランドに接続されているの
で、図９（ａ）と同様に動作する。図９（ｃ）に設定回
路ＳＬ７の詳細な回路図を示す。設定回路ＳＬ７は、図
９（ａ）のトランジスタＰ１２を取り除いただけで、他
の構成は同じである。設定回路ＳＬ７の端子ｃは冗長選
択信号ＹＰＲと接続されているので、図９（ａ）と同様
に動作する。

【００５７】このように、本実施の形態では、複数の設
定回路ＳＬ０〜ＳＬ７を直列に接続し、いずれか１つの
設定回路ＳＬの端子ａと端子ｃとの間を開状態とし、こ
れ以外を閉状態とするとともに、開状態とした設定回路
の端子ａを第２の論理レベル“０”にして、端子ｃを第
１の論理レベル“１”にすることで、これらにつながる
ビット線切替信号ＤＳＷを即座に所望の論理レベルにす
ることができる。さらに、設定回路ＳＬ０と開状態とな
った設定回路ＳＬとの間にあるビット線切替信号ＤＳＷ
は、開状態となった設定回路ＳＬの端子ａと設定回路Ｓ
Ｌ０の端子ａとの双方から“０”が伝搬するので、設定
回路ＳＬ０の端子ａ側からだけで“０”を伝搬させる場
合に比べ、ビット線切替信号ＤＳＷを短期間に“０”に
することができる。さらに、冗長信号線ＹＰＲ端子と開
状態となった設定回路ＳＬとの間にあるビット線切替信
号ＤＳＷは、開状態となった設定回路ＳＬの端子ｃと冗
長信号線ＹＰＲ端子との双方から“１”が伝搬するの
で、冗長信号線ＹＰＲ端子側からだけで“１”を伝搬さ
せる場合に比べ、ビット線切替信号ＤＳＷを短期間に
“１”にすることができる。従って、従来装置や第１の
実施の形態に比べ、ビット線切替信号ＤＳＷを高速に所
望の論理レベルに設定することができる。その結果、Ｒ
／Ｎ切替回路１５０を高速に切り替えることができるよ
うになるので、列方向に冗長セルを設けても、メモリの
アクセス時間を悪化させることがない。

【００５８】［第３の実施の形態］本実施の形態では、
各メモリブロック１０１〜１０４は３２個のノーマルセ
ル列と１つの冗長セル列で構成されているとする。

【００５９】図１０は本発明の第３の実施の形態に係る
冗長判定回路１２０の構成を示すブロック図である。冗
長判定回路１２０は、各ヒューズブロック１２１〜１２
４と、これらの１つを選択するブロック選択回路１２５
とからなる。ブロック選択回路１２５は、ヒューズブロ
ックの１つを選択するヒューズブロック選択信号ＢＳ１
２１〜ＢＳ１２４を出力する。ここで、ヒューズブロッ
ク１２１〜１２４はメモリブロック１０１〜１０４にそ
れぞれ対応する。即ち、アドレスにより例えばメモリブ
ロック１０１が選択されると、冗長判定回路１２０では
ブロック選択回路１２５のヒューズブロック選択信号Ｂ
Ｓ１２１が“１”になり、ヒューズブロック１２１が選
択される。また、アドレスにより例えばメモリブロック
１０２が選択されると、冗長判定回路１２０ではブロッ
ク選択回路１２５のヒューズブロック選択信号ＢＳ１２
２が“１”になり、ヒューズブロック１２２が選択され
る。

【００６０】１つのヒューズブロックは、５つのヒュー
ズ回路ｆ１〜ｆ５と１つのヒューズ回路Ｒからなる。ヒ
ューズ回路Ｒは、アドレスにより選択されたメモリブロ
ックのセルに冗長セルＲＳが使用されているか否かを示
す前述の冗長選択信号ＹＰＲを出力するものである。こ
こで、冗長セルＲＳを使用するとき冗長選択信号ＹＰＲ
は“１”、使用しないときは“０”としている。また、
５つのヒューズ回路ｆ１〜ｆ５は、アドレスにより選択
されたメモリブロックの３２個のノーマルセルＮＳのう
ち置き替えるべき１つの不良セルの位置を２進数で記憶
している。冗長判定回路１２０は、ヒューズ回路ｆ１か
らｆ２，ｆ３，ｆ４，ｆ５の順にそれぞれ冗長位置信号
ＩＯＲＥＤ１，ＩＯＲＥＤ２，ＩＯＲＥＤ４，ＩＯＲＥ
Ｄ８，ＩＯＲＥＤ１６の５ビットのバイナリー信号と、
冗長選択信号ＹＰＲを冗長位置デコーダ１３０へ出力す
る。置き替えるべき不良セルの位置と冗長位置信号ＩＯ
ＲＥＤ、冗長選択信号ＹＰＲとの関係を図１１に示す。

【００６１】冗長位置デコーダ１３０は、冗長選択信号
ＹＰＲが“１”のとき、５ビットの冗長位置信号ＩＯＲ
ＥＤをデコードして、３２ビットの不良位置信号ＩＯＳ
ＥＬ０〜ＩＯＳＥＬ３１をＲ／Ｎ切替設定回路１４０へ
出力する。ここで、不良位置信号ＩＯＳＥＬ０〜ＩＯＳ
ＥＬ３１は、不良セル列に相当するビットだけが“１”
で、他の全てのビットは“０”となるようにデコードさ
れる。冗長位置信号ＩＯＲＥＤのコードと“１”となる
不良位置信号ＩＯＳＥＬとの関係を図１１に示す。

【００６２】図１２は、本発明の第３の実施の形態に係
るＲ／Ｎ切替設定回路を示すブロック図である。本実施
の形態のＲ／Ｎ切替設定回路１４０は、３２個の設定回
路Ｓ０〜Ｓ３１と、設定制御回路１４５とからなる。こ
の場合、３２個の設定回路は４つの設定ブロック１４１
〜１４４に分割され、設定ブロック単位でビット線切替
信号ＤＳＷを設定できるように構成されている。例え
ば、設定ブロック１４１はビット線切替信号ＤＳＷ０〜
ＤＳＷ７を設定し、設定ブロック１４２はビット線切替
信号ＤＳＷ８〜ＤＳＷ１５を設定する。

【００６３】Ｒ／Ｎ切替設定回路１４０は、冗長位置デ
コーダ１３０から３２ビットの不良位置信号ＩＯＳＥＬ
０〜ＩＯＳＥＬ３１と、冗長判定回路１２０から冗長選
択信号ＹＰＲが入力され、８ビットのビット線切替信号
ＤＳＷ０〜ＤＳＷ３１を出力する。Ｒ／Ｎ切替設定回路
１４０は、不良セル列に相当するビットだけが“１”で
ある不良位置信号ＩＯＳＥＬを、不良セル列より上位の
ビットが全て“１”となるビット線切替信号ＤＳＷに変
換する。

【００６４】図１３に設定回路Ｓｎの原理図を、図１４
（ａ）〜（ｃ）にその回路図をそれぞれ示す。各設定回
路Ｓ０〜Ｓ３１は、図１３に示すように、それぞれ３つ
のスイッチＳｎ１〜Ｓｎ３（ｎ＝０〜３１）と７つの端
子ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇを有する。図１３、図１
４において、端子ａは隣接する設定回路の端子ｃと接続
され、設定回路Ｓ０の端子ａはグランドに接続されてい
る。端子ｃは隣接する設定回路の端子ａと接続され、設
定回路Ｓ３１の端子ｃは冗長判定回路１２０に接続さ
れ、冗長選択信号ＹＰＲが入力される。各設定回路Ｓ０
〜Ｓ３１の端子ｂ，ｄは、グランドと電源にそれぞれ接
続され、“０”と“１”の論理レベルが印加される。ま
た、端子ｅは、冗長位置デコーダ１３０と接続され、不
良位置信号ＩＯＳＥＬが入力される。また、各設定回路
Ｓ０〜Ｓ３１の端子ｃは、Ｒ／Ｎ切替回路１５０に接続
され、各端子ｃの論理レベルをビット線切替信号ＤＳＷ
０〜ＤＳＷ３１として出力する。

【００６５】各設定回路Ｓ０〜Ｓ３１は、上述したよう
に３つのスイッチＳｎ１〜Ｓｎ３を有し、各スイッチＳ
ｎ１，Ｓｎ２，Ｓｎ３は端子ｆ，ｅ，ｇに入力される信
号レベルに応じてオン／オフする。例えば設定回路Ｓｎ
の端子ｅが“０”であると、Ｓｎ２はオンして端子ａと
端子ｃとが同一論理レベルになり、“１”であると、Ｓ
ｎ２はオフして端子ａと端子ｃが異なる論理レベルにな
る。また、端子ｆが“１”であると、Ｓｎ１はオンして
端子ａを端子ｂと同論理レベルにし、“０”であると、
Ｓｎ１はオフする。本実施の形態では、端子ｂをグラン
ドに接続しているので、Ｓｎ１がオンしたとき端子ａは
“０”になる。また、端子ｇが“０”であると、Ｓｎ３
はオンして端子ｃを端子ｄと同じ論理レベルにし、
“１”であると、Ｓｎ３はオフする。本実施の形態で
は、端子ｄを電源に接続しているので、Ｓｎ３がオンし
たとき端子ｃは“１”になる。

【００６６】なお、最下位にある設定回路Ｓ０の端子ａ
は、グランドに接続されているので、同設定回路内のス
イッチＳ０１はなくてもよい。詳細な回路は図９（ｂ）
と同じである。また、最上位にある設定回路Ｓ３１の端
子ｃは冗長選択信号ＹＰＲが供給されるので、同設定回
路内のスイッチＳ３１３はなくてもよい。詳細な回路は
図９（ｃ）と同じである。また、設定回路Ｓ１〜Ｓ７の
端子ｇはインバータＩＮを介して端子ｅと接続され、端
子ｅの反転信号でオン／オフ制御される。また、設定回
路Ｓ２４〜Ｓ３１の端子ｆは端子ｅと接続され、端子ｅ
と同じ信号でオン／オフ制御される。

【００６７】図１４（ａ）は設定回路Ｓ８〜Ｓ２３、図
１４（ｂ）は設定回路Ｓ１〜Ｓ７、図１４（ｃ）は設定
回路Ｓ２４〜Ｓ３０の詳細な回路図である。これらの回
路は図９（ａ）に示す回路と同様の要素で構成されてお
り、同じ部分については説明を省略する。図１４（ａ）
に示す設定回路は、Ｐ型トランジスタＰ１２とＮ型トラ
ンジスタＮ１２のゲートが端子ｇと端子ｆにそれぞれ接
続され、端子ｅとは異なる信号でＯＮ／ＯＦＦ制御され
る。図１４（ｂ）に示す設定回路は、Ｎ型トランジスタ
Ｎ１２のゲートが端子ｆに接続され、端子ｅとは異なる
信号でＯＮ／ＯＦＦ制御される。Ｐ型トランジスタＰ１
２のゲートはインバータＩＮ１を介して端子ｅと接続さ
れ、端子ｅと同じ信号でＯＮ／ＯＦＦ制御される。図１
４（ｃ）に示す設定回路は、Ｐ型トランジスタＰ１２の
ゲートが端子ｇに接続され、端子ｅとは異なる信号でＯ
Ｎ／ＯＦＦ制御される。Ｎ型トランジスタＮ１２のゲー
トは端子ｅと接続され、端子ｅと同じ信号でＯＮ／ＯＦ
Ｆ制御される。

【００６８】図１５（ａ）に設定制御回路１４５の回路
図を、図１５（ｂ）にその真理値テーブルを示す。設定
制御回路１４５は、設定ブロック１４１〜１４４単位で
端子ａまたは端子ｃの論理レベルを一括して設定するた
めの制御信号を出力する回路である。この制御信号は冗
長位置信号ＩＯＲＥＤ８，ＩＯＲＥＤ１６をデコードす
ることにより得られ、設定制御回路１４５は、制御信号
としてＶ設定信号ＢＶＳ２〜ＢＶＳ４と、Ｇ設定信号Ｂ
ＧＳ１〜ＢＧＳ３とを出力する。図１５（ａ）に示すよ
うに設定制御回路１４５は、インバータＩＮ１４１，Ｉ
Ｎ１４２と、ＮＡＮＤゲートＮＤ１４１〜ＮＤ１４３で
構成される。ＮＡＮＤゲートＮＤ１４１には、冗長位置
信号ＩＯＲＥＤ８，ＩＯＲＥＤ１６をインバータＩＮ１
４１，ＩＮ１４２で反転された信号と冗長選択信号ＹＰ
Ｒとが入力され、反転論理積されて、Ｖ設定信号ＢＶＳ
２とＧ設定信号ＢＧＳ１とを出力する。ＮＡＮＤゲート
ＮＤ１４２には、冗長位置信号ＩＯＲＥＤ１６と冗長選
択信号ＹＰＲとが入力され、反転論理積されて、Ｖ設定
信号ＢＶＳ３とＧ設定信号ＢＧＳ２とを出力する。ＮＡ
ＮＤゲートＮＤ１４３には、冗長位置信号ＩＯＲＥＤ
８，ＩＯＲＥＤ１６と冗長選択信号ＹＰＲとが入力さ
れ、反転論理積されて、Ｖ設定信号ＢＶＳ４とＧ設定信
号ＢＧＳ３とを出力する。図１５（ｂ）に冗長位置信号
ＩＯＲＥＤ８，ＩＯＲＥＤ１６と、Ｖ設定信号ＢＶＳ２
〜ＢＶＳ４とＧ設定信号ＢＧＳ１〜ＢＧＳ３との関係を
表す真理値テーブルを示す。

【００６９】Ｖ設定信号ＢＶＳ２〜ＢＶＳ４は、それぞ
れ設定ブロック１４２〜１４４の端子ｇに接続され、端
子ｃを一括して“１”にするための制御信号である。例
えば、設定ブロック１４２に対応するビット線ＢＬ８〜
ＢＬ１５のいずれかに不良セル列が存在する場合、これ
より上位の設定ブロック１４３，１４４の端子ｃは必ず
“１”である。従って、Ｖ設定信号ＢＶＳ２，ＢＶＳ３
をともに“０”とすることで、スイッチＳｎ３をオンし
て、設定回路Ｓ１６〜Ｓ３１の端子ｃを端子ｄに接続し
て“１”にすることができる。これにより、最上位の冗
長選択信号ＹＰＲ端子側から“１”を順次伝搬させるこ
となく、一括して高速にビット線切替信号ＤＳＷ１６〜
ＤＳＷ３０を“１”に設定することができる。

【００７０】Ｇ設定信号ＢＧＳ１〜ＢＧＳ３は、それぞ
れ設定ブロック１４１〜１４３の端子ｆに接続され、端
子ａを一括して“０”にするための制御信号である。例
えば、設定ブロック１４３に対応するビット線ＢＬ１６
〜ＢＬ２３のいずれか不良セル列が存在する場合、これ
より下位の設定ブロック１４１，１４２の端子ａは必ず
“０”である。従って、Ｇ設定信号ＢＧＳ１，ＢＶＧ２
をともに“１”とすることで、スイッチＳｎ１をオンし
て、設定回路Ｓ１〜Ｓ１５の端子ａを端子ｂに接続して
“０”にすることができる。これにより、最下位の設定
回路Ｓ０側から順次“０”を伝搬させることなく、一括
して高速にビット線切替信号ＤＳＷ１〜ＤＳＷ１５を
“０”に設定することができる。

【００７１】次に、図１２〜図１５をもとにＲ／Ｎ切替
設定回路１４０の動作を説明する。いま、冗長セル列Ｒ
Ｓに置き替えしない場合、即ち、冗長選択信号ＹＰＲが
“０”、不良位置信号ＩＯＳＥＬ０〜ＩＯＳＥＬ３１が
全て“０”の場合を例に説明する。この場合、図１５
（ｂ）よりＶ設定信号ＢＶＳ２〜ＢＶＳ４、Ｇ設定信号
ＢＧＳ１〜ＢＧＳ３は“１”である。従って、設定ブロ
ック１４１〜１４３の端子ａは一括して“０”になり、
ビット線切替信号ＤＳＷ０〜ＤＳＷ２３も全て“０”に
なる。

【００７２】また、設定ブロック１４４の設定回路Ｓ２
４〜Ｓ３１は不良位置信号ＩＯＳＥＬ２４〜ＩＯＳＥＬ
３１が全て“０”であるので、各設定回路の端子ａと端
子ｃとは導通している。また、設定回路Ｓ２３の端子ｃ
が“０”になるので、これが設定回路Ｓ２４の端子ａに
伝搬するとともに、設定回路Ｓ２５、設定回路Ｓ２６な
どへも次々に伝搬する。また、冗長選択信号ＹＰＲも
“０”になるので、これが設定回路Ｓ３１の端子ａに伝
搬するとともに、設定回路Ｓ３０、設定回路Ｓ２９など
へも次々に伝搬する。最終的に設定回路Ｓ２４〜Ｓ３１
の端子ａと端子ｃが全て“０”になり、ビット線切替信
号ＤＳＷ２４〜ＤＳＷ３１も全て“０”になる。

【００７３】次に、ビット線ＢＬ３につながるノーマル
セル列ＮＳに不良セルが存在し、冗長セル列ＲＳに置き
替える場合、即ち、冗長選択信号ＹＰＲが“１”、不良
位置信号ＩＯＳＥＬ３が“１”で、その他のＩＯＳＥＬ
が全て“０”の場合を例に説明する。この場合、図１５
（ｂ）よりＶ設定信号ＢＶＳ２〜ＢＶＳ４は全て“０”
で、Ｇ設定信号ＢＧＳ１〜ＢＧＳ３は全て“０”であ
る。従って、設定ブロック１４２〜１４４の端子ｃは一
括して“１”になり、ビット線切替信号ＤＳＷ８〜ＤＳ
Ｗ３１も全て“１”になる。

【００７４】また、設定ブロック１４１の設定回路Ｓ０
〜Ｓ７は不良位置信号ＩＯＳＥＬ０〜ＩＯＳＥＬ７が
“０００１００００”であるので、設定回路Ｓ３の端子
ａと端子ｃとの間が遮断され、その他の設定回路Ｓは導
通している。また、設定回路Ｓ０の端子ａが“０”であ
るので、これが設定回路Ｓ０の端子ｃに伝搬するととも
に、設定回路Ｓ１、Ｓ２などへも次々に伝搬する。ま
た、設定回路Ｓ８の端子ｃが“１”になるので、これが
設定回路Ｓ８の端子ａに伝搬するとともに、設定回路Ｓ
７、Ｓ６などへも次々に伝搬する。最終的に設定回路Ｓ
０〜Ｓ２の端子ｃが“０”になり、設定回路Ｓ３〜Ｓ７
の端子ｃが“１”になるので、ビット線切替信号ＤＳＷ
０〜ＤＳＷ７は“０００１１１１１”になる。

【００７５】次に、ビット線ＢＬ９につながるノーマル
セル列ＮＳに不良セルが存在し、冗長セル列ＲＳに置き
替える場合、即ち、冗長選択信号ＹＰＲが“１”、不良
位置信号ＩＯＳＥＬ９が“１”で、その他のＩＯＳＥＬ
が全て“０”の場合を例に説明する。この場合、図１５
（ｂ）よりＶ設定信号ＢＶＳ２〜ＢＶＳ４は“００１”
で、Ｇ設定信号ＢＧＳ１〜ＢＧＳ３は“００１”であ
る。従って、設定ブロック１４３〜１４４の端子ｃは一
括して“１”になり、ビット線切替信号ＤＳＷ１６〜Ｄ
ＳＷ３１も全て“１”になる。また、設定ブロック１４
１内の設定回路Ｓ１〜Ｓ７の端子ａは一括して“０”に
なる。設定回路Ｓ７の端子ａと端子ｃとは導通している
ので、設定回路Ｓ７の端子ｃも“０”になる。この結
果、ビット線切替信号ＤＳＷ０〜ＤＳＷ７は全て“０”
になる。

【００７６】設定ブロック１４２の設定回路Ｓ８〜Ｓ１
５は不良位置信号ＩＯＳＥＬ８〜ＩＯＳＥＬ１５が“０
１００００００”であるので、設定回路Ｓ９の端子ａと
端子ｃとの間が遮断され、その他の設定回路Ｓは導通し
ている。また、設定回路Ｓ７の端子ａが“０”であるの
で、これが設定回路Ｓ７の端子ｃに伝搬するとともに、
設定回路Ｓ８へも伝搬する。また、設定回路Ｓ１６の端
子ｃが“１”になるので、これが設定回路Ｓ１６の端子
ａに伝搬するとともに、設定回路Ｓ１５、Ｓ１４などへ
も次々に伝搬する。最終的に設定回路Ｓ８の端子ｃが
“０”になり、設定回路Ｓ９〜Ｓ１５の端子ｃが“１”
になるので、ビット線切替信号ＤＳＷ８〜ＤＳＷ１５は
“０１１１１１１１”になる。

【００７７】次に、ビット線ＢＬ２９につながるノーマ
ルセル列ＮＳに不良セルが存在し、冗長セル列ＲＳに置
き替える場合、即ち、冗長選択信号ＹＰＲが“１”、不
良位置信号ＩＯＳＥＬ２９が“１”で、その他のＩＯＳ
ＥＬが全て“０”の場合を例に説明する。この場合、図
１５（ｂ）よりＶ設定信号ＢＶＳ２〜ＢＶＳ４は“１１
１”で、Ｇ設定信号ＢＧＳ１〜ＢＧＳ３は“１１１”で
ある。従って、設定ブロック１４１〜１４３の端子ａは
一括して“０”になり、ビット線切替信号ＤＳＷ０〜Ｄ
ＳＷ２３も全て“０”になる。

【００７８】設定ブロック１４４の設定回路Ｓ２４〜Ｓ
３１は不良位置信号ＩＯＳＥＬ２４〜ＩＯＳＥＬ３１が
“０００００１００”であるので、設定回路Ｓ２９の端
子ａと端子ｃとの間が遮断され、その他の設定回路Ｓは
導通している。また、設定回路Ｓ２３の端子ａが“０”
であるので、これが設定回路Ｓ２３の端子ｃに伝搬する
とともに、設定回路Ｓ２４，Ｓ２５などへも次々に伝搬
する。また、冗長選択信号ＹＰＲが“１”になるので、
これが設定回路Ｓ３１、Ｓ３０などへも次々に伝搬す
る。最終的に設定回路Ｓ２４〜Ｓ２８の端子ｃが“０”
になり、設定回路Ｓ２９〜Ｓ３１の端子ｃが“１”にな
るので、ビット線切替信号ＤＳＷ２４〜ＤＳＷ３１は
“０００００１１１”になる。

【００７９】このように、Ｒ／Ｎ切替設定回路１４０の
設定回路Ｓ０〜Ｓ３１を４つの設定ブロックに分割し、
冗長位置信号ＩＯＲＥＤをもとに不良セル列の存在する
設定ブロックの位置を特定し、その設定ブロックより上
位の設定ブロックを一括して“１”に、下位の設定ブロ
ックを一括して“０”に設定することで、入出力Ｉ／Ｏ
の数が増えても、高速にビット線切替信号ＤＳＷを設定
することができる。

【００８０】本実施の形態では、設定ブロック１４４に
Ｇ設定信号ＢＧＳ４を供給しない例を示したが、Ｇ設定
信号ＢＧＳ４を生成し、設定回路Ｓ２４〜Ｓ３１の端子
ｆに入力するようにしてもよい。この場合、設定信号Ｂ
ＧＳ４は、冗長位置信号ＩＯＲＥＤをもとに生成するの
ではなく、冗長選択信号ＹＰＲが“０”であるとき、設
定信号ＢＧＳ４が“１”となり、“１”であるとき
“０”となるようにすればよい。すなわち、設定ブロッ
ク１４４は、冗長セル列を使用しないときのみ、ビット
線切替信号ＤＳＷ２４〜３１が全て“０”になり、それ
以外は全てが“０”になることはない。

【００８１】また、本実施の形態では、設定ブロック１
４１にＶ設定信号ＢＶＳ１を供給しない例を示したが、
Ｖ設定信号ＢＧＳ１を生成し、設定回路Ｓ１〜Ｓ７の端
子ｇに入力するようにしてもよい。この場合、設定信号
ＢＶＳ１は、冗長位置信号ＩＯＲＥＤをもとに生成する
のではなく、不良位置信号ＩＯＳＥＬ０が“１”である
とき、設定信号ＢＶＳ１が“０”となり、“０”である
とき“１”となるようにすればよい。すなわち、設定ブ
ロック１４１は、最下位のビット線に不良セル列が存在
するときのみ、ビット線切替信号ＤＳＷ０〜７が全て
“１”になり、それ以外は全てが“１”になることはな
い。

【００８２】［第４の実施の形態］図１６は本発明の第
４の実施の形態に係る半導体記憶装置の要部構成を示す
ブロック図である。本実施の形態は、１つのメモリブロ
ックに２つの冗長セル列を設け、さらに、メモリブロッ
クの選択をバンク切替信号で行う例を示す。

【００８３】図１６において、メモリセルアレイ１００
は、４つのメモリブロック２０１〜２０４からなり、各
メモリブロック２０１，２０２は、４つのノーマルセル
列ＮＳ００〜ＮＳ０３、ＮＳ１０〜ＮＳ１３と、２つの
冗長セル列ＲＳ０１〜ＲＳ０２、ＲＳ１１〜ＲＳ１２と
を有する。ローデコーダ１１０は第１の実施の形態と同
様、外部から入力されるアドレスをデコードし、複数の
ワード線ＷＬの１つを活性化する。但し、第１の実施の
形態とは異なり、各メモリブロックに対して複数のワー
ド線ＷＬを共通に接続している。

【００８４】ブロック選択回路２２５は、外部から入力
されるバンク選択信号などの信号がに入力され、ブロッ
ク選択信号ＢＳ１〜ＢＳ４を出力する。ブロック選択信
号ＢＳ１〜ＢＳ４は、いずれか１つの出力が“１”で、
他の出力は“０”である。各セル列とビット線との間に
は選択トランジスタＳＴ００〜ＳＴ０５、ＳＴ１０〜Ｓ
Ｔ１５が設けられ、ブロック選択信号ＢＳ１〜ＢＳ４に
より複数のメモリブロックのうち１つが選択され、各セ
ル列とビット線との接続を制御する。ブロック選択信号
ＢＳが“１”となったメモリブロックで、かつワード線
ＷＬが“１”となったメモリセルが選択され、データを
出力する。

【００８５】冗長判定回路２２０は、ヒューズブロック
２２１〜２２４を備え、第１の実施の形態と同様、各メ
モリブロック毎の冗長セル列を使うか否かの情報と、置
き替える不良セル位置の情報とを各ヒューズブロックに
記憶している。ただ、第１の実施の形態と異なり、ヒュ
ーズブロックの選択をアドレス信号をデコードした信号
で行うのではなく、外部から与えられるバンク切替信号
で行うようにしている。即ち、前述のブロック選択回路
２２５の出力を、メモリブロックの選択に使用するとと
もに、ヒューズブロック２２１〜２２４の選択にも兼用
している。

【００８６】また、各メモリブロックには２組のノーマ
ルセル列ＮＳと冗長セル列ＲＳを有しているので、ヒュ
ーズブロック２２１〜２２４も２組のヒューズブロック
２２１ａ，２２１ｂ〜２２４ａ，２２４ｂを有する。

【００８７】ブロック選択信号ＢＳ１〜ＢＳ４により複
数のヒューズブロックのうち１つが選択され、第１の実
施の形態と同様、冗長位置信号ＩＯＲＥＤを出力する。
但し、第１の実施の形態と異なり、ヒューズブロック選
択信号ＢＳ１〜ＢＳ４のいずれか１つが“１”になる
と、２組のヒューズブロックがペアで選択され、２組の
冗長位置信号ＩＯＲＥＤを出力する。冗長位置デコーダ
２３０ａ，２３０ｂは、２組の冗長位置信号ＩＯＲＥＤ
をデコードし、Ｒ／Ｎ切替設定回路２４０ａ，２４０ｂ
へ２組の不良位置信号ＩＯＳＥＬを出力する。Ｒ／Ｎ切
替設定回路２４０ａ，２４０ｂの構成は、第１〜第３の
実施の形態に示すＲ／Ｎ切替設定回路１４０のいずれか
と同じ構成である。

【００８８】Ｒ／Ｎ切替設定回路２４０ａ，２４０ｂ
は、２組の不良位置信号ＩＯＳＥＬを変換し、２組のビ
ット線切替信号ＤＳＷを生成し、Ｒ／Ｎ切替回路２５０
ａ，２５０ｂへ出力する。Ｒ／Ｎ切替回路２５０ａ，２
５０ｂは、ビット線切替信号ＤＳＷにもとづき、スイッ
チＳＷ０〜ＳＷ３の切替方向を制御し、不良セル列を避
けて各セル列と入出力Ｉ／Ｏ０〜Ｉ／Ｏ３とを接続す
る。

【００８９】以上説明したように、第１〜第３の実施の
形態に示すＲ／Ｎ切替設定回路は、１つのメモリブロッ
クに複数の冗長セル列を設けた半導体記憶装置にも適用
することができ、救済率を更に向上することができる。
また、バンク切替信号などをブロック選択信号として利
用することで、メモリブロックとヒューズブロックの選
択信号を共有することができるとともに、アドレスの信
号線が減るのでローデコーダのデコード数が少なくなる
ので、回路規模を大幅に低減できる。

【００９０】

【発明の効果】以上説明したように本発明によれば、ノ
ーマルセル列及び冗長セル列を有する半導体記憶装置に
おいて、常時は導通状態の設定回路を複数個直列に接続
し、一端を第１の論理レベルに接続し他端を第２の論理
レベルに接続した不良位置設定手段と、ノーマルセル列
の不良列位置を記憶する不良列位置記憶手段と、不良列
位置記憶手段の情報を不良位置設定手段に設定する不良
位置伝達手段とを備え、不良位置伝達手段の出力に基づ
き設定回路の１つを開状態に制御し冗長セル列への切替
を行うようにしたので、セル列中に不良セル列が発生し
冗長セル列に切り替える場合、Ｉ／Ｏ数が増加しても回
路規模を増大させることなく高速で切替できる。また、
不良列位置を複数の行ブロック単位に記憶するととも
に、不良列位置記憶手段の出力に基づき正常セル列と不
良セル列とを切り替えるＩ／Ｏ切替手段を複数の行ブロ
ック単位で共通に使用するようにしたので、装置の小型
化が可能になる。

【図面の簡単な説明】

【図１】 本発明の第１の実施の形態に係る半導体記憶
装置の要部構成を示すブロック図である。

【図２】 本発明の第１の実施の形態に係るメモリブロ
ックの要部構成を示すブロック図である。

【図３】 本発明の第１の実施の形態に係るメモリセル
列の要部構成を示すブロック図である。す図である。

【図４】 本発明の第１の実施の形態に係る冗長判定回
路の構成を示すブロック図である。

【図５】 本発明の第１の実施の形態に係る冗長位置デ
コーダの構成を示す回路図である。

【図６】 本発明の第１の実施の形態に係るＲ／Ｎ切替
設定回路の構成を示す回路図である。

【図７】 Ｒ／Ｎ切替回路と入出力部の具体的な構成を
示す回路図である。

【図８】 本発明の第２の実施の形態に係るＲ／Ｎ切替
設定回路の構成を示す回路図である。

【図９】 本発明の第２の実施の形態に係る設定回路の
回路図である。

【図１０】 本発明の第３の実施の形態に係る冗長判定
回路の構成を示すブロック図である。

【図１１】 冗長判定回路と冗長位置デコーダの真理値
テーブルである。

【図１２】 本発明の第３の実施の形態に係るＲ／Ｎ切
替設定回路の構成を示すブロック図である。

【図１３】 本発明の第３の実施の形態に係る設定回路
の構成を示す図である。

【図１４】 本発明の第３の実施の形態に係る設定回路
の回路図である。

【図１５】 Ｒ／Ｎ切替設定回路に設けられた設定制御
回路の真理値テーブルである。

【図１６】 本発明の第４の実施の形態に係る半導体記
憶装置の要部構成を示すブロック図である。

【図１７】 第１の従来装置の要部動作を説明する図で
ある。

【図１８】 第２の従来装置の要部構成を示すブロック
図である。

【符号の説明】

１００…メモリセルアレイ、１０１〜１０４，２０１〜
２０４…メモリブロック、１１０…ローデコーダ、１２
０，２２０…冗長判定回路、１２１〜１２４，２２１〜
２２４…ヒューズブロック、１２５…ブロック選択回
路、１３０…冗長位置デコーダ、１４０…Ｒ／Ｎ切替設
定回路、１４１〜１４４…設定ブロック、１４５…設定
制御回路、１５０…Ｒ／Ｎ切替回路、１６０…入出力
部、ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ…設定回路の端子、ｆ
１〜ｆ５…ヒューズ回路、ＮＳ００〜ＮＳ０３、ＮＳ１
０〜ＮＳ１３…ノーマルセル列、Ｒ…ヒューズ回路、Ｒ
Ｓ０１〜ＲＳ０２、ＲＳ１１〜ＲＳ１２…冗長セル列、
ＳＬ１〜ＳＬ７、Ｓ０〜Ｓ３１…設定回路、ＳＬｎ１〜
ＳＬｎ３、Ｓｎ１〜Ｓｎ３…スイッチ、ＢＧＳ１〜ＢＧ
Ｓ３…Ｇ設定信号、ＢＶＳ１〜ＢＶＳ３…Ｖ設定信号、
ＢＳ１２１〜ＢＳ１２４…ヒューズブロック選択信号、
ＤＳＷ…ビット線切替信号、ＩＯＲＥＤ…冗長位置信
号、ＩＯＳＥＬ…不良位置信号、ＹＰＲ…冗長選択信
号、

Claims (13)

【特許請求の範囲】
1. 【請求項１】 複数のメモリセルからなる複数のノーマ
   ルセル列と、 複数のメモリセルからなる冗長セル列と、 複数のノーマルセル列と冗長セル列とからなる複数のメ
   モリブロックと、 メモリブロック毎に冗長セル列に置き替えるか否か示す
   冗長選択情報と、置き替えるノーマルセル列の不良位置
   情報を記憶する冗長判定手段と、 第１と第２の端子を有し、不良位置情報に基づき第１と
   第２の端子間を第１のスイッチにより導通状態と非導通
   状態に設定できる設定回路と、 第１の端子を隣接する設定回路の第２の端子に接続し、
   最上位端を冗長選択情報の出力端子に接続し、最下位端
   を第２の論理レベルに接続し、第２の端子からビット線
   切替信号を出力するＲ／Ｎ切替設定手段と、 Ｒ／Ｎ切替設定手段のビット線切替信号出力に基づき２
   つのビット線の一方を選択して入出力部と接続するＲ／
   Ｎ切替回路とを備えたことを特徴とする半導体記憶装
   置。
2. 【請求項２】 請求項１において、 設定回路は、冗長位置情報に基づく信号を入力する第３
   の端子を有し、 かつ一端を第１の論理レベルに接続し、他端を第２の端
   子に接続し、制御端子を第３の端子に接続し、第１のス
   イッチ手段が導通状態のとき非導通状態になり、第１の
   スイッチ手段が非導通状態のとき導通状態になる第２の
   スイッチ手段を有することを特徴とする半導体記憶装
   置。
3. 【請求項３】 請求項１において、 設定回路は、冗長位置情報に基づく信号を入力する第３
   の端子を有し、 かつ一端を第２の論理レベルに接続し、他端を第１の端
   子に接続し、制御端子を第３の端子に接続し、第１のス
   イッチ手段が導通状態のとき非導通状態になり、第１の
   スイッチ手段が非導通状態のとき導通状態になる第３の
   スイッチ手段を有することを特徴とする半導体記憶装
   置。
4. 【請求項４】 請求項１において、 設定回路は、冗長位置情報に基づく信号を入力する第３
   の端子を有するとともに、 一端を第１の論理レベルに接続し、他端を第２の端子に
   接続し、制御端子を第３の端子に接続し、第１のスイッ
   チ手段が導通状態のとき非導通状態になり、第１のスイ
   ッチ手段が非導通状態のとき導通状態になる第２のスイ
   ッチ手段と、 一端を第２の論理レベルに接続し、他端を第１の端子に
   接続し、制御端子を第３の端子に接続し、第１のスイッ
   チ手段が導通状態のとき非導通状態になり、第１のスイ
   ッチ手段が非導通状態のとき導通状態になる第３のスイ
   ッチ手段とを有することを特徴とする半導体記憶装置。
5. 【請求項５】 請求項１において、 Ｒ／Ｎ切替設定手段は、複数のブロックに分割された設
   定回路と、冗長位置情報を基にブロック単位で第１の論
   理レベルに設定するＶ設定信号を出力する設定制御回路
   とからなり、 設定回路は、冗長位置情報を基に生成される不良位置信
   号が入力される第３の端子と、Ｖ設定信号が入力される
   第４の端子とを有し、 かつ一端を第１の論理レベルに接続し、他端を第２の端
   子に接続し、制御端子を第４の端子に接続した第２のス
   イッチ手段を有することを特徴とする半導体記憶装置。
6. 【請求項６】 請求項１において、 Ｒ／Ｎ切替設定手段は、複数のブロックに分割された設
   定回路と、冗長位置情報を基にブロック単位で第２の論
   理レベルに設定するＧ設定信号を出力する設定制御回路
   とからなり、 設定回路は、冗長位置情報を基に生成される不良位置信
   号が入力される第３の端子と、Ｇ設定信号が入力される
   第５の端子とを有し、 かつ一端を第２の論理レベルに接続し、他端を第１の端
   子に接続し、制御端子を第５の端子に接続した第３のス
   イッチ手段を有することを特徴とする半導体記憶装置。
7. 【請求項７】 請求項１において、 Ｒ／Ｎ切替設定手段は、複数のブロックに分割された設
   定回路と、冗長位置情報を基にブロック単位で第１の論
   理レベルに設定するＶ設定信号とブロック単位で第２の
   論理レベルに設定するＧ設定信号とを出力する設定制御
   回路とからなり、 設定回路は、冗長位置情報を基に生成される不良位置信
   号が入力される第３の端子と、Ｖ設定信号が入力される
   第４の端子と、Ｇ設定信号が入力される第５の端子とを
   有するとともに、 一端を第１の論理レベルに接続し、他端を第２の端子に
   接続し、制御端子を第４の端子に接続した第２のスイッ
   チ手段と、 一端を第２の論理レベルに接続し、他端を第１の端子に
   接続し、制御端子を第５の端子に接続し、第２のスイッ
   チ手段が導通状態のとき非導通状態になり、第２のスイ
   ッチ手段が非導通状態のとき導通状態になる第３のスイ
   ッチ手段とを有することを特徴とする半導体記憶装置。
8. 【請求項８】 請求項１において、 冗長判定手段は、置き替えるノーマルセル列の不良位置
   情報をバイナリ・コードに変換して記憶した複数のヒュ
   ーズブロックと、ヒューズブロックを選択する信号を出
   力するブロック選択回路とからなることを特徴とする半
   導体記憶装置。
9. 【請求項９】 請求項８において、 ブロック選択回路は、アドレスをデコードし、ヒューズ
   ブロックを選択する信号を出力するアドレスデコーダを
   有することを特徴とする半導体記憶装置。
10. 【請求項１０】 請求項８において、 ブロック選択回路は、バンク選択信号をもとにヒューズ
    ブロックとメモリブロックを選択する信号を出力する回
    路からなることを特徴とする半導体記憶装置。
11. 【請求項１１】 請求項８において、 ヒューズブロックは、冗長選択情報を記憶する第１のヒ
    ューズ回路と、不良位置情報を記憶する複数の第２のヒ
    ューズ回路とからなり、 第２のヒューズ回路は、第１のヒューズ回路を通して第
    １の論理レベルに接続されることを特徴とする半導体記
    憶装置。
12. 【請求項１２】 請求項８において、 ヒューズブロックは、冗長選択情報を記憶する第１及び
    第２のヒューズと、不良位置情報を記憶する第３及び第
    ４のヒューズとからなり、 第１のヒューズの一端は第１の論理レベルに接続され、
    他端は第２と第３のヒューズの一端に接続されるととも
    に、冗長選択信号の出力端に接続され、 第２のヒューズの他端は第２の論理レベルに接続され、 第３のヒューズの他端は第４のヒューズの一端に接続さ
    れるとともに、冗長位置信号の出力端に接続され、 第４のヒューズの他端は第２の論理レベルに接続される
    ことを特徴とする半導体記憶装置。
13. 【請求項１３】 請求項１において、 Ｒ／Ｎ切替手段は、複数のメモリブロックのビット線に
    共通に接続されることを特徴とする半導体記憶装置。