JPH11251465A - Ｅｅｐｒｏｍおよびｅｅｐｒｏｍの製造方法 - Google Patents
Ｅｅｐｒｏｍおよびｅｅｐｒｏｍの製造方法Info
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- JPH11251465A JPH11251465A JP10365749A JP36574998A JPH11251465A JP H11251465 A JPH11251465 A JP H11251465A JP 10365749 A JP10365749 A JP 10365749A JP 36574998 A JP36574998 A JP 36574998A JP H11251465 A JPH11251465 A JP H11251465A
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- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional [3D] arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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Abstract
(57)【要約】
【課題】 バーティカルＭＯＳトランジスタがそれぞれ
電気絶縁された第１のゲート電極を有し、このトランジ
スタの電荷が第２のゲート電極とチャネル領域との間の
電荷によって変化するようなＥＥＰＲＯＭを提供するこ
とである。 【解決手段】 第１のゲート電極の第１のエッジはチャ
ネル領域の方を向いており、第２のゲート電極はサボス
トレートの外側で、絶縁された第１のゲート電極の第１
のエッジ、および第２のエッジの少なくとも一部に接
し、前記第１のエッジと第２のエッジは相互に対向して
おり、第２のゲート電極はワード線路の一部であり、前
記ワード線路は、溝に対して平行に延在し、かつ第１の
絶縁構造体の第１のエッジと、第２のエッジの少なくと
も一部に接し、前記第１のエッジと第２のエッジとは相
互に対向している。
電気絶縁された第１のゲート電極を有し、このトランジ
スタの電荷が第２のゲート電極とチャネル領域との間の
電荷によって変化するようなＥＥＰＲＯＭを提供するこ
とである。 【解決手段】 第１のゲート電極の第１のエッジはチャ
ネル領域の方を向いており、第２のゲート電極はサボス
トレートの外側で、絶縁された第１のゲート電極の第１
のエッジ、および第２のエッジの少なくとも一部に接
し、前記第１のエッジと第２のエッジは相互に対向して
おり、第２のゲート電極はワード線路の一部であり、前
記ワード線路は、溝に対して平行に延在し、かつ第１の
絶縁構造体の第１のエッジと、第２のエッジの少なくと
も一部に接し、前記第１のエッジと第２のエッジとは相
互に対向している。
Description
【０００１】
【発明の属する技術分野】本発明は、バーティカルトラ
ンジスタを有するＥＥＰＲＯＭであって、該トランジス
タはそれぞれ電気的に絶縁された第１のゲート電極を有
し、該ゲート電極の電荷は第２のゲート電極とチャネル
領域との間の電圧降下によって変化することのできる形
式のＥＥＰＲＯＭ、およびこのＥＥＰＲＯＭの製造方法
に関する。
ンジスタを有するＥＥＰＲＯＭであって、該トランジス
タはそれぞれ電気的に絶縁された第１のゲート電極を有
し、該ゲート電極の電荷は第２のゲート電極とチャネル
領域との間の電圧降下によって変化することのできる形
式のＥＥＰＲＯＭ、およびこのＥＥＰＲＯＭの製造方法
に関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭは、電気的に書き込みおよ
び消去可能な固定値メモリセル構成である。ＥＥＰＲＯ
Ｍは、それぞれ絶縁された第１のゲート端子を備えたト
ランジスタを有し、この第１のゲート端子は第２のゲー
ト端子とチャネル領域との間に配置されている。トラン
ジスタの起動電圧はそれぞれ第１のゲート電極での異な
る充電によって変化することができる。第１のゲート電
極の再充電は、第２のゲート電極とチャネル領域との間
の電圧降下が大きいときに薄い酸化物を通り抜ける（ト
ンネルする）電極によって行われる。
び消去可能な固定値メモリセル構成である。ＥＥＰＲＯ
Ｍは、それぞれ絶縁された第１のゲート端子を備えたト
ランジスタを有し、この第１のゲート端子は第２のゲー
ト端子とチャネル領域との間に配置されている。トラン
ジスタの起動電圧はそれぞれ第１のゲート電極での異な
る充電によって変化することができる。第１のゲート電
極の再充電は、第２のゲート電極とチャネル領域との間
の電圧降下が大きいときに薄い酸化物を通り抜ける（ト
ンネルする）電極によって行われる。
【０００３】ＶＬＳＩ技術では、回路構成の実装密度の
向上が努力されている。これはプロセスコストを低減
し、スイッチング速度を向上させるためである。
向上が努力されている。これはプロセスコストを低減
し、スイッチング速度を向上させるためである。
【０００４】実装密度を高めるための手段は、ＭＯＳト
ランジスタを半導体構造体のエッジに形成することであ
る（例えばL.Risch, W.H.Krautschneider, F.Hofmann,
H.Schaefer著、Vertical MOS Transistor with 70 nm c
hanel length, ESSDERC 1995, pp101-104参照）。この
ようなトランジスタの電流は実質的にサブストレート表
面に対して垂直に経過するから、これらはバーティカル
トランジスタと称される。
ランジスタを半導体構造体のエッジに形成することであ
る（例えばL.Risch, W.H.Krautschneider, F.Hofmann,
H.Schaefer著、Vertical MOS Transistor with 70 nm c
hanel length, ESSDERC 1995, pp101-104参照）。この
ようなトランジスタの電流は実質的にサブストレート表
面に対して垂直に経過するから、これらはバーティカル
トランジスタと称される。
【０００５】ドイツ特許出願１９５２４４７８号には、
トランジスタが溝のエッジに配置されたＥＥＰＲＯＭが
記載されている。相互に対向する２つの部分トランジス
タが、溝の底部を延在するビット線路と、溝に対して横
に延在するワード線路を分割する。電気絶縁された第１
のゲート電極と第２のゲート電極との間の結合容量を高
めるために、第１のゲート電極はチャネル経過に対して
平行に、溝の深さよりも大きな広がりを有している。ワ
ード線路を形成するために材料がエッチングされる。こ
こでは溝の内部に穴状の凹部が発生し、この凹部は大き
なアスペクト比を有している。この大きなアスペクト比
のためエッチングプロセスが困難になる。
トランジスタが溝のエッジに配置されたＥＥＰＲＯＭが
記載されている。相互に対向する２つの部分トランジス
タが、溝の底部を延在するビット線路と、溝に対して横
に延在するワード線路を分割する。電気絶縁された第１
のゲート電極と第２のゲート電極との間の結合容量を高
めるために、第１のゲート電極はチャネル経過に対して
平行に、溝の深さよりも大きな広がりを有している。ワ
ード線路を形成するために材料がエッチングされる。こ
こでは溝の内部に穴状の凹部が発生し、この凹部は大き
なアスペクト比を有している。この大きなアスペクト比
のためエッチングプロセスが困難になる。
【０００６】ＵＳ５１８０６８０には、サブストレート
に相互に平行に延在する溝の設けられたＥＥＰＲＯＭが
記載されている。溝のエッジには対向してバーティカル
トランジスタが配置されている。トランジスタの絶縁さ
れた第１のゲート電極は溝に配置されている。溝にはそ
れぞれ２つのワード線路が延在しており、ワード線路は
部分的に第２のゲート電極として作用する。トランジス
タの上側ソース／ドレイン領域は溝の間に配置されてお
り、テープ状の導電構造体と接続している。この導電構
造体は溝に対して横に延在する。
に相互に平行に延在する溝の設けられたＥＥＰＲＯＭが
記載されている。溝のエッジには対向してバーティカル
トランジスタが配置されている。トランジスタの絶縁さ
れた第１のゲート電極は溝に配置されている。溝にはそ
れぞれ２つのワード線路が延在しており、ワード線路は
部分的に第２のゲート電極として作用する。トランジス
タの上側ソース／ドレイン領域は溝の間に配置されてお
り、テープ状の導電構造体と接続している。この導電構
造体は溝に対して横に延在する。
【０００７】
【発明が解決しようとする課題】本発明の課題は、次の
ようなバーティカルＭＯＳトランジスタを有するＥＥＰ
ＲＯＭを提供することである。すなわちバーティカルＭ
ＯＳトランジスタがそれぞれ電気絶縁された第１のゲー
ト電極を有し、このトランジスタの電荷が第２のゲート
電極とチャネル領域との間の電荷によって変化するよう
なＥＥＰＲＯＭを提供することである。またこのＥＥＰ
ＲＯＭは従来技術に対して高いプロセス安全性と高い実
装密度で製造することができ、また再充電のためにとり
わけ小さな電圧降下しか必要としない。さらにこのよう
なＥＥＰＲＯＭの製造方法を提供するものである。
ようなバーティカルＭＯＳトランジスタを有するＥＥＰ
ＲＯＭを提供することである。すなわちバーティカルＭ
ＯＳトランジスタがそれぞれ電気絶縁された第１のゲー
ト電極を有し、このトランジスタの電荷が第２のゲート
電極とチャネル領域との間の電荷によって変化するよう
なＥＥＰＲＯＭを提供することである。またこのＥＥＰ
ＲＯＭは従来技術に対して高いプロセス安全性と高い実
装密度で製造することができ、また再充電のためにとり
わけ小さな電圧降下しか必要としない。さらにこのよう
なＥＥＰＲＯＭの製造方法を提供するものである。
【０００８】
【課題を解決するための手段】この課題は本発明によ
り、サブストレートに溝が設けられており、該溝はエッ
ジを有し、当該エッジには、サブストレートに配置され
たチャネル領域が接し、第１のゲート電極は溝のエッジ
に配置されており、溝から突出しており、溝に沿って相
互に隣接するＭＯＳトランジスタのそれぞれ２つの第１
のゲート電極の間には第１の絶縁構造体が配置されてお
り、第１の絶縁構造体は溝のエッジに配置されており、
溝から突出しており、これにより第１のゲート電極の第
１のエッジと第１の絶縁構造体の第１のエッジとは入り
組み合い、第１のゲート電極の第１のエッジはチャネル
領域の方を向いており、第２のゲート電極はサボストレ
ートの外側で、絶縁された第１のゲート電極の第１のエ
ッジ、および第２のエッジの少なくとも一部に接し、前
記第１のエッジと第２のエッジは相互に対向しており、
第２のゲート電極はワード線路の一部であり、前記ワー
ド線路は、溝に対して平行に延在し、かつ第１の絶縁構
造体の第１のエッジと、第２のエッジの少なくとも一部
に接し、前記第１のエッジと第２のエッジとは相互に対
向しているように構成して解決される。
り、サブストレートに溝が設けられており、該溝はエッ
ジを有し、当該エッジには、サブストレートに配置され
たチャネル領域が接し、第１のゲート電極は溝のエッジ
に配置されており、溝から突出しており、溝に沿って相
互に隣接するＭＯＳトランジスタのそれぞれ２つの第１
のゲート電極の間には第１の絶縁構造体が配置されてお
り、第１の絶縁構造体は溝のエッジに配置されており、
溝から突出しており、これにより第１のゲート電極の第
１のエッジと第１の絶縁構造体の第１のエッジとは入り
組み合い、第１のゲート電極の第１のエッジはチャネル
領域の方を向いており、第２のゲート電極はサボストレ
ートの外側で、絶縁された第１のゲート電極の第１のエ
ッジ、および第２のエッジの少なくとも一部に接し、前
記第１のエッジと第２のエッジは相互に対向しており、
第２のゲート電極はワード線路の一部であり、前記ワー
ド線路は、溝に対して平行に延在し、かつ第１の絶縁構
造体の第１のエッジと、第２のエッジの少なくとも一部
に接し、前記第１のエッジと第２のエッジとは相互に対
向しているように構成して解決される。
【０００９】
【発明の実施の形態】本発明のＥＥＰＲＯＭでは、バー
ティカルＭＯＳトランジスタにそれぞれ電気絶縁された
第１のゲート電極が設けられており、この第１のゲート
電極は第２のゲート電極とチャネル領域との間に配置さ
れている。チャネル領域はサブストレートの一部であ
り、溝を有していて、溝の中には第１のゲート電極が配
置されている。ゲート誘電体の設けられたチャネル領域
は第１のゲート電極の第１のエッジの一部分に配置され
ている。ＭＯＳトランジスタの起動電圧は、第１のゲー
ト電極における種々異なる電荷によって変化することが
できる。第１のゲート電極の再充電は、電圧降下の際に
第２のゲート電極とチャネル領域との間で第１のゲート
電極へ、または第１のゲート電極から通り抜ける（トン
ネルする）電極により行われる。トンネルが電圧降下の
比較的小さいときでもすでに生じることができるように
するため、第１のゲート電極と第２のゲート電極との間
に大きな面、すなわち大きな結合容量が設けられる。従
ってＥＥＰＲＯＭでは、第１のゲート電極が溝から突出
し、このため第１のゲート電極の第１のエッジは溝の外
にある。このことにより第１のゲート電極と第２のゲー
ト電極との間の面では損失なしで実装密度を高めること
ができる。第２のゲート電極はサブストレートの外側
で、電気絶縁された第１のゲート電極の第１のエッジに
接する。また電気絶縁された第１のゲート電極の第１の
エッジに対向する第２のエッジの少なくとも一部にも接
する。第２のゲート電極はワード線路の一部であり、溝
に対して平行に延在する。溝の経過に対して垂直のワー
ド線路横断面が、溝に沿って相互に隣接する第１のゲー
ト電極間の領域で、第１のゲート電極の領域のワード線
路の同じような横断面よりも小さくならないようにする
ため、溝に沿って相互に隣接するＭＯＳトランジスタの
それぞれ２つの第１のゲート電極の間には第１の絶縁構
造体が配置され、この絶縁構造体は溝のエッジに配置さ
れ、溝から突出している。これにより、第１のゲート電
極の第１のエッジと第２の絶縁構造体の第１のエッジと
は入り組み合う。ワード線路は第１の絶縁構造体の第１
のエッジおよび第２のエッジの一部に接する。第２のエ
ッジは第１のエッジに対向している。第１の絶縁構造体
が無ければ、ワード線路の電気抵抗が小さな横断面の部
分によって大きくなってしまう。
ティカルＭＯＳトランジスタにそれぞれ電気絶縁された
第１のゲート電極が設けられており、この第１のゲート
電極は第２のゲート電極とチャネル領域との間に配置さ
れている。チャネル領域はサブストレートの一部であ
り、溝を有していて、溝の中には第１のゲート電極が配
置されている。ゲート誘電体の設けられたチャネル領域
は第１のゲート電極の第１のエッジの一部分に配置され
ている。ＭＯＳトランジスタの起動電圧は、第１のゲー
ト電極における種々異なる電荷によって変化することが
できる。第１のゲート電極の再充電は、電圧降下の際に
第２のゲート電極とチャネル領域との間で第１のゲート
電極へ、または第１のゲート電極から通り抜ける（トン
ネルする）電極により行われる。トンネルが電圧降下の
比較的小さいときでもすでに生じることができるように
するため、第１のゲート電極と第２のゲート電極との間
に大きな面、すなわち大きな結合容量が設けられる。従
ってＥＥＰＲＯＭでは、第１のゲート電極が溝から突出
し、このため第１のゲート電極の第１のエッジは溝の外
にある。このことにより第１のゲート電極と第２のゲー
ト電極との間の面では損失なしで実装密度を高めること
ができる。第２のゲート電極はサブストレートの外側
で、電気絶縁された第１のゲート電極の第１のエッジに
接する。また電気絶縁された第１のゲート電極の第１の
エッジに対向する第２のエッジの少なくとも一部にも接
する。第２のゲート電極はワード線路の一部であり、溝
に対して平行に延在する。溝の経過に対して垂直のワー
ド線路横断面が、溝に沿って相互に隣接する第１のゲー
ト電極間の領域で、第１のゲート電極の領域のワード線
路の同じような横断面よりも小さくならないようにする
ため、溝に沿って相互に隣接するＭＯＳトランジスタの
それぞれ２つの第１のゲート電極の間には第１の絶縁構
造体が配置され、この絶縁構造体は溝のエッジに配置さ
れ、溝から突出している。これにより、第１のゲート電
極の第１のエッジと第２の絶縁構造体の第１のエッジと
は入り組み合う。ワード線路は第１の絶縁構造体の第１
のエッジおよび第２のエッジの一部に接する。第２のエ
ッジは第１のエッジに対向している。第１の絶縁構造体
が無ければ、ワード線路の電気抵抗が小さな横断面の部
分によって大きくなってしまう。
【００１０】ドイツ特許願１９５２４４７８号とは異な
り、ワード線路は自己調整することができる。すなわ
ち、調整マスクを使用しないで形成することができる。
ワード線路の垂直方向寸法、すなわち溝のエッジの１つ
の面における寸法とワード線路の経過に対して垂直の寸
法が、ドイツ特許願１９５２４４７８号のワード線路の
相応する寸法と比較可能であれば、ワード線路を形成す
るためのエッチングプロセスは、ドイツ特許願１９５２
４４７８号の、溝に対して垂直に延在するワード線路を
形成すっるためのエッチングプロセスよりも簡単であ
る。溝に対して平行に延在するワード線路の間には長い
スリットが発生する。このスリットはエッチングプロセ
ス時にガス交換に対して、ドイツ特許願１９５２４４７
８号の溝に対して垂直に延在するワード線路間で、溝に
発生する穴状の凹部よりも多くの空間を保証する。
り、ワード線路は自己調整することができる。すなわ
ち、調整マスクを使用しないで形成することができる。
ワード線路の垂直方向寸法、すなわち溝のエッジの１つ
の面における寸法とワード線路の経過に対して垂直の寸
法が、ドイツ特許願１９５２４４７８号のワード線路の
相応する寸法と比較可能であれば、ワード線路を形成す
るためのエッチングプロセスは、ドイツ特許願１９５２
４４７８号の、溝に対して垂直に延在するワード線路を
形成すっるためのエッチングプロセスよりも簡単であ
る。溝に対して平行に延在するワード線路の間には長い
スリットが発生する。このスリットはエッチングプロセ
ス時にガス交換に対して、ドイツ特許願１９５２４４７
８号の溝に対して垂直に延在するワード線路間で、溝に
発生する穴状の凹部よりも多くの空間を保証する。
【００１１】第１のゲート電極は例えば、材料を溝のエ
ッジに接して析出およびエッチングすることにより構造
体を形成することによって作る。実装密度を高めるため
には、構造体がスペーサであり、このスペーサが溝のエ
ッジに接していると有利である。しかし構造体はマスク
したエッチングによっても形成することができる。構造
体が溝を埋めていてもそれは本発明の枠内である。溝の
エッジの高さは構造体の形成後に低くされ、これにより
構造体が溝から突出し、部分的にサブストレートには接
しなくなる。
ッジに接して析出およびエッチングすることにより構造
体を形成することによって作る。実装密度を高めるため
には、構造体がスペーサであり、このスペーサが溝のエ
ッジに接していると有利である。しかし構造体はマスク
したエッチングによっても形成することができる。構造
体が溝を埋めていてもそれは本発明の枠内である。溝の
エッジの高さは構造体の形成後に低くされ、これにより
構造体が溝から突出し、部分的にサブストレートには接
しなくなる。
【００１２】溝のエッジは次のようにして縮小すること
ができる。すなわち、サブストレートを溝の外で構造体
に対して選択的にエッチングするのである。構造体から
複数の第１のゲート電極が形成される。
ができる。すなわち、サブストレートを溝の外で構造体
に対して選択的にエッチングするのである。構造体から
複数の第１のゲート電極が形成される。
【００１３】サブストレートが溝の底部で溝のエッジの
縮小の際にエッチングされるのを阻止するため、そして
これによりエッジが縮小されずに移動するだけであるの
を阻止するために、プロセス簡単化のために溝のエッジ
の上側部分を補助構造体により形成し、この補助構造体
はサブストレートに対して選択的にエッチングされるよ
うに構成すると簡単化にために有利である。補助構造体
は、サブストレートに接する溝のエッジの下側部分のエ
ッチングの前、または後に形成される。溝のエッジを縮
小するために補助構造体を構造体の形成後に除去する。
ここで補助構造体はサブストレートに対して選択的にエ
ッチングされる。
縮小の際にエッチングされるのを阻止するため、そして
これによりエッジが縮小されずに移動するだけであるの
を阻止するために、プロセス簡単化のために溝のエッジ
の上側部分を補助構造体により形成し、この補助構造体
はサブストレートに対して選択的にエッチングされるよ
うに構成すると簡単化にために有利である。補助構造体
は、サブストレートに接する溝のエッジの下側部分のエ
ッチングの前、または後に形成される。溝のエッジを縮
小するために補助構造体を構造体の形成後に除去する。
ここで補助構造体はサブストレートに対して選択的にエ
ッチングされる。
【００１４】実装密度を高めるために、相互に対向する
２つトランジスタを溝の対向するエッジに配置すると有
利である。
２つトランジスタを溝の対向するエッジに配置すると有
利である。
【００１５】相互に対向するトランジスタの第１のゲー
ト電極と第２のゲート電極とを接続することができる。
ト電極と第２のゲート電極とを接続することができる。
【００１６】相互に対向するトランジスタの第１と第２
のゲート電極を相互に接続しないことも本発明の枠内で
ある。ここでは実装密度を高めるために、第１と第２の
ゲート電極がスペーサ状に構成される。溝ごとに２つの
ワード線路が設けられる。
のゲート電極を相互に接続しないことも本発明の枠内で
ある。ここでは実装密度を高めるために、第１と第２の
ゲート電極がスペーサ状に構成される。溝ごとに２つの
ワード線路が設けられる。
【００１７】ワード線路は貫通する２つのスペーサの形
状を有することができ、２つのスペーサは第１のゲート
電極の第１のエッジと第２のエッジにそれぞれ当接す
る。
状を有することができ、２つのスペーサは第１のゲート
電極の第１のエッジと第２のエッジにそれぞれ当接す
る。
【００１８】第１の絶縁構造体を、溝のエッジに沿って
それぞれ構造体を形成することにより作るのも本発明の
枠内である。この構造体は保護双によって覆われ、保護
層は溝に沿って隣接するトランジスタ間では除去され、
構造体の露出部分は熱酸化によって第１の絶縁構造体に
変換される。
それぞれ構造体を形成することにより作るのも本発明の
枠内である。この構造体は保護双によって覆われ、保護
層は溝に沿って隣接するトランジスタ間では除去され、
構造体の露出部分は熱酸化によって第１の絶縁構造体に
変換される。
【００１９】第１の絶縁構造体を形成するために酸化さ
れる構造体部分の容積は拡大する。溝の外では酸化が両
側で行われる。そのため溝中央の方向にも反対の方向に
も対称的に容積が拡大する。溝の中では酸化が片側でだ
け行われる。そのため容積は溝中央の方向でだけ拡大す
ることができる。従って溝部分は第１の絶縁構造体によ
り特に強く細くされる。溝の隣接するワード線路間の短
絡を回避するために、溝の中では相互に対向する第１の
ゲート電極と第１の絶縁構造体との間で、貫通する第２
の絶縁構造体を設けると有利である。ここでは第２の絶
縁構造体の上側面の高さはサブストレート表面の高さよ
り高いか、または有利にはほぼ同じである。ワード線路
はこのことにより、狭められた溝内には配置されない。
有利にはまた、プロセス安全性をこのようにして高め
る。なぜならワード線路の種々異なる部分を形成するた
めのエッチング深さが同じだからである。ＭＯＳトラン
ジスタの制御は第２のゲート電極を介して行われ、この
第２のゲート電極の電位は容量的に第１のゲート電極に
伝送される。
れる構造体部分の容積は拡大する。溝の外では酸化が両
側で行われる。そのため溝中央の方向にも反対の方向に
も対称的に容積が拡大する。溝の中では酸化が片側でだ
け行われる。そのため容積は溝中央の方向でだけ拡大す
ることができる。従って溝部分は第１の絶縁構造体によ
り特に強く細くされる。溝の隣接するワード線路間の短
絡を回避するために、溝の中では相互に対向する第１の
ゲート電極と第１の絶縁構造体との間で、貫通する第２
の絶縁構造体を設けると有利である。ここでは第２の絶
縁構造体の上側面の高さはサブストレート表面の高さよ
り高いか、または有利にはほぼ同じである。ワード線路
はこのことにより、狭められた溝内には配置されない。
有利にはまた、プロセス安全性をこのようにして高め
る。なぜならワード線路の種々異なる部分を形成するた
めのエッチング深さが同じだからである。ＭＯＳトラン
ジスタの制御は第２のゲート電極を介して行われ、この
第２のゲート電極の電位は容量的に第１のゲート電極に
伝送される。
【００２０】ＭＯＳトランジスタの上側ソース／ドレイ
ン領域および下側ソース／ドレイン領域は例えばマスク
した埋め込み、またはドープ物質源からドープ物質を半
導体材料からなるサブストレートに拡散することにより
形成することができる。半導体サブストレートには溝の
エッジの少なくとも一部が配置されている。下側ソース
／ドレイン領域を形成するために埋め込みを斜めに行う
ことができる。プロセスの簡単化と、不所望の容量を回
避するために、下側ソース／ドレインを上側ソース／ド
レイン領域に対して実質的に横にずらして配置すると有
利である。この場合、下側ソース／ドレイン領域は垂直
埋め込みによっても形成することができる。択一的にソ
ース／ドレイン領域を形成するために、サブストレート
へ層列をソース／ドレイン領域およびチャネル領域に相
応してエピタキシャル成長させ、ここに溝のエッジの少
なくとも一部を形成するか、または配置する。
ン領域および下側ソース／ドレイン領域は例えばマスク
した埋め込み、またはドープ物質源からドープ物質を半
導体材料からなるサブストレートに拡散することにより
形成することができる。半導体サブストレートには溝の
エッジの少なくとも一部が配置されている。下側ソース
／ドレイン領域を形成するために埋め込みを斜めに行う
ことができる。プロセスの簡単化と、不所望の容量を回
避するために、下側ソース／ドレインを上側ソース／ド
レイン領域に対して実質的に横にずらして配置すると有
利である。この場合、下側ソース／ドレイン領域は垂直
埋め込みによっても形成することができる。択一的にソ
ース／ドレイン領域を形成するために、サブストレート
へ層列をソース／ドレイン領域およびチャネル領域に相
応してエピタキシャル成長させ、ここに溝のエッジの少
なくとも一部を形成するか、または配置する。
【００２１】本発明のＥＥＰＲＯＭのメモリセルの面は
２Ｆ２で被覆することができる。ここでＦはそれぞれの
技術で製造可能な最小の構造単位である。実装密度を高
めるために、溝に対して横に隣接する複数のトランジス
タを直列に接続し、それぞれ２つの上側ソース／ドレイ
ン領域およびそれぞれ２るの下側ソース／ドレイン領域
が重なり合うようにする。すなわち、共通のドープ領域
を形成すると有利である。択一的に上側ソース／ドレイ
ン領域を導電構造体を介して相互に接続することもでき
る。この場合、トランジスタは直列には接続されない。
２Ｆ２で被覆することができる。ここでＦはそれぞれの
技術で製造可能な最小の構造単位である。実装密度を高
めるために、溝に対して横に隣接する複数のトランジス
タを直列に接続し、それぞれ２つの上側ソース／ドレイ
ン領域およびそれぞれ２るの下側ソース／ドレイン領域
が重なり合うようにする。すなわち、共通のドープ領域
を形成すると有利である。択一的に上側ソース／ドレイ
ン領域を導電構造体を介して相互に接続することもでき
る。この場合、トランジスタは直列には接続されない。
【００２２】実装密度を高めるために、溝のワード線路
の接点をそれぞれ対向する溝の端部に配置すると有利で
ある。
の接点をそれぞれ対向する溝の端部に配置すると有利で
ある。
【００２３】構造体は導電材料、例えば金属、シリコン
またはドープされたポリシリコンのような材料を有す
る。ポリシリコンは析出中にドープするか、または後か
らドープすることができる。
またはドープされたポリシリコンのような材料を有す
る。ポリシリコンは析出中にドープするか、または後か
らドープすることができる。
【００２４】上側ソース／ドレイン領域と下側ソース／
ドレイン領域はｎドープまたはｐドープすることができ
る。
ドレイン領域はｎドープまたはｐドープすることができ
る。
【００２５】
【実施例】以下本発明の実施例を図面に基づいて詳細に
説明する。図面は縮尺通りではない。
説明する。図面は縮尺通りではない。
【００２６】出発材料はシリコンからなるサブストレー
ト１であり、サブストレート１の表面Ｏに接して約１μ
ｍの厚さの層Ｓにｐドープされている（図１参照）。層
Ｓのドーピング濃度は約５×１０１７ｃｍ−３である。
続いてＴＥＯＳ法でＳｉＯ２が約３００ｎｍの厚さで析
出される。テープ状の第１のマスク（図示せず）を用い
て、ＳｉＯ２が例えばＣＨＦ３、Ｏ２によりエッチング
され、相互に平行に延在する約２５０ｎｍ幅の溝Ｇが形
成される。相互に隣接する溝Ｇの中央線は約２５０ｎｍ
の間隔を相互に有する（図１参照）。
ト１であり、サブストレート１の表面Ｏに接して約１μ
ｍの厚さの層Ｓにｐドープされている（図１参照）。層
Ｓのドーピング濃度は約５×１０１７ｃｍ−３である。
続いてＴＥＯＳ法でＳｉＯ２が約３００ｎｍの厚さで析
出される。テープ状の第１のマスク（図示せず）を用い
て、ＳｉＯ２が例えばＣＨＦ３、Ｏ２によりエッチング
され、相互に平行に延在する約２５０ｎｍ幅の溝Ｇが形
成される。相互に隣接する溝Ｇの中央線は約２５０ｎｍ
の間隔を相互に有する（図１参照）。
【００２７】続いてシリコンがＳｉＯ２に対して選択的
に例えばＨＢｒ、Ｈｅ、Ｏ２、ＮＦ ３により約４００ｎ
ｍの深さまでエッチングされる。これにより溝Ｇが深く
される（図１参照）。
に例えばＨＢｒ、Ｈｅ、Ｏ２、ＮＦ ３により約４００ｎ
ｍの深さまでエッチングされる。これにより溝Ｇが深く
される（図１参照）。
【００２８】熱的酸化により約８ｎｍの厚さのゲート誘
電体Ｇｄが形成される（図１参照）。
電体Ｇｄが形成される（図１参照）。
【００２９】スペーサ状の構造体Ｓｔを溝Ｇのエッジに
形成するためにドープされたポリシリコンがその場で厚
さ約５０ｎｍに析出され、第１の補助構造体Ｈ１と溝Ｇ
の底部にあるゲート誘電体Ｇｄの一部が部分的に露出す
るまでエッチバックされる。構造体Ｓｔはそれぞれ溝Ｇ
のエッジに沿って延在する（図１参照）。シリコンに対
してＳｉＯ２を例えばＣＨＦ３、Ｏ２により選択的にエ
ッチングすることにより、第１の補助構造体Ｈ１が除去
される。これにより、溝Ｇのエッジが縮小される（図２
参照）。構造体Ｓｔは約３００ｎｍだけ溝Ｇから突出す
る。
形成するためにドープされたポリシリコンがその場で厚
さ約５０ｎｍに析出され、第１の補助構造体Ｈ１と溝Ｇ
の底部にあるゲート誘電体Ｇｄの一部が部分的に露出す
るまでエッチバックされる。構造体Ｓｔはそれぞれ溝Ｇ
のエッジに沿って延在する（図１参照）。シリコンに対
してＳｉＯ２を例えばＣＨＦ３、Ｏ２により選択的にエ
ッチングすることにより、第１の補助構造体Ｈ１が除去
される。これにより、溝Ｇのエッジが縮小される（図２
参照）。構造体Ｓｔは約３００ｎｍだけ溝Ｇから突出す
る。
【００３０】熱的酸化により約１０ｎｍの厚さの第２の
補助構造体Ｈ２が形成される（図２参照）。
補助構造体Ｈ２が形成される（図２参照）。
【００３１】テープ状の第２のマスク（図示せず）を用
いて、ｎドープされたイオンの埋め込みが実行される。
テープ状の第２のマスクのテープは溝に対して垂直に延
在し、約２５０ｎｍの幅である。隣接するテープの中央
線間の間隔は約２５０ｎｍである。埋め込みにより溝Ｇ
の底部部分には下側ソース／ドレイン領域Ｓ／Ｄｕが、
溝Ｇの間には上側ソース／ドレイン領域Ｓ／Ｄｏが形成
される（図２参照）。下側ソース／ドレイン領域Ｓ／Ｄ
ｕは、表面Ｏに対して垂直に延在する軸を基準にして、
上側ソース／ドレイン領域Ｓ／Ｄｏに対して横にずらさ
れている。
いて、ｎドープされたイオンの埋め込みが実行される。
テープ状の第２のマスクのテープは溝に対して垂直に延
在し、約２５０ｎｍの幅である。隣接するテープの中央
線間の間隔は約２５０ｎｍである。埋め込みにより溝Ｇ
の底部部分には下側ソース／ドレイン領域Ｓ／Ｄｕが、
溝Ｇの間には上側ソース／ドレイン領域Ｓ／Ｄｏが形成
される（図２参照）。下側ソース／ドレイン領域Ｓ／Ｄ
ｕは、表面Ｏに対して垂直に延在する軸を基準にして、
上側ソース／ドレイン領域Ｓ／Ｄｏに対して横にずらさ
れている。
【００３２】第１の保護構造体ＳＳ１を形成するために
窒化シリコンが厚さ約３０ｎｍに析出され、第２のマス
クに対して相補的な第３のマスク（図示せず）を用いて
エッチングされる。エッチング材として例えばＣＦ４，
Ｏ２，Ｎ２が適する（図２、３参照。図２は第３のマス
クにより覆われた領域の横断面を示し、図３は図２の横
断面に対して平行な、第３のマスクにより覆われていな
い領域の横断面を示す。） 熱的酸化により、第１の保護構造体ＳＳ１により保護さ
れていない構造体Ｓｔの部分はさらに酸化され、第１の
絶縁構造体Ｉ１を形成する（図３参照）。第１の絶縁構
造体Ｉ１の間にある構造体Ｓｔの部分は第１のゲート電
極Ｇａ１として適する。容積が再酸化の際の拡大し、溝
Ｇの中では溝中央方向にだけ拡大が生じることができる
から、相互に対向する第１の絶縁構造体Ｉ１間の空間は
溝Ｇの中では溝の外よりも小さい。溝の外では、拡大が
溝中央方向と反対方向に対称的に生じることができる
（図３参照）。
窒化シリコンが厚さ約３０ｎｍに析出され、第２のマス
クに対して相補的な第３のマスク（図示せず）を用いて
エッチングされる。エッチング材として例えばＣＦ４，
Ｏ２，Ｎ２が適する（図２、３参照。図２は第３のマス
クにより覆われた領域の横断面を示し、図３は図２の横
断面に対して平行な、第３のマスクにより覆われていな
い領域の横断面を示す。） 熱的酸化により、第１の保護構造体ＳＳ１により保護さ
れていない構造体Ｓｔの部分はさらに酸化され、第１の
絶縁構造体Ｉ１を形成する（図３参照）。第１の絶縁構
造体Ｉ１の間にある構造体Ｓｔの部分は第１のゲート電
極Ｇａ１として適する。容積が再酸化の際の拡大し、溝
Ｇの中では溝中央方向にだけ拡大が生じることができる
から、相互に対向する第１の絶縁構造体Ｉ１間の空間は
溝Ｇの中では溝の外よりも小さい。溝の外では、拡大が
溝中央方向と反対方向に対称的に生じることができる
（図３参照）。
【００３３】第１の絶縁構造体Ｉ１の容積は続いて縮小
される。これは、ＳｉＯ２を等方性に約５０ｎｍだけエ
ッチバックすることにより行われる。これにより形成す
べきワード線路に対してより多くの空間が形成される。
される。これは、ＳｉＯ２を等方性に約５０ｎｍだけエ
ッチバックすることにより行われる。これにより形成す
べきワード線路に対してより多くの空間が形成される。
【００３４】続いて第１の保護構造体ＳＳ１が例えばＨ
３ＰＯ４により除去される。
３ＰＯ４により除去される。
【００３５】第２の保護構造体ＳＳ２を形成するため
に、窒化シリコンが約３０ｎｍの厚さに析出される（図
４参照）。第２の絶縁構造体Ｉ２を形成するためにＴＥ
ＯＳ法でＳｉＯ２が約２００ｎｍの厚さに析出され、溝
Ｇの中で第２の絶縁構造体Ｉ２が形成されるまでエッチ
バックされる。この第２の絶縁構造体Ｉ２の高さはサブ
図とレート１の高さにと一致する（図４参照）。サブス
トレート１の上に配置された第２の保護構造体ＳＳ２の
部分はここではエッチングストッパとして用いる。
に、窒化シリコンが約３０ｎｍの厚さに析出される（図
４参照）。第２の絶縁構造体Ｉ２を形成するためにＴＥ
ＯＳ法でＳｉＯ２が約２００ｎｍの厚さに析出され、溝
Ｇの中で第２の絶縁構造体Ｉ２が形成されるまでエッチ
バックされる。この第２の絶縁構造体Ｉ２の高さはサブ
図とレート１の高さにと一致する（図４参照）。サブス
トレート１の上に配置された第２の保護構造体ＳＳ２の
部分はここではエッチングストッパとして用いる。
【００３６】続いて第２の保護構造体ＳＳ２の露出部分
がＨ３ＰＯ４により除去される。ＳｉＯ２を例えばＨＦ
により等方性エッチングすることにより、第２の補助構
造体Ｈ２の露出部分が除去される。ＯＮＯ層を取り囲む
第３の絶縁構造体Ｉ３は、まず熱的酸化により約３ｎｍ
の厚さの酸化層を形成し、続いてニトライドを約１５ｎ
ｍの厚さに析出し、約３ｎｍの深さに熱的酸化すること
により形成される（図４参照）。
がＨ３ＰＯ４により除去される。ＳｉＯ２を例えばＨＦ
により等方性エッチングすることにより、第２の補助構
造体Ｈ２の露出部分が除去される。ＯＮＯ層を取り囲む
第３の絶縁構造体Ｉ３は、まず熱的酸化により約３ｎｍ
の厚さの酸化層を形成し、続いてニトライドを約１５ｎ
ｍの厚さに析出し、約３ｎｍの深さに熱的酸化すること
により形成される（図４参照）。
【００３７】ワード線路Ｗを形成するために、ドープさ
れたポリシリコンが約５０ｎｍの厚さでその場で析出さ
れ、エッチバックされる。第１のゲート電極Ｇａ１に配
置されたワード線路Ｗの部分は第２のゲート電極Ｇａ２
として適する。ワード線路Ｗはそれぞれ溝Ｇの中と溝Ｇ
の外を延在する。従ってワード線路はそれぞれ、第１の
ゲート電極Ｇａ１の第１のエッジＦ１と、これに対向す
る第２のエッジＦ２に当接する（図４参照）。第１のゲ
ート電極Ｇａ１にはバーティカルトランジスタのチャネ
ル領域も接する。第３の絶縁構造体Ｉ３は第１のゲート
電極Ｇａ１を第２のゲート電極Ｇａ２から分離する。第
２の絶縁構造体Ｉ２は、ワード線路Ｗが狭窄された溝Ｇ
の中に形成されるのを阻止する。この狭窄された溝には
隣接するワード線路Ｗとの短絡が生じ得る。
れたポリシリコンが約５０ｎｍの厚さでその場で析出さ
れ、エッチバックされる。第１のゲート電極Ｇａ１に配
置されたワード線路Ｗの部分は第２のゲート電極Ｇａ２
として適する。ワード線路Ｗはそれぞれ溝Ｇの中と溝Ｇ
の外を延在する。従ってワード線路はそれぞれ、第１の
ゲート電極Ｇａ１の第１のエッジＦ１と、これに対向す
る第２のエッジＦ２に当接する（図４参照）。第１のゲ
ート電極Ｇａ１にはバーティカルトランジスタのチャネ
ル領域も接する。第３の絶縁構造体Ｉ３は第１のゲート
電極Ｇａ１を第２のゲート電極Ｇａ２から分離する。第
２の絶縁構造体Ｉ２は、ワード線路Ｗが狭窄された溝Ｇ
の中に形成されるのを阻止する。この狭窄された溝には
隣接するワード線路Ｗとの短絡が生じ得る。
【００３８】ＭＯＳトランジスタの起動電圧は、所属の
第１のゲート電極Ｇｑ１での充電により調整することが
できる。再充電は、第２のゲート電極Ｇａ２とチャネル
領域Ｋａとの間の電圧降下に基づく電子のトンネルによ
り行われる。必要な電圧降下は、第１のゲート電極Ｇａ
１と第２のゲート電極Ｇａ２との間の面積、すなわち結
合容量が大きければ大きいほど小さい。この面積の大き
さは第１の補助構造体Ｈ１の厚さにより定められる。
第１のゲート電極Ｇｑ１での充電により調整することが
できる。再充電は、第２のゲート電極Ｇａ２とチャネル
領域Ｋａとの間の電圧降下に基づく電子のトンネルによ
り行われる。必要な電圧降下は、第１のゲート電極Ｇａ
１と第２のゲート電極Ｇａ２との間の面積、すなわち結
合容量が大きければ大きいほど小さい。この面積の大き
さは第１の補助構造体Ｈ１の厚さにより定められる。
【００３９】実施例には多くの変形が考えられ、これも
本発明の枠内である。例えば前記の層、領域、補助構造
体、構造体、マスクおよび溝の寸法はそれぞれの必要に
応じて適合することができる。溝のエッジは必ずしもサ
ブストレートの表面に対して垂直に延在する必要はな
く、半導体構造体の表面と任意の角度をとることができ
る。ポリシリコンは析出中でも析出後でも、ドープする
ことができる。ドープされたポリシリコンの代わりに、
例えば金属シリコンおよび／または金属を使用すること
もできる。
本発明の枠内である。例えば前記の層、領域、補助構造
体、構造体、マスクおよび溝の寸法はそれぞれの必要に
応じて適合することができる。溝のエッジは必ずしもサ
ブストレートの表面に対して垂直に延在する必要はな
く、半導体構造体の表面と任意の角度をとることができ
る。ポリシリコンは析出中でも析出後でも、ドープする
ことができる。ドープされたポリシリコンの代わりに、
例えば金属シリコンおよび／または金属を使用すること
もできる。
【図１】ドープされた層を有するサブストレートの横断
面図であり、第１の補助構造体、溝、ゲート誘電体およ
び構造体が形成されている。
面図であり、第１の補助構造体、溝、ゲート誘電体およ
び構造体が形成されている。
【図２】第２の補助構造体、下側ソース／ドレイン領
域、上側ソース／ドレイン領域、および第１の保護構造
体が形成され、構造体から第１のゲート電極と第１の絶
縁構造体（図３に示されている）が形成された後の図１
の横断面図である。
域、上側ソース／ドレイン領域、および第１の保護構造
体が形成され、構造体から第１のゲート電極と第１の絶
縁構造体（図３に示されている）が形成された後の図１
の横断面図である。
【図３】図２のプロセスステップ後のサブストレート
の、図２の横断面図に対して平行の横断面図である。
の、図２の横断面図に対して平行の横断面図である。
【図４】第１の保護構造体を除去し、第２の絶縁構造
体、第３の絶縁構造体、ワード線路および第２オンゲー
ト電極を形成した後の図２の断面図である。
体、第３の絶縁構造体、ワード線路および第２オンゲー
ト電極を形成した後の図２の断面図である。
１ サブストレート Ｓ 層 Ｓｔ 構造体 Ｇ 溝 Ｈ１，Ｈ２ 補助構造体
フロントページの続き (72)発明者 ヨーゼフ ヴィラー ドイツ連邦共和国 リーマーリング フリ ードリッヒ−フレーベル−シュトラーセ 62
Claims (10)
- 【請求項１】 バーティカルトランジスタを有するＥＥ
ＰＲＯＭであって、 該トランジスタはそれぞれ電気的に絶縁された第１のゲ
ート電極（Ｇａ１）を有し、 該ゲート電極の電荷は第２のゲート電極（Ｇａ２）とチ
ャネル領域（Ｋａ）との間の電圧降下によって変化する
ことのできる形式のＥＥＰＲＯＭにおいて、サブストレ
ート（１）に溝（Ｇ）が設けられており、 該溝はエッジを有し、 当該エッジには、サブストレート（１）に配置されたチ
ャネル領域（Ｋａ）が接し、 第１のゲート電極（Ｇａ１）は溝（Ｇ）のエッジに配置
されており、溝（Ｇ）から突出しており、 溝（Ｇ）に沿って相互に隣接するＭＯＳトランジスタの
それぞれ２つの第１のゲート電極（Ｇａ１）の間には第
１の絶縁構造体（Ｉ１）が配置されており、 第１の絶縁構造体（Ｉ１）は溝（Ｇ）のエッジに配置さ
れており、溝（Ｇ）から突出しており、これにより第１
のゲート電極（Ｇａ１）の第１のエッジ（Ｆ１）と第１
の絶縁構造体（Ｉ１）の第１のエッジとは入り組み合
い、 第１のゲート電極（Ｇａ１）の第１のエッジ（Ｆ１）は
チャネル領域（Ｋａ）の方を向いており、 第２のゲート電極（Ｇａ２）はサボストレート（１）の
外側で、絶縁された第１のゲート電極（Ｇａ１）の第１
のエッジ（Ｆ１）、および第２のエッジ（Ｆ２）の少な
くとも一部に接し、 前記第１のエッジと第２のエッジは相互に対向してお
り、 第２のゲート電極（Ｇａ２）はワード線路（Ｗ）の一部
であり、 前記ワード線路は、溝（Ｇ）に対して平行に延在し、か
つ第１の絶縁構造体（Ｉ１）の第１のエッジと、第２の
エッジの少なくとも一部に接し、 前記第１のエッジと第２のエッジとは相互に対向してい
る、ことを特徴とするＥＥＰＲＯＭ。 - 【請求項２】 他方のＭＯＳトランジスタの第１のゲー
ト電極（Ｇａ１）は、溝（Ｇ）の前記エッジに対するエ
ッジに配置されており、 第１のゲート電極（Ｇａ１）と、一方のＭＯＳトランジ
スタの第２のゲート電極（Ｇａ２）、および他方のＭＯ
Ｓトランジスタの第２のゲート電極（Ｇａ２）とは相互
に分離されており、 前記第１のゲート電極と第２のゲート電極とは溝（Ｇ）
を基準にして相互に対向している、請求項１記載のＥＥ
ＰＲＯＭ。 - 【請求項３】 一方のＭＯＳトランジスタの第１のゲー
ト電極（Ｇａ１）と他方のＭＯＳトランジスタの第１の
ゲート電極（Ｇａ１）との間には第２の絶縁構造体が配
置されており、 該第２の絶縁構造体の上側面は溝（Ｇ）の上部にあり、 第２のゲート電極（Ｇａ２）とワード線路（Ｗ）とは溝
（Ｇ）の上部に配置されている、請求項２記載のＥＥＰ
ＲＯＭ。 - 【請求項４】 一方のＭＯＳトランジスタの下側ソース
／ドレイン領域（Ｓ／Ｄｕ）と他方のＭＯＳトランジス
タの側ソース／ドレイン領域（Ｓ／Ｄｕ）とは重なって
おり、溝（Ｇ）の底部に配置されており、 相互に隣接し、相互に隣接する溝（Ｇ）に配置されたＭ
ＯＳトランジスタの上側ソース／ドレイン領域（Ｓ／Ｄ
ｏ）は重なっている、請求項１から３までのいずれか１
項記載のＥＥＰＲＯＭ。 - 【請求項５】 バーティカルＭＯＳトランジスタを有す
るＥＥＰＲＯＭの製造方法であって、 該バーティカルＭＯＳトランジスタはそれぞれ１つの電
気絶縁されたゲート電極（Ｇａ１）を有し、 該ゲート電極の電荷は、第２のゲート電極（Ｇａ２）と
チャネル領域（Ｋａ）との間の電圧降下により調整可能
である形式のＥＥＰＲＯＭの製造方法において、 サブストレート（１）に溝（Ｇ）を形成し、 サブストレート（１）にチャネル領域（Ｋａ）を形成
し、これにより溝（Ｇ）のエッジに接するようにし、 第１のゲート電極（Ｇａ１）を、溝（Ｇ）のエッジに配
置され、溝（Ｇ）から突出するように形成し、 溝（Ｇ）に沿って相互に隣接するＭＯＳトランジスタの
それぞれ２つの第１のゲート電極（Ｇａ１）の間に、第
１の絶縁構造体（Ｉ１）を形成し、これにより第１の絶
縁構造体は溝（Ｇ）のエッジに配置され、溝（Ｇ）から
突出し、 第１のゲート電極（Ｇａ１）の第１のエッジと、第１の
絶縁構造体（Ｉ１）の第１のエッジとが入り込み合うよ
うにし、 第２のゲート電極（Ｇａ２）をサブストレート（１）の
外側で、絶縁された第１のゲート電極（Ｇａ１）の第１
のエッジと、第２のエッジの少なくとも一部に接するよ
うに形成し、 前記第１のエッジと第２のエッジとは対向しており、 第２のゲート電極（Ｇａ２）をワード線路（Ｗ）の一部
として形成し、 該ワード線路は溝（Ｇ）に対して平行に延在し、第１の
絶縁構造体（Ｉ１）の第１のエッジと、第２のエッジの
少なくとも一部に接し、 前記第１のエッジと第２のエッジとは対向している、こ
とを特徴とするＥＥＰＲＯＭの製造方法。 - 【請求項６】 サブストレート（１）の表面（Ｏ）に第
１の補助構造体（Ｈ１）を形成し、 当該形成は、材料を析出し、サブストレート（１）まで
達する溝（Ｇ）が形成されるようにサブストレートと共
にエッチングすることにより行い、 ゲート誘電体（Ｇｄ）を形成した後、第１のゲート電極
（Ｇａ１）を形成するために、材料を析出し、第１の補
助構造体（Ｈ１）が部分的に露出されるまでエッチバッ
クし、 第１の補助構造体（Ｈ１）を除去する、請求項５記載の
製造方法。 - 【請求項７】 他方のＭＯＳトランジスタの第１のゲー
ト電極（Ｇａ１）を、溝（Ｇ）のエッジに対する溝
（Ｇ）のエッジに形成し、 これにより一方のＭＯＳトランジスタと他方のＭＯＳト
ランジスタとは溝（Ｇ）を基準にして相互に対向し、 第１のゲート電極（Ｇａ１）と、一方のＭＯＳトランジ
スタの第２のゲート電極（Ｇａ２）および他方のＭＯＳ
トランジスタの第２のゲート電極（Ｇｓ２）とを、それ
らが相互に分離されるように形成する、請求項５または
６記載の製造方法。 - 【請求項８】 第１のゲート電極（Ｇａ１）を形成する
ために、溝（Ｇ）のエッジに沿ってそれぞれ１つのスペ
ーサ状構造体（Ｓｔ）を形成し、 保護構造体（ＳＳ１）を形成し、当該形成は材料を析出
し、テープ状マスクを用いて、構造体（Ｓｔ）が部分的
に露出するまでエッチングすることにより行い、 前記マスクのテープは溝（Ｇ）に対して横に延在してお
り、 構造体（Ｓｔ）から第１のゲート電極（Ｇａ１）を形成
し、溝（Ｇ）に沿って相互に隣接する第１のゲート電極
（Ｇａ１）間に第１の絶縁構造体（Ｉ１）を形成し、 当該形成は、構造体（Ｓｔ）の露出部分が熱的酸化によ
り絶縁材料に変換されるように行う、請求項７記載の製
造方法。 - 【請求項９】 一方のＭＯＳトランジスタの第１のゲー
ト電極（Ｇａ１）と他方のＭＯＳトランジスタの第１の
ゲート電極（Ｇａ１）との間に第２の絶縁構造体（Ｉ
２）を形成し、当該第２の絶縁構造体の上側面は溝
（Ｇ）の上部にあり、 第２のゲート電極（Ｇａ２）とワード線路（Ｗ）を、こ
れらが溝（Ｇ）の上部に配置されるように形成する、請
求項７または８記載の製造方法。 - 【請求項１０】 一方のＭＯＳトランジスタと他方のＭ
ＯＳトランジスタの下側ソース／ドレイン領域（Ｓ／Ｄ
ｕ）を形成し、 これらは重なり、溝（Ｇ）の底部に配置され、 相互に隣接し、相互に隣接する溝（Ｇ）に配置されたＭ
ＯＳトランジスタの上側ソース／ドレイン領域（Ｓ／Ｄ
ｏ）を、これらが重なるように形成する、請求項７から
９までのいずれか１項記載の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19757336 | 1997-12-22 | ||
| DE19757336.3 | 1997-12-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11251465A true JPH11251465A (ja) | 1999-09-17 |
| JP3868134B2 JP3868134B2 (ja) | 2007-01-17 |
Family
ID=7853064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36574998A Expired - Fee Related JP3868134B2 (ja) | 1997-12-22 | 1998-12-22 | Ｅｅｐｒｏｍおよびｅｅｐｒｏｍの製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0924767B1 (ja) |
| JP (1) | JP3868134B2 (ja) |
| KR (1) | KR100429592B1 (ja) |
| CN (1) | CN1132250C (ja) |
| TW (1) | TW437076B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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