TW437076B - EEPROM-arrangement and its production method - Google Patents

EEPROM-arrangement and its production method Download PDF

Info

Publication number
TW437076B
TW437076B TW087118998A TW87118998A TW437076B TW 437076 B TW437076 B TW 437076B TW 087118998 A TW087118998 A TW 087118998A TW 87118998 A TW87118998 A TW 87118998A TW 437076 B TW437076 B TW 437076B
Authority
TW
Taiwan
Prior art keywords
trench
gate electrode
edge
mos transistor
gal
Prior art date
Application number
TW087118998A
Other languages
English (en)
Inventor
Franz Hofmann
Wolfgang Krautschneider
Josef Willer
Original Assignee
Siemens Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens Ag filed Critical Siemens Ag
Application granted granted Critical
Publication of TW437076B publication Critical patent/TW437076B/zh

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B69/00Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B41/00Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional [3D] arrangements, e.g. with cells on different height levels
    • H10B41/23Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional [3D] arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional [3D] arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Description

Λ7
Q B7 五、發明説明(f ) 本發明#關於一種具有垂直式MOS電晶體之EEPROH -配 置,垂直式M0S電晶體含有一個電性絕緣之第一閘極電 極,其電荷量可由於第二閘極電極和通道區之間的電壓 降而改變,本發明亦涉及此種EEPRO Η配置之製造方法。 EEPR0M配置是一種可Κ電性方式寫入和去除之唯謓記 憶體單胞配置,其含有複數個電晶體,各電晶體分別具 有一個電性絕掾之第一閘極電極,第一閘極電極配置在 第二閘極電極.和通道區之間.。電晶體之導通電壓可分別 藉由第一閘極電極上不同之電荷量來改變。第一閘極電 極之充電是藉由電子來達成,這些電子在第二閘極電極 和通道區之間存在高的電壓降時會穿越薄氧化物。 在VLSI技術中,提高電路配置之封裝密度是必要的, Μ便降低製造成本Μ及提高電路之速率。 提高封裝密度的一種可能性是:莅半導體結構之邊緣 上形成H0S電晶體(例如請參閲:L.Risch, y.H.ltrautsc-h n e i d e r , F.Hofmann H.Schafer, Vertical M 0 S Tran-s i s t o r w i t h 7 0 n m C h a η n e 1 1 e n g t h , E S S D E R C 1 9 9 5 ,第 101至104頁。)由於在此種電晶體中之電流基本上是垂 直於基體之表面而流動,此種電晶體因此稱為垂直式電 晶體。 在德國專利申請案號19524478號中描述一種EEPR0M -配 置,其中各電晶體是配置在溝渠之邊緣上。二個互相面 對之部份-電晶體分占一個在溝渠底部上延伸之共同位元 媒Μ及一個垂直於溝渠而延伸之字線。為t在電性絕緣 -3- 本紙張尺度適用中國國家標準{ CNS ) A4規格(210X297公釐) ---J ---1.裝------訂------1 *-- - , - (請先閲讀¾面之注意事項再填寫本頁) 經濟部中央標準局貝工消費合作社印製 ^3 70 7 6 Λ7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明 ( ) 1 1 1 之 第 一 閘 極 電 極 和 第 二 閘 極 電 極 之 間 提 高 耦 合 電 容 量 1 I 則 第 一 閘 極 電 極 在 平 行 於 通 埴 方 向 中 有 較 大 之 延 伸 » 使 1 其 等 於 溝 渠 之 深 度 〇 須 對 材 料 進 行 蝕 刻 Μ 便 產 生 字 線 〇 請 1 1 於 是 在 溝 渠 內 部 產 生 孔 狀 之 B 口 此 種 凹 Ρ 具 有 很 大 之 閲 请 '1 背 „ | 縱 横 比 (a S P e c t r a t 1 0 ) 〇 蝕 刻 過 程 會 由 於 此 種 較 大 之 縱 之 横 比 而 複 雜 化 〇 注 意 ,丨 事 1 在 US51 80680中描述- -種 EEPR0M- 配 置 * 其 中 在 基 體 中 項 再 填- 配 置 互 相 平 行 而 延 伸 之 溝 渠 » 在 溝 渠 之 邊 緣 上 配 置 互 相 寫 本 威 面 對 之 垂 直 式 電 晶 體 〇 電 晶 體 之 電 性 絕 緣 之 第 — 閘 極 電 頁 1 1 極 是 配 置 在 溝 渠 中 〇 有 二 條 字 線 在 溝 渠 中 延 伸 這 二 條 1 | 字 線 有 一 部 份 是 作 為 第 二 閘 極 電 極 〇 電 晶 體 之 上 側 之 源 1 1 極 / 汲 極 1¾ 是 配 置 在 溝 渠 之 間 且 是 與 條 m 之 導 電 性 结 構 1 訂 (其垂直於溝渠而延伸) 相 連 接 〇 1 I 本 發 明 之 百 的 是 提 供 一 種 具 有 垂 直 式 M0S電晶體之EEP 1 1 ROM- 配 置 1 垂 直 式 電 晶 體 含 有 一 個 電 性 絕 緣 之 第 一 閘 極 1 | 電 極 t 第 一 閘 極 電 極 之 電 荷 量 可 藉 由 第 二 閘 極 電 極 和 通 1 .娘 道 區 之 間 的 電 ms 壓 降 來 改 m 〇 和 先 1 -Γ- 刖 技 藝 比 較 時 » 此 種 1 EEPR0M -配置可K較高之製程可靠度及較高之封裝密度 1 I 來 製 成 且 同 時 只 需 一 個 特 別 小 之 電 壓 降 >λ 便 充 電 0 此 外 1 1 1 » 本 發 明 亦 提 供 此 種 EEPR0H -配置之製造方法c _ -1 上 述 目 的 是 藉 由 申 請 專 利 範 圍 第 1 項 之 EEPR0M -配置 及 串 請 專 利 範 圍 第 5 項 之 製 造 方 法 來 達 成 〇 本 發 明 之 1 1 其 它 肜 式 敘 述 在 請 專 利 範 t-wl 圍 其 餘 各 項 中 〇 1 1 在 本 發 明 之 EEPR0M -配置中, -4 - 垂直式M0S 電 晶 體 分 別 設 1 1 1 1 1 本紙張尺度適用中國國家標率(CNS ) A4規格(210X29?公釐) 43 70 7 g A7 B7 五、發明説明(+ ) '(請先閱讀背面之注意事項再填寫本頁) 置一個電性絕緣之第一閘極電極,第一閘極電極配置在 第二閘極電極和通道區之間。 經濟部中央標準局員工消費合作社印製 通道區是基體之一部份.基體具有一個溝渠,第一閘 極電極配置在溝渠中。設有閘極介電質之通道區是配置 在第一閘極電極之第一逢緣之一部份上。M0S電晶體之 導通電壓可藉由第一閘極電極上之不同電荷最來改變。 第一閘極電極之充電是藉由電子來進行,這些電子在第 二閘極電極和通道區之間有電壓降時可穿越至第一閘搔 電極中或由第一閘極電極穿越出來。若在第一閛極電極 和第二閘極電極之間設置較大之面積(因此,耦合電容量 亦較大),則上述之穿越規象可在較低之電壓降時發生。 在EEPR0M-配置中,第一閛極電極因此由溝渠中突出,使第 一閘極電極之第一邊緣位於溝渠外部。因此可提高第一 閘極電極和第二閘槿電極之間的面積而不會使封裝密度 有所損耗。第二閘極電極在基體外部是與電性絕緣之第 一閘極電極之第一邊緣相鄰接且亦與電性絕緣之第一閘 極電極之第二邊掾(其與第一邊緣相面對)之至少一部份 相郯接。第二閘掻電極是字線之一部份,字腺平行於溝 渠而延伸。因此,在沿著溝渠而相郯之第一閛極電極之 間的區域中此字線之垂直於溝渠走向之横切面不小於第 一閘極電極區域中此字線之相類似的橫切面,若在各M0S 電晶體(其沿著溝渠而互相鄰接)之每二個第一閘極電極 之間配置第一隔離結構(其配置在溝渠之邊緣上且由溝渠 突出),則第一閘楹電極之第一邊緣和第一隔離結構之第 -5 - 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) 7〇 7 6 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明 ( 4 ) 1 1 I 一 遴 緣 會 互 相 合 併 〇 字 線 鄰 接 於 第 一 隔 離 結 構 之 第 一 逢 1 I Λ ft, 緣 且 郞 接 於 第 一 隔 離 结 構 之 第 二 邊 緣 (其與第- -逢緣相 1 ~ 1 面 對 )之至少- -部份 -r: 3若沒有第- -隔離结構, 則字線之 ^^ 請 先 ! 1 電 m 會 由 於 逐 段變小之 横 切 面 而 變 大 〇 閱 .1 和 德 國 專 利 文 件 19524478相 比 較 時 字 線 能 >λ 白 動 校 η -之 1 1 準 (即, 不需使用可校準之遮罩) 之 方 式 而 產 生 〇 若 字 線 注 意’ 1 1 事 1 之 垂 直 方 向 中 之 大 小 (即, 在溝渠邊緣之平面中且在垂 項 填 1 )i 直 於 線 走 向 中 之 大 小 )可和德國專利文件19524478中 寫 本 i- 字 婊 之 相 對 職 之 大 小 相 比 較 * 則 產 生 字 線 所 用 之 蝕 刻 趙 頁 1 1 程 較 德 國 專 利 文 件 19524478中 產 生 灶 種 垂 直 於 溝 渠 而 延 1 I 伸 之 字 線 所 用 之 蝕 刻 過 程 堪 簡 單 〇 在 平 行 於 溝 渠 而 延 伸 1 1 之 各 字 媒 之 間 產 生 長 的 間 隙 9 其 允 許 較 多 之 空 間 以 便 在 1 訂 鈾 刻 過 程 中 作 為 氣 體 替 換 之 用 此 種 空 間 較 德 國 專 利 文 1 I 件 19524478中 垂 直 於 溝 渠 而 延 伸 之 各 字 線 之 間 產 生 於 溝 1 1 渠 之 孔 狀 凹 P 堪 大 〇 I 1 例 如 可 產 生 第 —- 閘 極 電 極 * 其 中 藉 由 材 枓 之 沈 稹 和 蝕 1 Xt 刻 而 在 鄰 接 於 溝 渠 之 邊 缘 上 產 生 種 结 構 〇 為 了 使 封 裝 1 密 度 提 高 » 則 當 此 種 结 構 是 一 種 鄰 接 於 溝 渠 邊 緣 上 之 間 1 I 隔 層 (S pa c e r ) 時 是 有 利 的 〇 但 此 種 结 構 亦 可 藉 由 遮 罩 式 1 1 蝕 刻 而 產 生 〇 ”此種结構填入溝渠中” 亦 是 本 發 明 之 範 圍 〇 溝 渠 逄 緣 之 高 度 在 此 種 結 構 產 生 之 後 會 變 小 ί 這 樣 即 I 可 使 結 構 由 溝 渠 突 出 且 一 部 份 不 與 基 ΜΑ 體 栢 鄰 接 〇 1 i 可 使 溝 渠 之 邊 緣 變 小 > 其 中 須 K 選 擇 性 地 對 此 種 結 構 1 1 之 方 式 來 對 溝 渠 外 部 之 基 體 進 行 蝕 刻 〇 由 此 種 結 構 產 生 1 1 6 ** 1 1 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(210X29"/公釐) Λ7 _ Β7 五、發明説明(,) 更多之第一閘極電極。 為了防止:在溝渠之逄緣變小時溝渠底部上之基體受 到蝕刻,因此該邊緣並非變小而是只是被偏移而已;則 當溝渠邊緣之上面部份是由一種輔肋結構(其可選擇性 地對基體進行蝕刻)來肜成時對此程序之簡化是有利的 。此種輔肋結構是在溝渠(其鄰接於基體)之邊緣之下面 部份產生之前或之後產生的。為了使溝渠之邊緣變小, 刖此輔肋结構須在結構產生之後去除。輔肋結構於是可 選擇性地對基體進行蝕刻。 為了提高封裝密度,則在溝渠之相對之邊緣上配置二 個互相面對之電晶體是有利的。 互相面對之電晶體之第一閛極電極和第二閛極電極可 本紙張尺度適用中國國家標隼(CNS ) A4規格(210Χ29"7公釐) .^—. [, . , 1 n f ί ^ ί n PH I (請先閱讀背面之注意事項再填寫本頁) 第電高 ,二 著層且雛 和極提 式第 沿護除隔 一閘度 彤和 中保去一 第二密 之緣 其从須第 之第裝 成邊 ,是層成 體和封 構一 構.構護換 晶一使 所第 结结保轉 電第便 曆之 離種的而 之,Κ 隔極 .隔此間用 對此成 間電 一 ,之作 面因形 之極 第構體化 相。式。般閘 生结晶氧 互接形線一 一 產種電熱 :連之字個第 :一之由 括相Γ)條二於 括生郯藉 包互ce二由接 包產相份 亦不pa有有鄰 亦別而部 圍並(S設具別. 圍分渠的 範極層都可分 範緣溝露 之電隔渠線層 之邊著裸 。 明極間溝字隔 明之沿.之 接發 $M1 些間。發渠,構 連本 f 可每這些緣本溝蓋結 相 二極。 這邊 各覆此 經濟部中央標準局男工消費合作社印製 經濟部中央標準局貝工消費合作社印製 43 70 7 6 Λ7 B7 五、發明説明(办) 链構。 此結構之一部份(其被氧化Μ便產生第一隔離结構)的 體積會增大。在溝渠外部兩側進行氧化作用,此種體稹 因此Μ對稱之方式在溝渠中央之方向中Μ及在相反方向 中增大。在溝渠内部中只由一側進行氧化作用,體積因 此只能在溝渠中央之方向中增大。溝渠之一部份因此會 由於第一隔雜結構而變成特別狹窄。為了防止溝渠之相 鄰字線之間發生短路現象,則在互相面對之第一閘極電 極和第一隔離结構之間的溝渠内部中設置一般之第二隔 離结構是有利的,其中第二隔離結構之上部平面之高度 較基體表面之高度堪高或最好是大約相等。字線因此不 是配置在狹窄之溝渠内部。"Μ此種方式可提高製程之 可靠性”亦是有利的,這是由於為了產生字線之不同部 份則蝕刻深度必須是栢同的。Μ 0 S電晶體之控制是藉由 第二閘極電極來進行,第二閘極電極之電位Μ電容性方 式傳送至第一閘極電極。 M0S電晶體之上半部源極/汲極Μ及下半部源極/汲極 區例如可藉由遮罩式植入或藉由摻雜物質源之摻雜物質 往外擴散至基體(其由半導體材料所構成)中而產生,溝 渠之邊緣之至少一部份是配置在基體中。為了產生下半 部源極/汲極區,可Μ傾斜方式進行植入過程。為了使 製程簡化Μ及為了防止不期望之電容,則基本上在側向 上對上半部源極/汲極區偏移之方式來配置下半部源極/ 汲極區是有利的。在此情況中,下半部源極/汲極區亦 -S ^ 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐) (讀先聞讀背面之注意事項再填寫本頁) :裝' 訂 437〇76 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明 ( 7 ) 1 1 可 藉 由 垂 直 式 植 入 方 式 而 産 生 〇 一方 式是, 以裔晶 方 1 .1 式 在 基 aja 體 上 對 應 於 源 極 /汲槿區和通道區而生長一種層 1 :1 序 列 以 便 産 生 源 極 /汲極區, 其中會産生或須配置溝渠 請 1 1 閲 之 邊 緣 之 至 少 部 份 〇 讀 1 本 發 明 之 EE PR0H -配置之記億體單胞之ffi積可以是2 F 2 η 面- 之 1 注 I * 其 中 F 是 以 田 時 技 術 所 能 製 造 之 最小 之結構 大小。 為 意 事 了 使 封 裝 密 度 提 高 3 則 多 痼 垂 直 於 溝渠 而相鄰 之電晶 m 項 1 填 互 相 串 聯 且 每 二 個 上 半 部 源 極 /汲極區或每二個下半部 窝 '、装 頁 1 源 極 /汲極區互相#合( 即 ,形成- -個共同之摻雜區)是 有 1 利 的 〇 另 一 方 式 是 > 上 半 部 源 極 /汲極區可經由導電性 1 I 結 構 而 互 相 建 接 〇 在 此 種 情 況 下 9 電晶 體不是 以串聯 方 1 I 式 連 接 〇 1 訂 為 了 使 封 裝 密 度 提 高 J 則 使 溝 渠 之字 線接觸 區分別 配 1 I 置 在 溝 渠 之 相 對 之 末 端 是 有 利 的 1 此 種 結 構 包 括 m 電 性 材 料 > 例 如 ) 金 屬,矽 化物或 摻 1 1 雜 之 多 晶 矽 〇 多 晶 矽 可 在 沈 積 期 間 被摻 雜或事 後被摻 雜。 1 't 上 半 部 源 極 /汲極區和下半部源極/汲 極區可 以是η- 攆 r 雜 或 P - 摻 雜 〇 1 1 本 發 明 之 顯 示 在 圖 式 中 之 實 施 例 以下 將詳細 描述。 圖 1 I 式 簡 早 説 明 如 下 1 1 第 1 圖 在 第 一 輔 肋 結 構 > 溝 渠 , 閘極 介電質 和結構 産 1 ! 生 之 後 具 有 —1 層 摻 雜 層 之 基 體 的 橫 切面 _ 〇 1 I 第 2 a 圖 在 第 二 輔 肋 結 構 下 半 部 源極 /汲極區,上半 1 i 部 源 極 /汲極區以及第- -保護結構産生之後第1 -9 - 圖之橫 1 1 1 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 437〇76 Λ7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明 ( 1 1 I 切 面 圖 t 由 此種 結構 產 生第一 閘 極 電 極 和 第一 隔 離結 構 1 1 1 (顯示在第2b圖中)。 - \ 1 第 2b 圖 在 第2a 圖所 示 之步驟 之 後 基 體 之 横切 面 (其係 請 Λ. 1 | 平 行 於 第 2a 圖之 横切 面 )° 間— 1 背.. i 第 3 m 在 去除 第一 保 護结構 1 產 生 第 二 保護 结 構, 第 τδ 之 1 注 | 二 隔 離 結 構 ,第 三隔 離 结構, 字 線 和 第 二 閘極 電 極之 後 意- 事 1 第 2a [Ml m 之 切 面圖 Ο 項 1 )1 這 ISI 圖 式 未 按比 例繪 出 〇 寫 本 ί 原 始 材 科 是 一種 由矽 所 構成之 基 體 1 , 其 在 鄰接 於 甘 Αβ 基體 1 頁 1 1 之 表 面 0上之1 u m厚之層S中是p -接雜的( 請參 閱 第1圖) 1 I 0 層 S之摻雜物質濃度大約是5 X 10 17 cm 胃3 。然 後 W TE0S I 1 方 法 沈 積 層厚 度大 約 是 300 η m之S ί 0 2 c 藉助於條形之第 1 訂 一 遮 罩 (未顯示) M CHF3 〇2來對 Si °2 進 行 蝕 刻, 因 此產 生 1 I 互 相 平 行 延 伸之 大約 是 250nm寬之溝渠G 〇 相鄰 溝 渠<3 1 1 之 中 央 線 之 間的 間距 大 約是2 5 0 η m( 請 參 m 第1 圈 )° 1 I 然 後 例 如 K HB r » H e ,0 2, N Fi3選擇性地對S i 〇2而對矽進 1 像 行 蝕 刻 直 至 深度 大約 是 4 0 0 n m為止t 這樣可使溝渠G加 深 1 (請參閱第1 圖) ο 1 I 藉 由 熱 氧 化作 用而 產 生一種 大 約 8 η m厚之蘭搔介電 質 1 1 ] Gd (第1 圖) 〇 為 了 在 溝 渠G之邊緣上產生間隔層形式之结構S t ,則 須 沈 積 厚 度 大 約是 5 0 n m 之 原處摻 雜 之 多 晶 矽 且對 此 多晶 矽 J [ 進 行 回 (b a c k) Ms. 刻直 至 第一輔 肋 结 構 Η 1和 閛極 介 電質 Gd 1 1 之 存 在 於 溝 渠G 底部 上 之此一 部 份 的 一 部 份裸 露 為止 〇 1 I -10 I 1 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ” 437〇7fi U A7 B7 五、發明説明(?) 結構St沿著溝渠G之邊緣而延伸(第1圖)〇MCHF3,〇2. 選擇性地對矽而對Si 〇2進行蝕刻以便去除第一輔助結構 H1。這樣可使溝渠G之逄緣變小(請參関第2a圖)。结構 St現在由溝渠G突出大約300nm。 藉由熱氧化作用而產生大約lOnm厚之第二輔肋结構H2 (第2a圖)。 藉肋於條形之第二遮罩(未顏示)而Κη -摻雜之離子來 進行植人作用。條形第二遮罩之條形是垂直於溝渠G而 延伸且大約是250ηπι寬。相郯條形之中央線之間的間距 大約是250nm。藉由植人作用而在溝渠G之底部之一部 份上產生下半部源極/汲極S / Du且在溝渠G之間產生上 半部源極/汲極區S/Du (第2a黼)。下半部之源極/汲極區 S/Du相對於一垂直於表面0而延伸之軸而言在側向上是 對上半部源極/汲極區形成偏移(offset)。 經濟部中央標準局員工消費合作社印製 (锖先閱讀背面之注意事項再填寫本頁) 為了產生第一保護结構SS1,須沈積一層厚度大約是 30nm之氮化矽且藉助於一個與第二遮罩互補之第三遮罩 (未顯示)來對氮化矽進行蝕刻。例如C F 4, 02 , H2適合作 為蝕刻劑(請參閱第2a圖,其顯示此種由第三遮罩所覆 蓋之區域之横切面,亦請參間第2b圖,其顯示此種不為 第三遮罩所覆蓋之區域之橫切面,此横切面平行於第2a 圖之横切面)。 藉由熱氧化作用而對結構S t之未被第一保護結構SS1所 保護之部份進行氧化作用且形成第一隔離结構11(第2b 圖)。在第一隔離结構II之間所存在之一部份結構St適 —1 1 — 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) 經濟部中央標準局員工消費合作社印装 ' 43707s Λ7 B7 五、發明説明(β ) 合作為第一閘極電極Gal之用。由於體積在氧化過程時 會增大且在溝渠G内部中此種增大作用只能在溝渠中央 之方向中進行,則介於互相面對之第一隔離结構II之間 的空間在溝渠G内部中之部份是較溝渠外部者堪小,其 中上述之增大作用可對稱地在溝渠中央之方向中K及在 相反方向中進行(第2b圖)。 第一隔雛結構II之體積然後須減小,其中以等向性( isotropically)方式對Si02進行回(back)蝕刻大約50nm 。這樣可提供較大之空間K供一些即將產生之字線tf使 用。 然後例如以h3po4去除第一保護结構SS1。 為了產生第二保護结構SS2,須沈積一層厚度大約是 30nm之氮化矽(第3圖)。為了產生第二隔離結構12,須 KTE0S方法沈積一層厚度大約是200nm之Si〇2且對Si〇2 進行回蝕刻直至溝渠G內部產生第二隔離结構12為止, 12之高度是與基體1之高度相一致(第3圖)。第二保 護結構SS2之配置於基體1上方之部份於是可作為蝕刻 停止物之用。 然後例如MH3P〇4來去除第二保護结構SS2之裸箨的部 份。例如以H F來對S ί 進行等向性之蝕刻而去除第二輔 肋结構Η2之裸露的部份。須產生第三隔離结構13(其含 有一種0Η0 -層),其中首先藉由熱氧化作用而產生一層 厚度大約是3nm之氧化層,然後沈積一層厚度大約是15nm 之氮化物且對此氮化物進行熱氧化作用直至大約3nra深 -12- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) --------d裝------訂------束 - - 一 一 (讀先聞讀背面之注意事項再填寫本頁) B7 經濟部中央標準局貝工消費合作社印製 五、發明説明 ( r ) 1 1 (第5 圖) 〇 1 1 為 了 產 生 字 線 ,則 須 沈積一 曆厚 度大 約 是50 η Ε 之 原 處 1 (i η s i t U >摻雜之多晶矽且對此多晶矽進行回蝕刻 )字 --V 請 A 1 線 V之配置在第- -閘極電極Gal 之此 —部 份 適合 用 作 第 二 閲 讀 1 閘 極 電 極 Ga 2 。字線W分 別在溝 渠G 內部 及 溝渠 G 外 部 延 背 面 I 之 1 伸 〇 這 些 字 線 因 此分 別 和第一 閘極 電極 G a 1 (垂 直 式 電 晶 注 意 古 1 體 之 通 道 區 亦 與 Gal相鄰接)之 第一 邊緣 F1 相鄰 接 , 且 亦 事 項 再 1 [ 和 第 二 邊 緣 F2 (其與第- -逄緣F1相面對) 相 鄰接 (參関第3 填 寫 -j 裝 I 圖 ) >第三隔離结構13將第一閘極電極G a 1 與第 二 閘 極 電 頁 V_> 1 I 極 Ga 2相隔離 >第二隔離結構12可防止在狹窄之溝渠G 內 1 1 部 中 形 成 字 線 W , 其中 在 溝渠G 中可 在相 鄰 之字 線 W 之 間 1 1 產 生 短 路 現 象 〇 1 訂 M0S電晶體之導通電壓可藉由所覇第- -閛極電極G a 1 上 1 之 電 荷 量 來 改 變 。由 於 在第二 閘極 電極 Ga 2和通道區K a 1 1 之 間 存 在 一 種 電 壓降 而 使電子 發生 穿越 琨 象而 造 成 充 電 1 I 現 象 〇 面 積 越 大 (因此介於第- -閘極電極G a 1和 第 二 閘 極 1 1 .良 ’丨 電 極 Ga 2之間的耦合電容量亦越大) ,則 所 需之 電 壓 降 越 小 〇 此 種 面 積 之 大小 是 由第一 輔助 结構 H1 之厚 度 所 決 定。 1 I 此 種 實 施 例 可 Μ有 許 多變型 ,其 亦在 本 發明 之 範 圍 中 1 1 〇 特 別 是 上 述 之 各曆 9 區域, 輔肋 结構 > 結構 > 遮 罩 和 j -1 溝 渠 等 之 大 小 可 依據 個 別之需 求而 調整 〇 同樣 情 況 亦 適 J 用 於 上 述 各 種 所 建議 之 摻雜物 質濃 度。 溝 渠之 逄 緣 不 必 1 垂 直 於 基 體 之 表 面而 延 伸,而 是可 以和 半 導體 结 構 之 表 1 I 面 形 成 任 意 之 角 度0 可 在沈積 期間 或沈 積 之後 對 多 晶 矽 1 1 -1 3 i 1 1 1 .本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) / - .·« / - .·« 經濟部中央標準局員工消費合作社印製 Λ7 __B7 五、發明説明(> ) 進行摻雜。若不使用摻雜之多晶矽,則例如亦可使用金 腸矽化物及/或金鼷。 -14- ^^裝 訂 上 „ ' i 』 {請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS > A4規格(210 X 297公釐) Λ7 B7
五、發明説明() 參考符號說明 1 .. 基 體 S .. 層 G .. * * ^ • * 溝 渠 St, 結 構 11 , 12 , 13 ' * 隔 離 結構 W… 字 線 Gal t G a 2 . 閘 極 電 極 F1 , F2 . * * 邊 緣 Ka . 通 道 區 HI . H2 . 輔 助 結 構 (請先閱讀背面之注意事項再填寫本頁) :原實質内容 S/D_______源極/汲—極區 G d......閘極介電質 0 ......表面 SSI , SS2 .保護結構 軸 線. 經濟部中央標準局貝工消費合作社印^ -15 本紙張尺度適用t國國家標準(CNS ) A4規格(2 f 0 X 297公釐)

Claims (1)

  1. 43 70 7 6 AS B8 C8 D8 争/ Λ 修正/更正/補充 經濟部智慧时4局员工消費合作社印製 六、申請專利範圍 第87118998號「EEPROM-配置及其製造方法」專利案 (90年2月修正) 六申請專利範圍: 1. 一種EEPROM-配置,其具有垂直式MOS電晶體,這些 垂直式MOS電晶體分別具有一個電性絕緣之第一閘極 電極(Gal),Gal之電荷量可藉由第二閘極電極(Ga2)和通 道區(Ka)之間的電壓降來改變,其特徵爲: -在基體(1)中設置一個溝渠(G),其具有一個邊緣, 配置在基體(1)中之通道區(Ka)是與此邊緣相鄰接, -第一閘極電極(Gal)配置在溝渠(G)之邊緣上且由溝 渠(G)突出, -在MOS電晶體(其沿著溝渠(G)而相鄰)之每二個第 —閘極電極(Gai)之間配置一個第一隔離結構(II), -第一隔離結構(II)配置於溝渠(G)之邊緣上且由溝 渠(G)突出,使第一閘極電極(Gal)之第一邊緣(F1)和第 一隔離結構(II)之第一邊緣相合併, -第一閘極電極(Gal)之第一邊緣(F1)面向通道區 (Ka), -第二閘極電極(Ga2)在基體(1)外部是與電性絕緣之 第一閘極電極(Gal)之第一邊緣(F1)相鄰接且亦與電性 絕緣之第一閘極電極‘(Gal)之第二邊緣(F2)(其與第一邊 緣(F1)相面對)之至少一部份相鄰接, -第二閘極電極(Ga2)是字線(W)之一部份,字線(W) 平行於溝渠(G)而延伸,且字線(W)是與第一隔離結構 本纸張尺度適用中國國家標準(CNS ) A4规格(21(1X297公荽) ---------¢---i---ir------線’ (#先間讀脅面之注意事項典填寫本貰) 43 7〇7s C8 D8 夂、申請專利範圍 (II)之第一邊緣相鄰接且亦與第一隔離結構(Π)之第二 邊緣(其與第一邊緣(F1)相面對)之至少一部份相鄰接。 (請先閑讀背面之注意事項再填寫本頁) 2. 如申請專利範圍第1項之EEPROM-配置,其中 -另一M〇S電晶體之第一閘極電極(G1)是配置在溝 ‘渠(G)之面對溝渠(G)之上述邊緣的另一個邊緣上, -MOS電晶體和另一 MOS電晶體(此二個電晶體沿著 溝渠G而互相面對)之第一閘極電極(Gal)和第二閘極 電極(Ga2)是互相隔開的。 3. 如申請專利範圍第2項之EEPROM-配置,其中 -在MOS電晶體和另一MOS電晶體之第一閘極電極 (Gal)之間配置第二隔離結構(12),其上部之平面位於溝 渠(G)上方, -第二閘極電極(Ga2)和字線(W)配置於溝渠(G)上 方。 4. 如申請專利範圍第1至第3項中任一項之EEPROM-配 置,其中 -MOS電晶體和另一MOS電晶體之下半部源極/汲極 區(S/Du)互相疊合且配置在溝渠(G)之底部上, 經濟部智慧財4局員工消費合作社印製 -互相鄰接且配置在相鄰溝渠(G)上之每一個MOS電 晶體之上半部源極/汲極區(S/DO)互相疊合。 5. —種EEPROM-配置之製造方法,此種EEPROM-配置具 有垂直式MOS電晶體,這些MOS電晶體各自含有一個 電性絕緣之第一閘極電極(Gal), Gal之電荷量可藉由第 二閘極電極(Ga2)和通道區(Ka)之間的電壓降來改變,其 本紙張尺度適用中國國家標準(CNS ) A4規格(2丨0X297公釐) 4 3 (\j 7 β A8 B8 CS D8 六、申請專利範園 特徵爲: -在基體(1)上產生溝渠(G), (請先間讀背而之注意事項再填寫本頁) -在基體(1)中產生通道區(Ka),使其鄰接於溝渠(G) 之邊緣, -須產生第一閘極電極(Gal),使其配置於溝渠(G)之 邊緣且由溝渠(G)突出, -在沿著溝渠(G)而相鄰之各MOS電晶體之每二個第 一閘極電極(Gal)之間産生第一隔離結構(II),使隔離結 構(Π)配置在溝渠(G)之邊緣上且由溝渠(G)突出,第一 閘極電極(Gal)之第一邊緣(F1)和第一隔離結構 (II)之第一邊緣相合倂, -須產生第二閘極電極(Ga2),使其在基體(1)外部鄰 接於電性絕緣之第一閘極電極(Gal)(其面向通道區(Ka) 之第一邊緣(F1)且亦與電性絕緣之第一閘極電極(Ga』) 之第二邊緣(F2)(其與第一邊緣(F1)相面對)之至'少一部 份相鄰接, 經濟部智慧財4局員工消費合作社印製 -須產生第二閘極電極(Ga2)以作爲字線(W)之一部份, 字線平行於溝渠(G)而延伸且鄰接於第一隔離結構(II) 之第一邊緣以及亦與第一隔離結構(II)之第二邊緣(其 與第一邊緣相面對)之至少一部份相鄰接。 6.如申請專利範圍第5 ’項之方法,其中 ••在基體(1)之表面(0)上產生第一輔助結構(H1),其 中須沈積一種材料且對此材料及基體(1)—起進行蝕刻 而產生一種可達基體(1)之溝渠(G), 本紙張尺度適用中國國家標準(CNS ) A4規格(21〇X;?97公嫠) ABC0 43 707 S 六、申請專利範圍 -在產生閘極介電質(Gd)之後須沈積一種材料且對此 材料進行回蝕刻直至第一輔助結構(H1)之一部份裸露爲 止以便產生第一閘極電極(Gal), -去除第一輔助結構(HI)。 7. 如申請專利範圍第5或第6項之方法,其中 -須在溝渠(G)之面對溝渠(G)之上述邊緣之另一邊緣 上產生另一個MOS電晶體之第一閘極電極(G1),使MOS 電晶體和一另一個MOS電晶體沿渚溝渠(G)而互相面對, -須產生MOS電晶體和另一個MOS電晶體之第一閘 極電極(Gal)和第二閘極電極(Ga2),使它們互相隔離。 8. 如申請專利範圍第7項之方法,其中 -爲了產生第一閘極電極(Gal),須沿著溝渠(G)之邊 緣分別產生間隔層形式之結構(St), -須產生一種保護轉構(SS1),其中須沈積一種材料 且藉助於條形之遮罩(其條形垂直於溝渠(G)而延伸)來對 此材料進行蝕刻直至結構(St)之一部份裸露爲止, -由結構(St)產生第一閘極電極(Gal)且在沿著溝渠(G) 而相鄰之第一閘極電極(Gal)之間產生第一隔離結構(II), 其中結構(St)之裸露的部份是藉由熱氧化作用而轉換成 絕緣材料。 9. 如申請.專利範圍第7填之方法,其中 -在MOS電晶體和另一個MOS電晶體之第一閘極電 極(Gal)之間產生第二隔離結構(I2L此隔離結構(12)之 上部之平面是在溝渠(G)上方, -4- 本紙張尺度適用中國囤家標率(CNS ) A4規格(2]ΟΧ297公f ) -----------I---)---訂.------0 (諳先聞讀背面之注意事項再填寫本頁) 經濟部智M財是局员工消費合作社印t 3 6 7 ο ABCD 經濟部智慧时是局員工消費合作社印製 六、申請專利範圍 -須產生第二閘極電極(Ga2)以及字線(W),使它們配 置在溝渠(G)上方。 ία如申請專利範圍第8項之方法,其中 -在MOS電晶體和另一個MOS電晶體之第一閘極電 極(Gal)之間產生第二隔離結構(12),此隔離結構(12)之 上部之平面是在溝渠(G)上方, -須產生第二閘極電極(Ga2)以及字線(W),使它們配 置在溝渠(G)上方。 11. 如申請專利範圍第7項之方法,其中 -須產生MOS電晶體和另一個MOS電晶體之下半部 源極/汲極區(S/Du),它們互相疊合且配置在溝渠(G)之 低部, 〜 -須產生互相鄰接且配置在相鄰溝渠(G)上之每一個 MOS電晶體之上半部源極/汲極區(S/DO),使這些^極/ 汲極區相疊合。 12. 如申請專利範圍第8項之方法,其中 -須產生MOS電晶體和另一個MOS電晶體之下半部 源極/汲極區(S/Du),它們互相疊合且配置在溝渠(G)之 低部, -須產生互相鄰接且配置在相鄰溝渠(G)上之每一個 MOS電晶體之上半部源極/汲極區(S/DO),使這些源極/ 汲極.區相疊合。 aa如申請專利範圍第9項之方法,其中 -須產生MOS電晶體和另一個MOS電晶體之下半部 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ---^---------裝------訂------線 (請先閱读背面之注意事項再填寫本頁) AS B8 CS DS 437076 六' 申請專利範園 源極/汲極區(S/Du),它們互相疊合且配置在溝渠(G)之 低部, -須產生互相鄰接且配置在相鄰溝渠(G)上之每一個 MOS電晶體之上半部源極/汲極區(S/DO),使這些源極/ 汲極區相疊合。 -J —i If· {He Iml· —^n (請先閱讀背面之注意事項再填寫本頁) *1T 經濟部智慧时.Ϊ苟8工消費合作杜印製 本紙張尺度適用中國圆家標準(CNS Μ4規格(210Χ Μ公廣)
TW087118998A 1997-12-22 1998-11-17 EEPROM-arrangement and its production method TW437076B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19757336 1997-12-22

Publications (1)

Publication Number Publication Date
TW437076B true TW437076B (en) 2001-05-28

Family

ID=7853064

Family Applications (1)

Application Number Title Priority Date Filing Date
TW087118998A TW437076B (en) 1997-12-22 1998-11-17 EEPROM-arrangement and its production method

Country Status (5)

Country Link
EP (1) EP0924767B1 (zh)
JP (1) JP3868134B2 (zh)
KR (1) KR100429592B1 (zh)
CN (1) CN1132250C (zh)
TW (1) TW437076B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6936883B2 (en) * 2003-04-07 2005-08-30 Silicon Storage Technology, Inc. Bi-directional read/program non-volatile floating gate memory cell and array thereof, and method of formation
CN1326233C (zh) * 2003-08-22 2007-07-11 南亚科技股份有限公司 多位元垂直存储单元及其制造方法
DE10345990B4 (de) * 2003-10-02 2008-08-14 Infineon Technologies Ag Verfahren zum Erzeugen einer Oxidschicht
JP5319107B2 (ja) * 2007-12-20 2013-10-16 スパンション エルエルシー 半導体装置及びその製造方法
JP5681761B2 (ja) * 2013-07-11 2015-03-11 スパンション エルエルシー 半導体装置の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07105453B2 (ja) * 1989-07-13 1995-11-13 株式会社東芝 半導体記憶装置のセル構造
JPH03270175A (ja) * 1990-03-20 1991-12-02 Oki Electric Ind Co Ltd 半導体不揮発性記憶装置
US5910912A (en) * 1992-10-30 1999-06-08 International Business Machines Corporation Flash EEPROM with dual-sidewall gate
KR940022870A (ko) * 1993-03-11 1994-10-21 김주용 플래쉬 이이피롬 및 그 제조방법
DE19524478C2 (de) * 1995-07-05 2002-03-14 Infineon Technologies Ag Verfahren zur Herstellung einer Festwertspeicherzellenanordnung
JP3403877B2 (ja) * 1995-10-25 2003-05-06 三菱電機株式会社 半導体記憶装置とその製造方法

Also Published As

Publication number Publication date
KR100429592B1 (ko) 2004-09-18
CN1132250C (zh) 2003-12-24
JPH11251465A (ja) 1999-09-17
EP0924767A1 (de) 1999-06-23
EP0924767B1 (de) 2011-05-11
CN1221222A (zh) 1999-06-30
KR19990063301A (ko) 1999-07-26
JP3868134B2 (ja) 2007-01-17

Similar Documents

Publication Publication Date Title
TW456032B (en) Method for fabricating 4F2 memory cells with improved gate conductor structure
CN108695327B (zh) 半导体器件及其制造方法
TW473997B (en) DRAM-cells arrangement and its production method
TWI412086B (zh) 用於絕緣層上覆半導體溝渠裝置之自我對準體接點及其製造方法
TW459386B (en) Memory with trench-capacitor and selection-transistor and its production method
TW396619B (en) CMOS static random access memory devices
US20100163987A1 (en) Semiconductor device
CN109768043A (zh) 半导体器件
TW444384B (en) Semiconductor device
JP2012039077A (ja) 半導体装置及びその製造方法
TW409409B (en) Dram-cells arrangement and its production method
TW492153B (en) Method for fabricating transistors
US6750095B1 (en) Integrated circuit with vertical transistors
TW472397B (en) MOS-transistor and its production method as well as DRAM-cells device and its production method
TW461086B (en) DRAM-cells arrangement and its production method
TW498541B (en) DRAM-cells arrangement and its production method
TWI770452B (zh) 高壓元件及其製造方法
TW437076B (en) EEPROM-arrangement and its production method
TW461048B (en) Method to produce a DRAM-cell arrangement
TW518750B (en) DRAM-cells arrangement and its production method
TWI455309B (zh) Pn接面與金氧半導體電容混合減少表面電場電晶體
TW447122B (en) Semiconductor structure and its production method
TW456028B (en) Semiconductor device and process for manufacturing semiconductor device
TW315513B (en) The multi-level ROM structure and its manufacturing method
TW424326B (en) SRAM-cells arrangement and its production method

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees