JPH1125675A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1125675A JPH1125675A JP9175551A JP17555197A JPH1125675A JP H1125675 A JPH1125675 A JP H1125675A JP 9175551 A JP9175551 A JP 9175551A JP 17555197 A JP17555197 A JP 17555197A JP H1125675 A JPH1125675 A JP H1125675A
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Abstract
(57)【要約】
【課題】 書き込み動作時のデバイスの消費電流を低減
することができる半導体記憶装置を提供する。 【解決手段】 書き込みイネーブルパルス回路（ＷＥ−
ＧＥＮ）は、２入力論理和ゲート４０５の第１の入力に
は、ＷＥ１を入力とする遅延回路４０１の出力をインバ
ーター４０３にて反転した出力が接続され、第２の入力
には、ＷＥ１が接続される。２入力論理和ゲート４０６
の第１の入力には、ＷＥ２を入力とする遅延回路４０２
の出力をインバーター４０４にて反転した出力が接続さ
れ、第２の入力にはＷＥ２が接続される。また、２入力
論理和ゲート４０５の出力と２入力論理和ゲート４０６
の出力は、それぞれ２入力論理積ゲート４０７に入力さ
れ、その出力はノードＮａに接続され、ＮＭＯＳ４０９
のゲート入力となる。ＮＭＯＳ４０９のドレインは、ゲ
ートが接地されたＰＭＯＳ４０８のドレインと共にノー
ドＮｂに接続される。２入力否論理積ゲート４１１の第
１の入力には、Ｎｂを入力とする遅延回路４１０の出力
が接続され、第２の入力にはＮｂが接続される。
することができる半導体記憶装置を提供する。 【解決手段】 書き込みイネーブルパルス回路（ＷＥ−
ＧＥＮ）は、２入力論理和ゲート４０５の第１の入力に
は、ＷＥ１を入力とする遅延回路４０１の出力をインバ
ーター４０３にて反転した出力が接続され、第２の入力
には、ＷＥ１が接続される。２入力論理和ゲート４０６
の第１の入力には、ＷＥ２を入力とする遅延回路４０２
の出力をインバーター４０４にて反転した出力が接続さ
れ、第２の入力にはＷＥ２が接続される。また、２入力
論理和ゲート４０５の出力と２入力論理和ゲート４０６
の出力は、それぞれ２入力論理積ゲート４０７に入力さ
れ、その出力はノードＮａに接続され、ＮＭＯＳ４０９
のゲート入力となる。ＮＭＯＳ４０９のドレインは、ゲ
ートが接地されたＰＭＯＳ４０８のドレインと共にノー
ドＮｂに接続される。２入力否論理積ゲート４１１の第
１の入力には、Ｎｂを入力とする遅延回路４１０の出力
が接続され、第２の入力にはＮｂが接続される。
Description
【０００１】
【発明の属する技術分野】本発明は、マルチＣＡＳ機能
を具備する半導体記憶装置に関するものである。
を具備する半導体記憶装置に関するものである。
【０００２】
【従来の技術】ここでは説明を簡単にするため、２ＣＡ
Ｓ機能を具備する半導体記憶装置に限定して説明する。
図７は従来のマルチＣＡＳ機能を具備する半導体記憶装
置の構成図である。なお、ここで、／は（上付きバー：
−Ｎ）を示している。
Ｓ機能を具備する半導体記憶装置に限定して説明する。
図７は従来のマルチＣＡＳ機能を具備する半導体記憶装
置の構成図である。なお、ここで、／は（上付きバー：
−Ｎ）を示している。
【０００３】この図において、セルアレイ３０（ＣＥＬ
Ｌ−ＡＲＲＡＹ）は、ビット線及びワード線に沿って複
数個のメモリセルが規則的に配列されたものであり、同
一のビット線ＢＬ１１，／ＢＬ１１〜ＢＬ２２，／ＢＬ
２２に接続されたメモリセルは、センスアンプ（ＳＡ）
２０、２７〜２９及びカラムスイッチ（ＳＷ）１０、１
３〜１５を介して、サブデータバス（以下、ＳＤＢとい
う）１１、／ＳＤＢ１１〜ＳＤＢ２２，／ＳＤＢ２２に
接続される。
Ｌ−ＡＲＲＡＹ）は、ビット線及びワード線に沿って複
数個のメモリセルが規則的に配列されたものであり、同
一のビット線ＢＬ１１，／ＢＬ１１〜ＢＬ２２，／ＢＬ
２２に接続されたメモリセルは、センスアンプ（ＳＡ）
２０、２７〜２９及びカラムスイッチ（ＳＷ）１０、１
３〜１５を介して、サブデータバス（以下、ＳＤＢとい
う）１１、／ＳＤＢ１１〜ＳＤＢ２２，／ＳＤＢ２２に
接続される。
【０００４】更に、ＳＤＢは、セレクター（ＳＥＬ）５
０、５６〜５８を介して、データバス（以下、ＤＢとい
う）ＤＢ１，／ＤＢ１及びＤＢ２，／ＤＢ２に接続さ
れ、ＤＢは、入力バッファ（ＷＢ）６４、６６及び出力
バッファ（ＲＡ）６５、６７に接続される。メモリセル
からの微小な信号をセンスアンプ活性化信号Ｓ，／Ｓに
より増幅するＳＡは、ＮＭＯＳ２１，２２のゲートとド
レインを相互にクロスカップルされたＮＭＯＳ２１，２
２及びＰＭＯＳ２３，２４より構成される。ＮＭＯＳ２
１，２２のソースは、共通ノード／ＳＬに接続され、セ
ンスアンプ活性化信号Ｓをゲート入力とするＮＭＯＳ２
６により、グランドレベルにプルダウンされる。
０、５６〜５８を介して、データバス（以下、ＤＢとい
う）ＤＢ１，／ＤＢ１及びＤＢ２，／ＤＢ２に接続さ
れ、ＤＢは、入力バッファ（ＷＢ）６４、６６及び出力
バッファ（ＲＡ）６５、６７に接続される。メモリセル
からの微小な信号をセンスアンプ活性化信号Ｓ，／Ｓに
より増幅するＳＡは、ＮＭＯＳ２１，２２のゲートとド
レインを相互にクロスカップルされたＮＭＯＳ２１，２
２及びＰＭＯＳ２３，２４より構成される。ＮＭＯＳ２
１，２２のソースは、共通ノード／ＳＬに接続され、セ
ンスアンプ活性化信号Ｓをゲート入力とするＮＭＯＳ２
６により、グランドレベルにプルダウンされる。
【０００５】ＰＭＯＳ２３，２４のソースは、共通ノー
ドＳＬに接続され、センスアンプ活性化信号／Ｓをゲー
ト入力とするＰＭＯＳ２５により電源レベルにプルアッ
プされる。センスアンプ活性化信号Ｓ，／Ｓは、端子１
から入力されるローアドレスストローブ信号／ＲＡＳ
（以下、／ＲＡＳという）を受けて、ロウ系制御回路
（ＲＡＳ−Ｃｏｎ）６０より発生する。
ドＳＬに接続され、センスアンプ活性化信号／Ｓをゲー
ト入力とするＰＭＯＳ２５により電源レベルにプルアッ
プされる。センスアンプ活性化信号Ｓ，／Ｓは、端子１
から入力されるローアドレスストローブ信号／ＲＡＳ
（以下、／ＲＡＳという）を受けて、ロウ系制御回路
（ＲＡＳ−Ｃｏｎ）６０より発生する。
【０００６】コラムデコーダ（Ｙ−ＤＥＣ）４０の出力
に結線された信号ＣＬにより、ビット線とＳＤＢ間のデ
ータの転送を制御するＳＷは、ゲートに信号ＣＬが接続
され、ソースにビット線が、ドレインにＳＤＢが接続さ
れるＮＭＯＳ１１，１２より構成される。Ｙ−ＤＥＣ４
０は、端子２に入力されるアドレス信号ＡＤＤ（以下、
ＡＤＤと呼ぶ）を増幅、かつ、一時的に記憶するコラム
アドレスバッファ回路（ＹＡＤＤ−Ｂｕｆｆｅｒ）６１
の出力信号ＡＹをデコードする。
に結線された信号ＣＬにより、ビット線とＳＤＢ間のデ
ータの転送を制御するＳＷは、ゲートに信号ＣＬが接続
され、ソースにビット線が、ドレインにＳＤＢが接続さ
れるＮＭＯＳ１１，１２より構成される。Ｙ−ＤＥＣ４
０は、端子２に入力されるアドレス信号ＡＤＤ（以下、
ＡＤＤと呼ぶ）を増幅、かつ、一時的に記憶するコラム
アドレスバッファ回路（ＹＡＤＤ−Ｂｕｆｆｅｒ）６１
の出力信号ＡＹをデコードする。
【０００７】ＳＥＬは、ＡＹをゲート入力とし、ソース
がＳＤＢに、ドレインがＤＢに接続されるＮＭＯＳ５
４，５５と書き込み制御信号ＷＥ１を第１の入力とし、
ＡＹを第２の入力とする２入力否論理積ゲート５３の出
力がゲートに接続され、ソースがＳＤＢに、ドレインが
ＤＢに接続されるＮＭＯＳ５１，５２より構成される。
ＷＢは、書き込みイネーブル信号ＷＥ１の制御により、
入出力端子６より入力される入力データＤＱ１（以下、
ＤＱ１と呼ぶ）を増幅、かつ一時的に記憶し、ＤＢ１上
に書き込む。ＲＡは、読み出しイネーブル信号ＲＥ１の
制御により、ＤＢ１上のデータを増幅、かつ一時的に記
憶し、入出力端子６に出力する。
がＳＤＢに、ドレインがＤＢに接続されるＮＭＯＳ５
４，５５と書き込み制御信号ＷＥ１を第１の入力とし、
ＡＹを第２の入力とする２入力否論理積ゲート５３の出
力がゲートに接続され、ソースがＳＤＢに、ドレインが
ＤＢに接続されるＮＭＯＳ５１，５２より構成される。
ＷＢは、書き込みイネーブル信号ＷＥ１の制御により、
入出力端子６より入力される入力データＤＱ１（以下、
ＤＱ１と呼ぶ）を増幅、かつ一時的に記憶し、ＤＢ１上
に書き込む。ＲＡは、読み出しイネーブル信号ＲＥ１の
制御により、ＤＢ１上のデータを増幅、かつ一時的に記
憶し、入出力端子６に出力する。
【０００８】入出力制御回路（Ｉ／Ｏ−Ｃｏｎ）６２
は、端子３に入力される第１のコラムアドレスストロー
ブ信号／ＣＡＳ１（以下、／ＣＡＳ１という）と端子４
に入力される読み出し／書き込み制御信号／ＷＥ（以
下、／ＷＥという）を受けて、読み出しイネーブル信号
ＲＥ１と書き込みイネーブル信号ＷＥ１を発生する。端
子５に入力される第２のコラムアドレスストローブ信号
／ＣＡＳ２（以下、／ＣＡＳ2 という）に関する入出力
制御回路（Ｉ／Ｏ−Ｃｏｎ）６３と読み出しイネーブル
信号ＲＥ２、書き込みイネーブル信号ＷＥ２及びＷＢ６
６、ＲＡ６７の制御関係は、上述の／ＣＡＳ１に関する
関係と同じなので、ここではその説明を割愛する。
は、端子３に入力される第１のコラムアドレスストロー
ブ信号／ＣＡＳ１（以下、／ＣＡＳ１という）と端子４
に入力される読み出し／書き込み制御信号／ＷＥ（以
下、／ＷＥという）を受けて、読み出しイネーブル信号
ＲＥ１と書き込みイネーブル信号ＷＥ１を発生する。端
子５に入力される第２のコラムアドレスストローブ信号
／ＣＡＳ２（以下、／ＣＡＳ2 という）に関する入出力
制御回路（Ｉ／Ｏ−Ｃｏｎ）６３と読み出しイネーブル
信号ＲＥ２、書き込みイネーブル信号ＷＥ２及びＷＢ６
６、ＲＡ６７の制御関係は、上述の／ＣＡＳ１に関する
関係と同じなので、ここではその説明を割愛する。
【０００９】次に、図８のタイミングチャートを用いて
書き込み動作を説明する。／ＲＡＳが立ち下がってアク
ティブな状態になると、セルアレイ３０より読み出され
たデータが各ビット線に読み出される。また、ロウ系制
御回路６０は、／ＲＡＳが“Ｌ”レベルに遷移してから
所定時間後に／Ｓを立ち下げ、各ビット線に接続された
ＳＡを活性化し、ビット線の微小信号を増幅する。
書き込み動作を説明する。／ＲＡＳが立ち下がってアク
ティブな状態になると、セルアレイ３０より読み出され
たデータが各ビット線に読み出される。また、ロウ系制
御回路６０は、／ＲＡＳが“Ｌ”レベルに遷移してから
所定時間後に／Ｓを立ち下げ、各ビット線に接続された
ＳＡを活性化し、ビット線の微小信号を増幅する。
【００１０】次に、コラムアドレスバッファ回路６１の
信号出力ＡＹがデコードされ、所定のＣＬが立ち上がる
と、所定のビット線とＳＤＢがＳＷより接続され、ビッ
ト線の情報がＳＤＢに転送される。次いで、／ＣＡＳ１
及び／ＣＡＳ２、更に／ＷＥが立ち下がると、書き込み
イネーブル信号ＷＥ１、ＷＥ２が立ち上がり、ＷＢ６
４、ＷＢ６６が活性化される。活性化されたＷＢ６４、
ＷＢ６６は入出力端子６及び７の入力データに基づい
て、ＤＢ１，／ＤＢ１及びＤＢ２，／ＤＢ２のいずれか
一方をグランドレベルにプルダウンし、他方を電源レベ
ルにプルアップする。同時にＡＹにより選択されたＳＥ
Ｌを介して、ＳＤＢ１１，／ＳＤＢ１１及びＳＤＢ２
１，／ＳＤＢ２１へ書き込みデータが転送される。
信号出力ＡＹがデコードされ、所定のＣＬが立ち上がる
と、所定のビット線とＳＤＢがＳＷより接続され、ビッ
ト線の情報がＳＤＢに転送される。次いで、／ＣＡＳ１
及び／ＣＡＳ２、更に／ＷＥが立ち下がると、書き込み
イネーブル信号ＷＥ１、ＷＥ２が立ち上がり、ＷＢ６
４、ＷＢ６６が活性化される。活性化されたＷＢ６４、
ＷＢ６６は入出力端子６及び７の入力データに基づい
て、ＤＢ１，／ＤＢ１及びＤＢ２，／ＤＢ２のいずれか
一方をグランドレベルにプルダウンし、他方を電源レベ
ルにプルアップする。同時にＡＹにより選択されたＳＥ
Ｌを介して、ＳＤＢ１１，／ＳＤＢ１１及びＳＤＢ２
１，／ＳＤＢ２１へ書き込みデータが転送される。
【００１１】更に、ＣＬより選択されたＳＷを介して、
ＳＡでグランドレベル及び電源レベルにラッチされたＢ
Ｌ１１，／ＢＬ１１及びＢＬ２１，／ＢＬ２１の電位を
反転し、各々のビット線に繋がるセルアレイ３０内の所
定のメモリセルへとデータが書き込まれる。
ＳＡでグランドレベル及び電源レベルにラッチされたＢ
Ｌ１１，／ＢＬ１１及びＢＬ２１，／ＢＬ２１の電位を
反転し、各々のビット線に繋がるセルアレイ３０内の所
定のメモリセルへとデータが書き込まれる。
【００１２】
【発明が解決しようとする課題】ところで書き込みイネ
ーブル信号ＷＥ１及びＷＥ２が立ち下がっている場合、
またはＡＹで選択されない場合は、ＳＥＬ内の２入力否
論理積ゲート５３の出力は「Ｈ」レベルとなるので、以
上説明した書き込み動作において、非選択側のＳＥＬに
結線されるＳＤＢ２１，／ＳＤＢ２１及びＳＤＢ２２，
／ＳＤＢ２２は、非選択側のＳＥＬ内のＮＭＯＳ５１，
５２により、電源レベルよりＮＭＯＳの閾値分だけ低い
電位にプルアップされる。
ーブル信号ＷＥ１及びＷＥ２が立ち下がっている場合、
またはＡＹで選択されない場合は、ＳＥＬ内の２入力否
論理積ゲート５３の出力は「Ｈ」レベルとなるので、以
上説明した書き込み動作において、非選択側のＳＥＬに
結線されるＳＤＢ２１，／ＳＤＢ２１及びＳＤＢ２２，
／ＳＤＢ２２は、非選択側のＳＥＬ内のＮＭＯＳ５１，
５２により、電源レベルよりＮＭＯＳの閾値分だけ低い
電位にプルアップされる。
【００１３】一方、ＳＡはビット線対の電位をグランド
レベルと電源レベルにラッチしているので、グランドレ
ベルの電位にあるビット線側に繋がるＳＤＢ２１，／Ｓ
ＤＢ２１及びＳＤＢ２２，／ＳＤＢ２２のいずれか一方
を介して、ＳＡにＤＣ電流が流れる（ｉｄｃ）。この電
流は、ＣＬが立ち上がっている期間中流れるので、書き
込み動作時のデバイスの消費電流が大きくなるといった
問題があった。
レベルと電源レベルにラッチしているので、グランドレ
ベルの電位にあるビット線側に繋がるＳＤＢ２１，／Ｓ
ＤＢ２１及びＳＤＢ２２，／ＳＤＢ２２のいずれか一方
を介して、ＳＡにＤＣ電流が流れる（ｉｄｃ）。この電
流は、ＣＬが立ち上がっている期間中流れるので、書き
込み動作時のデバイスの消費電流が大きくなるといった
問題があった。
【００１４】本発明は、上記問題点を除去し、書き込み
動作時のデバイスの消費電流を低減することができる半
導体記憶装置を提供することを目的とする。
動作時のデバイスの消費電流を低減することができる半
導体記憶装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔１〕複数のビット線と複数のワード線と、これらのビ
ット線及びワード線に沿って規則的に配列された複数の
メモリセルとを含むメモリセルアレイと、外部から入力
されるアドレス信号をデコードするコラムデコーダ手段
と、このコラムデコーダ手段の出力で制御され、前記各
ビット線に接続され、これらのビット線へのデータの入
出力を行うＩ／Ｏゲート手段と、複数のコラムアドレス
ストローブ信号でデータの入出力を制御する機能を有す
る半導体記憶装置において、書き込み動作中、少なくと
も一つのコラムアドレスストローブ信号が活性化された
ことを検知して所定のパルス幅の信号を発生させるパル
ス発生手段を有し、前記コラムデコーダ手段の出力と前
記パルス発生手段より発生される信号との論理積をとっ
た論理積ゲートの出力で、前記Ｉ／Ｏゲート手段を制御
するようにしたものである。
成するために、 〔１〕複数のビット線と複数のワード線と、これらのビ
ット線及びワード線に沿って規則的に配列された複数の
メモリセルとを含むメモリセルアレイと、外部から入力
されるアドレス信号をデコードするコラムデコーダ手段
と、このコラムデコーダ手段の出力で制御され、前記各
ビット線に接続され、これらのビット線へのデータの入
出力を行うＩ／Ｏゲート手段と、複数のコラムアドレス
ストローブ信号でデータの入出力を制御する機能を有す
る半導体記憶装置において、書き込み動作中、少なくと
も一つのコラムアドレスストローブ信号が活性化された
ことを検知して所定のパルス幅の信号を発生させるパル
ス発生手段を有し、前記コラムデコーダ手段の出力と前
記パルス発生手段より発生される信号との論理積をとっ
た論理積ゲートの出力で、前記Ｉ／Ｏゲート手段を制御
するようにしたものである。
【００１６】〔２〕複数のビット線と複数のワード線
と、これらのビット線及びワード線に沿って規則的に配
列された複数のメモリセルとを含むメモリセルアレイ
と、外部から入力されるアドレス信号をデコードするコ
ラムデコーダ手段と、このコラムデコーダ手段の出力で
制御され、前記各ビット線に接続され、これらのビット
線へのデータの入出力を行うＩ／Ｏゲート手段と、複数
のコラムアドレスストローブ信号でデータの入出力を制
御する機能を有する半導体記憶装置において、書き込み
動作中、コラムアドレスストローブ信号が活性化された
ことを検知して書き込みイネーブルパルス信号を発生さ
せる手段を入力される複数のコラムアドレスストローブ
信号の各々に対して有し、前記コラムデコーダ手段の出
力と前記複数の書き込みイネーブルパルスを発生させる
手段より発生される信号の各々と論理積をとった論理積
ゲートの出力で、前記Ｉ／Ｏゲート手段を制御するよう
にしたものである。
と、これらのビット線及びワード線に沿って規則的に配
列された複数のメモリセルとを含むメモリセルアレイ
と、外部から入力されるアドレス信号をデコードするコ
ラムデコーダ手段と、このコラムデコーダ手段の出力で
制御され、前記各ビット線に接続され、これらのビット
線へのデータの入出力を行うＩ／Ｏゲート手段と、複数
のコラムアドレスストローブ信号でデータの入出力を制
御する機能を有する半導体記憶装置において、書き込み
動作中、コラムアドレスストローブ信号が活性化された
ことを検知して書き込みイネーブルパルス信号を発生さ
せる手段を入力される複数のコラムアドレスストローブ
信号の各々に対して有し、前記コラムデコーダ手段の出
力と前記複数の書き込みイネーブルパルスを発生させる
手段より発生される信号の各々と論理積をとった論理積
ゲートの出力で、前記Ｉ／Ｏゲート手段を制御するよう
にしたものである。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。図１は本発明の
第１実施例を示すマルチＣＡＳ機能を具備する半導体記
憶装置の構成図である。なお、図７で示した従来例と共
通の素子及び共通部分については従来例と同様に表記し
ており、ここでは従来例とは異なる部分の回路構成につ
いてのみ説明する。
て図面を参照しながら詳細に説明する。図１は本発明の
第１実施例を示すマルチＣＡＳ機能を具備する半導体記
憶装置の構成図である。なお、図７で示した従来例と共
通の素子及び共通部分については従来例と同様に表記し
ており、ここでは従来例とは異なる部分の回路構成につ
いてのみ説明する。
【００１８】この実施例では、書き込みイネーブル信号
ＷＥ１とＷＥ２を入力とし、各信号の立ち上がりエッジ
をトリガーに書き込み、イネーブルパルス信号ＷＥを発
生する書き込みイネーブルパルス回路（ＷＥ−ＧＥＮ）
２００を付加し、更に第１の入力を書き込みイネーブル
パルス信号ＷＥとし、第２の入力をＹ−ＤＥＣの出力と
する２入力論理積ゲート２０１の出力をＣＬに接続した
構成としている。
ＷＥ１とＷＥ２を入力とし、各信号の立ち上がりエッジ
をトリガーに書き込み、イネーブルパルス信号ＷＥを発
生する書き込みイネーブルパルス回路（ＷＥ−ＧＥＮ）
２００を付加し、更に第１の入力を書き込みイネーブル
パルス信号ＷＥとし、第２の入力をＹ−ＤＥＣの出力と
する２入力論理積ゲート２０１の出力をＣＬに接続した
構成としている。
【００１９】また、従来例でＳＥＬに入力していた書き
込みイネーブル信号ＷＥ１、ＷＥ２は、書き込みイネー
ブルパルス信号ＷＥに変更している。以下、本発明の第
１実施例のマルチＣＡＳ機能を具備する半導体記憶装置
の動作について説明する。なお、ここでは発明が解決し
ようとする問題点に関する動作のみについて説明する。
込みイネーブル信号ＷＥ１、ＷＥ２は、書き込みイネー
ブルパルス信号ＷＥに変更している。以下、本発明の第
１実施例のマルチＣＡＳ機能を具備する半導体記憶装置
の動作について説明する。なお、ここでは発明が解決し
ようとする問題点に関する動作のみについて説明する。
【００２０】図２に書き込みイネーブルパルス回路（Ｗ
Ｅ−ＧＥＮ）の１実施例を示す。この図に示すように、
２入力論理和ゲート４０５の第１の入力には、ＷＥ１を
入力とする遅延回路４０１の出力をインバーター４０３
にて反転した出力が接続され、第２の入力には、ＷＥ１
が接続される。２入力論理和ゲート４０６の第１の入力
には、ＷＥ２を入力とする遅延回路４０２の出力をイン
バーター４０４にて反転した出力が接続され、第２の入
力にはＷＥ２が接続される。
Ｅ−ＧＥＮ）の１実施例を示す。この図に示すように、
２入力論理和ゲート４０５の第１の入力には、ＷＥ１を
入力とする遅延回路４０１の出力をインバーター４０３
にて反転した出力が接続され、第２の入力には、ＷＥ１
が接続される。２入力論理和ゲート４０６の第１の入力
には、ＷＥ２を入力とする遅延回路４０２の出力をイン
バーター４０４にて反転した出力が接続され、第２の入
力にはＷＥ２が接続される。
【００２１】また、２入力論理和ゲート４０５の出力と
２入力論理和ゲート４０６の出力は、それぞれ２入力論
理積ゲート４０７に入力され、その出力はノードＮａに
接続され、ＮＭＯＳ４０９のゲート入力となる。ＮＭＯ
Ｓ４０９のドレインは、ゲートが接地されたＰＭＯＳ４
０８のドレインと共にノードＮｂに接続される。２入力
否論理積ゲート４１１の第１の入力には、Ｎｂを入力と
する遅延回路４１０の出力が接続され、第２の入力には
Ｎｂが接続される。
２入力論理和ゲート４０６の出力は、それぞれ２入力論
理積ゲート４０７に入力され、その出力はノードＮａに
接続され、ＮＭＯＳ４０９のゲート入力となる。ＮＭＯ
Ｓ４０９のドレインは、ゲートが接地されたＰＭＯＳ４
０８のドレインと共にノードＮｂに接続される。２入力
否論理積ゲート４１１の第１の入力には、Ｎｂを入力と
する遅延回路４１０の出力が接続され、第２の入力には
Ｎｂが接続される。
【００２２】次に、この回路動作を図３を参照しながら
説明する。この図に示すように、ＷＥ１が立ち上がる
と、Ｎａは遅延回路４０１で生じる所定の遅延時間中
「Ｈ」レベルとなるので、ＮＭＯＳ４０９がＯＮしてＮ
ｂをこの期間中「Ｌ」レベルにプルダウンする。また、
Ｎｂが一端「Ｌ」レベルにプルダウンされると、２入力
否論理積ゲート４１１の出力は「Ｈ」レベルとなり、遅
延回路４０１及び４１０で生じる遅延時間の総和に相当
する期間中「Ｈ」レベルを維持し、その後「Ｌ」レベル
に立ち下がる。
説明する。この図に示すように、ＷＥ１が立ち上がる
と、Ｎａは遅延回路４０１で生じる所定の遅延時間中
「Ｈ」レベルとなるので、ＮＭＯＳ４０９がＯＮしてＮ
ｂをこの期間中「Ｌ」レベルにプルダウンする。また、
Ｎｂが一端「Ｌ」レベルにプルダウンされると、２入力
否論理積ゲート４１１の出力は「Ｈ」レベルとなり、遅
延回路４０１及び４１０で生じる遅延時間の総和に相当
する期間中「Ｈ」レベルを維持し、その後「Ｌ」レベル
に立ち下がる。
【００２３】以上は、ＷＥ１の立ち上がりエッジトリガ
ーにて動作する場合の動作説明であるが、ＷＥ２の立ち
上がりエッジトリガーにて動作する場合も同様である。
次に、本発明の第１実施例の書き込み動作を図４のタイ
ミングチャートを参照に説明する。この図に示すよう
に、／ＣＡＳ１及び／ＣＡＳ２、更に／ＷＥが立ち下が
ると書き込みイネーブル信号ＷＥ１，ＷＥ２が立ち上が
ると既述したように、各書き込みイネーブル信号の立ち
上がりエッジをトリガーにして、書き込みイネーブルパ
ルス回路（ＷＥ−ＧＥＮ）２００より書き込みイネーブ
ルパルス信号ＷＥが所定の期間中イネーブルとなる。
ーにて動作する場合の動作説明であるが、ＷＥ２の立ち
上がりエッジトリガーにて動作する場合も同様である。
次に、本発明の第１実施例の書き込み動作を図４のタイ
ミングチャートを参照に説明する。この図に示すよう
に、／ＣＡＳ１及び／ＣＡＳ２、更に／ＷＥが立ち下が
ると書き込みイネーブル信号ＷＥ１，ＷＥ２が立ち上が
ると既述したように、各書き込みイネーブル信号の立ち
上がりエッジをトリガーにして、書き込みイネーブルパ
ルス回路（ＷＥ−ＧＥＮ）２００より書き込みイネーブ
ルパルス信号ＷＥが所定の期間中イネーブルとなる。
【００２４】次に、ＷＢ６４、ＷＢ６６が活性化される
と、入出力端子６及び７の入力データに基づいて、ＤＢ
１，／ＤＢ１及びＤＢ２，／ＤＢ２のいずれか一方をグ
ランドレベルにプルダウンし、他方を電源レベルにプル
アップする。同時にＡＹにより選択されたＳＥＬを介し
て、ＳＤＢ１１，／ＳＤＢ１１及びＳＤＢ２１，／ＳＤ
Ｂ２１へ書き込みデータが転送される。
と、入出力端子６及び７の入力データに基づいて、ＤＢ
１，／ＤＢ１及びＤＢ２，／ＤＢ２のいずれか一方をグ
ランドレベルにプルダウンし、他方を電源レベルにプル
アップする。同時にＡＹにより選択されたＳＥＬを介し
て、ＳＤＢ１１，／ＳＤＢ１１及びＳＤＢ２１，／ＳＤ
Ｂ２１へ書き込みデータが転送される。
【００２５】更に、Ｙ−ＤＥＣ４０の出力と書き込みイ
ネーブルパルス信号ＷＥを２入力とする２入力論理積ゲ
ート２０１の出力に接続されるＣＬも書き込みイネーブ
ルパルス信号ＷＥのイネーブル期間中にイネーブルとな
るので、ＳＡでグランドレベル及び電源レベルにラッチ
されたＢＬ１１，／ＢＬ１１及びＢＬ２１，／ＢＬ２１
の電位を反転し、各々のビット線に繋がるセルアレイ３
０内の所定のメモリセルへとデータが書き込まれる。
ネーブルパルス信号ＷＥを２入力とする２入力論理積ゲ
ート２０１の出力に接続されるＣＬも書き込みイネーブ
ルパルス信号ＷＥのイネーブル期間中にイネーブルとな
るので、ＳＡでグランドレベル及び電源レベルにラッチ
されたＢＬ１１，／ＢＬ１１及びＢＬ２１，／ＢＬ２１
の電位を反転し、各々のビット線に繋がるセルアレイ３
０内の所定のメモリセルへとデータが書き込まれる。
【００２６】ところで、書き込みイネーブルパルス信号
ＷＥのイネーブル期間中は、活性化されたＷＢ６４、Ｗ
Ｂ６６がＳＡでセンスされ、グランドレベル及び電源レ
ベルにラッチされたＢＬ１１，／ＢＬ１１及びＢＬ２
１，／ＢＬ２１の電位を反転するまでの期間で十分であ
る。何故なら、ＳＡは反転されたデータをラッチするの
で、ＷＢが一旦ビット線のデータを反転すれば、ＳＡは
各々のビット線に繋がるセルアレイ３０内の所定のメモ
リセルにデータを書き込むことができるためである。
ＷＥのイネーブル期間中は、活性化されたＷＢ６４、Ｗ
Ｂ６６がＳＡでセンスされ、グランドレベル及び電源レ
ベルにラッチされたＢＬ１１，／ＢＬ１１及びＢＬ２
１，／ＢＬ２１の電位を反転するまでの期間で十分であ
る。何故なら、ＳＡは反転されたデータをラッチするの
で、ＷＢが一旦ビット線のデータを反転すれば、ＳＡは
各々のビット線に繋がるセルアレイ３０内の所定のメモ
リセルにデータを書き込むことができるためである。
【００２７】このように構成したので、第１実施例によ
れば、コラムアドレスストローブ信号／ＣＡＳのアクテ
ィブ期間中の広い用途で利用される場合、ＣＬのイネー
ブル期間が従来例に比べて短いので、非選択のＳＥＬよ
り選択されたＳＷにより、グランドレベルの電位にある
ビット線側に繋がるＳＤＢ２１，／ＳＤＢ２１及びＳＤ
Ｂ２２，／ＳＤＢ２２のいずれか一方を介して、ＳＡに
ＤＣ電流が流れる期間が短くなり、デバイスの消費電流
を低減することができる。
れば、コラムアドレスストローブ信号／ＣＡＳのアクテ
ィブ期間中の広い用途で利用される場合、ＣＬのイネー
ブル期間が従来例に比べて短いので、非選択のＳＥＬよ
り選択されたＳＷにより、グランドレベルの電位にある
ビット線側に繋がるＳＤＢ２１，／ＳＤＢ２１及びＳＤ
Ｂ２２，／ＳＤＢ２２のいずれか一方を介して、ＳＡに
ＤＣ電流が流れる期間が短くなり、デバイスの消費電流
を低減することができる。
【００２８】次に、本発明の第２実施例について説明す
る。図５は本発明の第２実施例を示すマルチＣＡＳ機能
を具備する半導体記憶装置の構成図である。なお、従来
例と共通の素子及び共通部分については従来例と同様に
表記しており、ここでは従来例とは異なる部分の回路構
成についてのみ説明する。
る。図５は本発明の第２実施例を示すマルチＣＡＳ機能
を具備する半導体記憶装置の構成図である。なお、従来
例と共通の素子及び共通部分については従来例と同様に
表記しており、ここでは従来例とは異なる部分の回路構
成についてのみ説明する。
【００２９】この実施例では、図に示すように、第１の
入力を書き込みイネーブルパルス信号ＷＥ１とし、第２
の入力をＹ−ＤＥＣの出力とし、その出力を、ＣＬ１に
接続した２入力論理積ゲート３００と第１の入力を書き
込みイネーブルパルス信号ＷＥ２とし、第２の入力をＹ
−ＤＥＣの出力とし、その出力をＣＬ２に接続した２入
力論理積ゲート３０１を付加した構成としている。ＳＷ
１０及びＳＷ１３の制御をＣＬ１で、またＳＷ１４及び
ＳＷ１５の制御をＣＬ２に変更している。
入力を書き込みイネーブルパルス信号ＷＥ１とし、第２
の入力をＹ−ＤＥＣの出力とし、その出力を、ＣＬ１に
接続した２入力論理積ゲート３００と第１の入力を書き
込みイネーブルパルス信号ＷＥ２とし、第２の入力をＹ
−ＤＥＣの出力とし、その出力をＣＬ２に接続した２入
力論理積ゲート３０１を付加した構成としている。ＳＷ
１０及びＳＷ１３の制御をＣＬ１で、またＳＷ１４及び
ＳＷ１５の制御をＣＬ２に変更している。
【００３０】次に、本発明の第２実施例の書き込み動作
を図６のタイミングチャートを参照に説明する。図６に
示すように、／ＣＡＳ１及び／ＣＡＳ２、更に／ＷＥが
立ち下がると書き込みイネーブル信号ＷＥ１、ＷＥ２が
立ち上がる。次に、ＷＢ６４、ＷＢ６６が活性化される
と、入出力端子６及び７の入力データに基づいて、ＤＢ
１，／ＤＢ１及びＤＢ２，／ＤＢ２のいずれか一方をグ
ランドレベルにプルダウンし、他方を電源レベルにプル
アップする。同時に、ＡＹにより選択されたＳＥＬを介
してＳＤＢ１１，／ＳＤＢ１１及びＳＤＢ２１，／ＳＤ
Ｂ２１へ書き込みデータが転送される。
を図６のタイミングチャートを参照に説明する。図６に
示すように、／ＣＡＳ１及び／ＣＡＳ２、更に／ＷＥが
立ち下がると書き込みイネーブル信号ＷＥ１、ＷＥ２が
立ち上がる。次に、ＷＢ６４、ＷＢ６６が活性化される
と、入出力端子６及び７の入力データに基づいて、ＤＢ
１，／ＤＢ１及びＤＢ２，／ＤＢ２のいずれか一方をグ
ランドレベルにプルダウンし、他方を電源レベルにプル
アップする。同時に、ＡＹにより選択されたＳＥＬを介
してＳＤＢ１１，／ＳＤＢ１１及びＳＤＢ２１，／ＳＤ
Ｂ２１へ書き込みデータが転送される。
【００３１】更に、Ｙ−ＤＥＣ４０の出力と書き込みイ
ネーブル信号ＷＥ１を２入力とする２入力論理積ゲート
３００の出力に接続されるＣＬ１も書き込みイネーブル
信号ＷＥ１のイネーブル期間中にイネーブルとなる。ま
た同様に、Ｙ−ＤＥＣ４０の出力と書き込みイネーブル
信号ＷＥ２を２入力とする２入力論理積ゲート３０１の
出力に接続されるＣＬ２も、書き込みイネーブル信号Ｗ
Ｅ２のイネーブル期間中にイネーブルとなるので、ＳＡ
でグランドレベル及び電源レベルにラッチされたＢＬ１
１，／ＢＬ１１及びＢＬ２１，／ＢＬ２１の電位を反転
し、各々のビット線に繋がるセルアレイ３０内の所定の
メモリセルへとデータが書き込まれる。
ネーブル信号ＷＥ１を２入力とする２入力論理積ゲート
３００の出力に接続されるＣＬ１も書き込みイネーブル
信号ＷＥ１のイネーブル期間中にイネーブルとなる。ま
た同様に、Ｙ−ＤＥＣ４０の出力と書き込みイネーブル
信号ＷＥ２を２入力とする２入力論理積ゲート３０１の
出力に接続されるＣＬ２も、書き込みイネーブル信号Ｗ
Ｅ２のイネーブル期間中にイネーブルとなるので、ＳＡ
でグランドレベル及び電源レベルにラッチされたＢＬ１
１，／ＢＬ１１及びＢＬ２１，／ＢＬ２１の電位を反転
し、各々のビット線に繋がるセルアレイ３０内の所定の
メモリセルへとデータが書き込まれる。
【００３２】このように構成したので、第２実施例によ
れば、複数のコラムアドレスストローブ信号／ＣＡＳの
各々のアクティブ期間が異なる用途で利用される場合、
コラムアドレスストローブ信号／ＣＡＳの各々に対して
独立にＣＬアクティブ期間が決定されるので、トータル
なＣＬのアクティブ幅は従来例に比べて短いので、非選
択のＳＥＬよりグランドレベルの電位にあるビット線側
に繋がるＳＤＢ２１，／ＳＤＢ２１及びＳＤＢ２２、／
ＳＤＢ２２のいずれか一方を介して、ＳＡにＤＣ電流が
流れる期間が短くなり、デバイスの消費電流を低減する
ことができる。
れば、複数のコラムアドレスストローブ信号／ＣＡＳの
各々のアクティブ期間が異なる用途で利用される場合、
コラムアドレスストローブ信号／ＣＡＳの各々に対して
独立にＣＬアクティブ期間が決定されるので、トータル
なＣＬのアクティブ幅は従来例に比べて短いので、非選
択のＳＥＬよりグランドレベルの電位にあるビット線側
に繋がるＳＤＢ２１，／ＳＤＢ２１及びＳＤＢ２２、／
ＳＤＢ２２のいずれか一方を介して、ＳＡにＤＣ電流が
流れる期間が短くなり、デバイスの消費電流を低減する
ことができる。
【００３３】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００３４】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、次のような効果を奏することができる。 〔Ａ〕請求項１記載の発明によれば、コラムアドレスス
トローブ信号／ＣＡＳのアクティブ期間中の広い用途で
利用される場合、ＣＬのイネーブル期間が従来例に比べ
て短いので、非選択のＳＥＬより選択されたＳＷによ
り、グランドレベルの電位にあるビット線側に繋がるＳ
ＤＢ２１，／ＳＤＢ２１及びＳＤＢ２２，／ＳＤＢ２２
のいずれか一方を介して、ＳＡにＤＣ電流が流れる期間
が短くなり、デバイスの消費電流を低減することができ
る。
よれば、次のような効果を奏することができる。 〔Ａ〕請求項１記載の発明によれば、コラムアドレスス
トローブ信号／ＣＡＳのアクティブ期間中の広い用途で
利用される場合、ＣＬのイネーブル期間が従来例に比べ
て短いので、非選択のＳＥＬより選択されたＳＷによ
り、グランドレベルの電位にあるビット線側に繋がるＳ
ＤＢ２１，／ＳＤＢ２１及びＳＤＢ２２，／ＳＤＢ２２
のいずれか一方を介して、ＳＡにＤＣ電流が流れる期間
が短くなり、デバイスの消費電流を低減することができ
る。
【００３５】〔Ｂ〕請求項２記載の発明によれば、複数
のコラムアドレスストローブ信号／ＣＡＳの各々のアク
ティブ期間が異なる用途で利用される場合、コラムアド
レスストローブ信号／ＣＡＳの各々に対して独立にＣＬ
アクティブ期間が決定されるので、トータルなＣＬのア
クティブ幅は従来例に比べて短いので、非選択のＳＥＬ
よりグランドレベルの電位にあるビット線側に繋がるＳ
ＤＢ２１，／ＳＤＢ２１及びＳＤＢ２２，／ＳＤＢ２２
のいずれか一方を介して、ＳＡにＤＣ電流が流れる期間
が短くなり、デバイスの消費電流を低減することができ
る。
のコラムアドレスストローブ信号／ＣＡＳの各々のアク
ティブ期間が異なる用途で利用される場合、コラムアド
レスストローブ信号／ＣＡＳの各々に対して独立にＣＬ
アクティブ期間が決定されるので、トータルなＣＬのア
クティブ幅は従来例に比べて短いので、非選択のＳＥＬ
よりグランドレベルの電位にあるビット線側に繋がるＳ
ＤＢ２１，／ＳＤＢ２１及びＳＤＢ２２，／ＳＤＢ２２
のいずれか一方を介して、ＳＡにＤＣ電流が流れる期間
が短くなり、デバイスの消費電流を低減することができ
る。
【図１】本発明の第１実施例を示すマルチＣＡＳ機能を
具備する半導体記憶装置の構成図である。
具備する半導体記憶装置の構成図である。
【図２】本発明の第１実施例を示すマルチＣＡＳ機能を
具備する半導体記憶装置の書き込みイネーブルパルス回
路（ＷＥ−ＧＥＮ）の構成図である。
具備する半導体記憶装置の書き込みイネーブルパルス回
路（ＷＥ−ＧＥＮ）の構成図である。
【図３】本発明の第１実施例を示すマルチＣＡＳ機能を
具備する半導体記憶装置の書き込みイネーブルパルス回
路（ＷＥ−ＧＥＮ）の回路動作を示すタイミングチャー
トである。
具備する半導体記憶装置の書き込みイネーブルパルス回
路（ＷＥ−ＧＥＮ）の回路動作を示すタイミングチャー
トである。
【図４】本発明の第１実施例を示すマルチＣＡＳ機能を
具備する半導体記憶装置の書き込み動作時のタイミング
チャートである。
具備する半導体記憶装置の書き込み動作時のタイミング
チャートである。
【図５】本発明の第２実施例を示すマルチＣＡＳ機能を
具備する半導体記憶装置の構成図である。
具備する半導体記憶装置の構成図である。
【図６】本発明の第２実施例を示すマルチＣＡＳ機能を
具備する半導体記憶装置の書き込み動作時のタイミング
チャートである。
具備する半導体記憶装置の書き込み動作時のタイミング
チャートである。
【図７】従来のマルチＣＡＳ機能を具備する半導体記憶
装置の構成図である。
装置の構成図である。
【図８】従来のマルチＣＡＳ機能を具備する半導体記憶
装置の書き込み動作時のタイミングチャートである。
装置の書き込み動作時のタイミングチャートである。
３０ セルアレイ ２００ 書き込みイネーブルパルス回路（ＷＥ−ＧＥ
Ｎ） ２０１，３００，３０１，４０７ ２入力論理積ゲー
ト ４０１，４０２，４１０ 遅延回路 ４０３，４０４ インバーター ４０５，４０６ ２入力論理和ゲート ４０８ ＰＭＯＳ ４０９ ＮＭＯＳ ４１１ ２入力否論理積ゲート
Ｎ） ２０１，３００，３０１，４０７ ２入力論理積ゲー
ト ４０１，４０２，４１０ 遅延回路 ４０３，４０４ インバーター ４０５，４０６ ２入力論理和ゲート ４０８ ＰＭＯＳ ４０９ ＮＭＯＳ ４１１ ２入力否論理積ゲート
Claims (2)
- 【請求項１】 複数のビット線と複数のワード線と、こ
れらのビット線及びワード線に沿って規則的に配列され
た複数のメモリセルとを含むメモリセルアレイと、外部
から入力されるアドレス信号をデコードするコラムデコ
ーダ手段と、該コラムデコーダ手段の出力で制御され、
前記各ビット線に接続され、これらのビット線へのデー
タの入出力を行うＩ／Ｏゲート手段と、複数のコラムア
ドレスストローブ信号でデータの入出力を制御する機能
を有する半導体記憶装置において、 書き込み動作中、少なくとも一つのコラムアドレススト
ローブ信号が活性化されたことを検知して所定のパルス
幅の信号を発生させるパルス発生手段を有し、前記コラ
ムデコーダ手段の出力と前記パルス発生手段より発生さ
れる信号との論理積をとった論理積ゲートの出力で前記
Ｉ／Ｏゲート手段を制御することを特徴とする半導体記
憶装置。 - 【請求項２】 複数のビット線と複数のワード線と、こ
れらのビット線及びワード線に沿って規則的に配列され
た複数のメモリセルとを含むメモリセルアレイと、外部
から入力されるアドレス信号をデコードするコラムデコ
ーダ手段と、該コラムデコーダ手段の出力で制御され、
前記各ビット線に接続され、これらのビット線へのデー
タの入出力を行うＩ／Ｏゲート手段と、複数のコラムア
ドレスストローブ信号でデータの入出力を制御する機能
を有する半導体記憶装置において、 書き込み動作中、コラムアドレスストローブ信号が活性
化されたことを検知して書き込みイネーブルパルス信号
を発生させる手段を入力される複数のコラムアドレスス
トローブ信号の各々に対して有し、前記コラムデコーダ
手段の出力と前記複数の書き込みイネーブルパルスを発
生させる手段より発生される信号の各々と論理積をとっ
た論理積ゲートの出力で前記Ｉ／Ｏゲート手段を制御す
ることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9175551A JPH1125675A (ja) | 1997-07-01 | 1997-07-01 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9175551A JPH1125675A (ja) | 1997-07-01 | 1997-07-01 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1125675A true JPH1125675A (ja) | 1999-01-29 |
Family
ID=15998066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9175551A Withdrawn JPH1125675A (ja) | 1997-07-01 | 1997-07-01 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1125675A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102076646A (zh) * | 2009-04-07 | 2011-05-25 | 戴维加工技术有限公司 | 具有第一碳链长度的脂肪醇流和具有第二碳链长度的脂肪醇流的联合生产方法 |
-
1997
- 1997-07-01 JP JP9175551A patent/JPH1125675A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102076646A (zh) * | 2009-04-07 | 2011-05-25 | 戴维加工技术有限公司 | 具有第一碳链长度的脂肪醇流和具有第二碳链长度的脂肪醇流的联合生产方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040907 |