JPH11259051A

JPH11259051A - 液晶駆動装置

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Publication number: JPH11259051A
Application number: JP10063763A
Authority: JP
Inventors: Kazuo Kobayashi; 和男小林
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1998-03-13
Filing date: 1998-03-13
Publication date: 1999-09-24
Anticipated expiration: 2018-03-13
Also published as: JP3580118B2

Abstract

(57)【要約】【課題】液晶表示装置に利用される液晶駆動装置の改良
に関する。１つのチップセレクト信号で複数の信号線駆
動装置を制御でき、連続したメモリアドレスとしてマイ
クロプロセッサユニットと表示データの入出力を行うこ
とのできる信号線駆動装置を提供する。【解決手段】ＭＰＵ６０との間で入出力される表示デー
タを表示部に表示駆動制御する液晶駆動装置である。Ｒ
ＡＭ１００は、表示部にて表示される表示データがリー
ド・ライトされる。ＭＰＵ制御信号１２０は、ＭＰＵ６
０からのコマンドによって指定されるＲＡＭ１００のア
ドレス信号をカラムアドレス演算回路１２３に入力し、
個々の信号線駆動装置内の相対アドレスに変換し、カラ
ムアドレス制御回路に出力する。コマンドデコーダ１１
６でマイクロプロセッサから設定される信号によって、
相対アドレスの変換の対応を変更できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置に利
用される液晶駆動装置の改良に関する。

【０００２】

【従来の技術】従来、フラットパネルディスプレイの一
例として、単純マトリクス型液晶表示装置においては、
信号線駆動装置（信号線ドライバ）内に表示メモリを内
蔵することで、モジュールコントロールから随時表示デ
ータを転送しなくても内蔵メモリのデータを使用するこ
とによって、静止画を表示する方式がある。この方式で
は、信号線駆動装置はマイクロプロセッサユニットのデ
ータバスに接続され、マイクロプロセッサユニットは、
液晶表示とは非同期に内蔵メモリの内容を書き換えるこ
とができる。

【０００３】

【発明が解決しようとする課題】上記従来例において、
大画面の画素サイズに対応するために、複数の信号線駆
動装置を用いて構成する場合がある。この場合、マイク
ロプロセッサユニットから別々に各信号線駆動装置内の
インターフェース回路を動作状態にするチップセレクト
信号を制御して、表示データの入出力を行っていた。ま
たマイクロプロセッサユニットから見て、連続したメモ
リアドレスとして取り扱うことができなかった。

【０００４】そこで、上記問題点に鑑み、本発明の目的
は、複数の信号線駆動装置を用いた場合でも、１つのチ
ップセレクト信号で制御でき、連続したメモリアドレス
としてマイクロプロセッサユニットと表示データの入出
力を行うことができる信号線駆動装置を簡単な回路構成
で提供することにある。

【０００５】

【課題を解決するための手段】上記課題を解決するため
に、請求項１の液晶駆動装置は、複数の信号線駆動装置
と走査線駆動装置からなる液晶駆動装置において、前記
信号線駆動装置は表示データを記憶するメモリとマイク
ロプロセッサユニットとの間で表示データを入出力する
インターフェース回路を有し、個々の信号線駆動装置内
の前記メモリは、連続したアドレスとして入出力するこ
とができる手段を有することを特徴とする。

【０００６】請求項２の液晶駆動装置は、前記信号線駆
動装置は、マイクロプロセッサユニットから入力される
アドレスを個々の信号線駆動装置内の相対アドレスに変
換するアドレス演算回路を有することを特徴とする。

【０００７】請求項３の液晶駆動装置は、前記アドレス
演算回路は、マイクロプロセッサユニットから入力され
るアドレスと個々の信号線駆動装置内の相対アドレスと
の対応をマイクロプロセッサユニットからコマンドによ
って変更できるようにしたことを特徴とする。

【０００８】

【発明の実施の形態】以下、本発明を液晶駆動装置に適
応した実施の形態について、図面を参照して具体的に説
明する。

【０００９】（装置全体の制御系の説明）図１は、液晶
表示パネルを含む液晶駆動装置の全体図を示している。
図１において、液晶表示パネル１０は例えば３２０×２
４０の画素を備え、３２０本の信号線と２４０本の走査
線との交差によって形成される画素位置には、スイッチ
ング素子と液晶層とが直列に接続されて画素が構成され
る。なお、液晶表示パネル１０は、画素位置の各液晶層
に例えばＴＦＴにて代表される３端子型スイッチング素
子、あるいはＭＩＭに代表される２端子型スイッチング
素子を接続したアクティブマトリックス型液晶表示パネ
ルとすることができる。あるいは、単純マトリックス型
液晶表示パネルであってもよい。

【００１０】この液晶表示パネル１０を駆動するための
液晶駆動装置は、大別して信号線駆動装置（信号線ドラ
イバ）２０、走査線駆動装置（走査線ドライバ）３０、
電源回路４０及び発振用外付け回路５０を有する。

【００１１】前記信号線ドライバ２０は、３２０本の信
号線にデータ信号を供給するものであり、本実施例で
は、第１の信号線ドライブＩＣ２２と、第２の信号線ド
ライブＩＣ２４とを有する。第１の信号線ドライブＩＣ
２２は、１〜１６０本目の信号線にデータ信号を供給
し、第２の信号線ドライブＩＣ２４は、１６１〜３２０
本目の信号線にデータ信号を供給する。なお、本実施例
では、最大で４つの信号線ドライブＩＣがカスケード接
続可能であり、最大で１６０×４＝６４０本の信号線を
駆動できる。

【００１２】この第１，第２の信号線ドライブＩＣ２
２，２４は共に同一の構成を有する。カスケード接続可
能な最大４つの信号線ドライブＩＣを第１段〜第４段に
て使い分けるために、各ＩＣにＬＲ０，ＬＲ１の２つの
外部端子が設けられ、その外部端子に印加される電位の
組合せを異ならせている。第１段目の第１の信号線ドラ
イブＩＣ２２は、ＬＲ０端子＝ＬＲ１端子＝Ｌに設定さ
れ、第２段目の第２の信号線ドライブＩＣ２４は、ＬＲ
０端子＝Ｌ、ＬＲ１端子＝Ｈに設定されている。図１で
は示していないが、第３段目の信号線ドライブＩＣは、
ＬＲ０端子＝Ｈ、ＬＲ１端子＝Ｌに設定され、第４段目
の信号線ドライブＩＣは、ＬＲ０端子＝Ｈ、ＬＲ１端子
＝Ｈに設定される。

【００１３】走査線ドライバ３０は、２４０本の走査線
に走査信号を供給するものであり、本実施例では、第１
の走査線ドライブＩＣ３２と、第２の走査線ドライブＩ
Ｃ３４とを有する。第１の走査線ドライブＩＣ３２は、
１〜１２０本目の走査線に走査信号を供給し、第２の走
査線ドライブＩＣ３４は、１２１〜２４０本目の走査線
に走査信号を供給する。

【００１４】信号線ドライバ２０及び走査線ドライバ３
０には、電源回路４０より電力が供給され、マイクロプ
ロセッサユニット（ＭＰＵ）６０より各種コマンド信号
及びデータ信号が供給される。

【００１５】（信号線ドライブＩＣの説明）次に、共に
同一の構成を有する第１，第２の信号線ドライブＩＣ２
２，２４の詳細について、図２を参照して説明する。

【００１６】図２は信号線ドライブＩＣに共通な構成を
示している。この信号線ドライブＩＣは、表示データＲ
ＡＭ１００と、この表示データＲＡＭ１００に対して例
えば１バイト単位にて表示データのリード・ライト動作
を制御するＭＰＵ制御回路１２０と、表示データＲＡＭ
１００より例えば４ライン分の表示データを読み出し制
御して、４ライン同時選択のＭＬＳ（マルチ・ライン・
セレクション）駆動を可能とするＬＣＤ制御回路１３０
とを有する。ＩＣ内部のバスライン１１１には、バス接
続用端子として、／ＣＳ、Ａ０、／ＲＤ、／ＷＲ、Ｃ８
６及び／ＲＥＳが、ＭＰＵインターフェース１１０を介
して接続されている。また、このバスライン１１１に
は、バス接続用端子としてさらに、Ｄ７〜Ｄ０が入出力
回路１１２を介して接続されている。ＭＰＵインターフ
ェース１１０及び入出力回路１１２を介して入出力され
る制御データ、表示データは、バスライン１１１を介し
てバスホールダ１１４にて保持可能である。制御データ
は、コマンドデコーダ１１６にてデコードされ、ステー
タス設定回路１１８及びＭＰＵ制御回路１２０へのコマ
ンド信号として用いられる。

【００１７】ＭＰＵ制御回路１２０は、カラムアドレス
制御回路１２２及びＲＡＭ用Ｉ／Ｏバッファ１２４を制
御して、表示データを１バイト単位でＲＡＭ１００に対
してリード・ライトさせる。

【００１８】また、ＬＣＤ制御回路１３０は、外部端子
ＦＲ、ＣＬ、ＣＡ及びＭ／Ｓと接続され、かつ、内部発
振回路１５０と接続されている。このＬＣＤ制御回路１
３０は、ラッチ回路１３２、デコード回路１３４を駆動
制御して、４ライン分の表示データをＲＡＭ１００より
読み出し、液晶駆動回路１３６を介して、前述の液晶表
示パネル１０の信号線に、ＭＬＳ駆動用のデータ信号を
供給する。なお、ページ（ロウ）アドレス制御回路１４
０は、ページ（ロウ）アドレスデコーダを有し、ＭＰＵ
制御回路１２０及びＬＣＤ制御回路１３０の一方からの
ページアドレスに基づいて、ＲＡＭ１００の１本のワー
ドラインをアクティブにする。

【００１９】上述の各端子の説明は下記の通りである。

【００２０】Ｄ７〜Ｄ０…８ビットの双方向性データバ
スで、８ビット又は１６ビットの標準的なＭＰＵのデー
タバスに接続される。

【００２１】Ａ０…ＭＰＵのアドレスバスの最下位ビッ
トに接続され、入力が「０」の時にはＤ７〜Ｄ０が制御
データであることを示し、入力が「１」の時にはＤ７〜
Ｄ０が表示データであることを示す。

【００２２】／ＲＥＳ…リセット信号ＲＥＳの反転信号
が入力され、入力が「Ｌ」の時に初期設定される。

【００２３】／ＣＳ…チップセレクト信号ＣＳの反転信
号が入力される。但し、本実施例では、ＭＰＵは複数の
信号線ドライブＩＣ２２、ＩＣ２４を一つのＩＣとして
認識しているので、チップセレクト反転信号／ＣＳは複
数の信号線ドライブＩＣに共通して入力される。従っ
て、／ＣＳがアクティブのときに、全ての信号線ドライ
ブＩＣでは、Ｄ７〜Ｄ０を介してデータの入出力が可能
となる。一方、／ＣＳがノンアクティブのときに、全て
の信号線ドライブＩＣにてＤ７〜Ｄ０がハイインピーダ
ンス状態とされる。

【００２４】／ＲＤ、／ＷＲ、Ｃ８６…８０系ＭＰＵ接
続時と６８系ＭＰＵ接続時とで使い分けされる端子であ
り、リード・ライトタイミングなどを決定する信号が入
力される。

【００２５】Ｍ／Ｓ…カスケード接続された複数の信号
線ドライブＩＣのマスター／スイレブ動作を選択する端
子である。信号線ドライブＩＣが１段目に使用される場
合がマスター動作であり、このときＭ／Ｓ端子＝Ｈとな
る。信号線ドライブＩＣが２段目以降に使用される場合
がスレイブ動作であり、このときＭ／Ｓ端子＝Ｌとな
る。信号線ドライブＩＣは、マスター動作の時に液晶表
示に必要な信号を出力し、スレイブ動作の時に液晶表示
に必要な信号を入力することで、液晶表示系の同期がと
られる。

【００２６】ＣＬ…表示クロック入出力端子であり、マ
スター動作の時にクロックが出力され、スレイブ動作の
時にそのクロックが入力される。

【００２７】ＦＲ…液晶交流化信号の入出力端子であ
り、マスター動作の時に液晶交流化信号が出力され、ス
レイブ動作の時にその液晶交流化信号が入力される。

【００２８】ＣＡ…フレーム走査スタート信号の入出力
端子であり、マスター動作の時にフレーム走査スタート
信号が出力され、スレイブ動作の時にそのフレーム走査
スタート信号が入力される。

【００２９】ＯＳＣ１〜３…信号線ドライブＩＣが第１
段目に使用されるマスター動作の場合に、内部発振回路
１５０を動作させるための端子である。この場合、図１
に示すように抵抗ＲとキャパシタＣとから成る発振用外
付け回路５０が接続され、ｆ＝１／（２．２×Ｃ×Ｒ）
（Ｈｚ）のクロックが発振可能となり、内部発信回路１
５０より出力される。このクロックは、ＬＣＤ制御回路
１３０内部でＬＣＤ表示するためのクロックＣＬとな
る。信号線ドライブＩＣが第２段目以降に使用されるス
レイブ動作の場合には、内部発振回路１５０は動作せ
ず、上記の周波数クロックがＣＬ端子より入力される。

【００３０】（ＲＡＭ及びその周辺回路の説明）本実施
例は、４ライン同時選択のＭＬＳ駆動を実施するため
に、図３（Ａ）に示す液晶表示パネル１０の３２０×２
４０画素の表示アドレス空間に対して、一つの信号線ド
ライブ１Ｃ内のＲＡＭ１００のメモリアドレス空間が図
３（Ｂ）に示す通りに異なっている。図３（Ｂ）のメモ
リアドレス空間は、ページ方向のメモリセルの数が、２
４０（本）÷８（ビット）＝３０個であるのに対して、
カラム方向のメモリセルの数は、３２０（本）×８（ビ
ット）÷２（ＩＣの数）＝１２８０個となっている。な
お、図３（Ｂ）のメモリアドレス空間において、ページ
アドレスを［０，１，２…２９］とする。図３（Ｂ）の
カラム方向では、本実施例が１バイト単位でデータのリ
ード・ライトを行うため、カラムアドレスの数は、１２
８０÷８＝１６０である。本実施例では、第１段目の信
号線ドライブＩＣ２２内のＲＡＭ１００のカラムアドレ
スを［０，１，２，…１５９］とする。第２段目の信号
線ドライブＩＣ２４内のＲＡＭ１００のカラムアドレス
を［１６０，１６１，…３１９］とする。なお、最大４
個の信号線ドライブＩＣをカスケード接続した場合に
は、カラムアドレス値の最大は［６３９］となる。

【００３１】図４は、ＲＡＭ１００及びその周辺回路の
回路図であり、３０本のワードラインＷＬ１〜ＷＬ３０
と、１２８０列のビット線対ＢＬ，／ＢＬにはそれぞれ
メモリセル１０２が接続されている。

【００３２】図２に示すＲＡＭ用Ｉ／Ｏバッファ１２４
に接続された１６本のバスラインは、図４に示すよう
に、それぞれのカラムスイッチ１０４を介して１２８０
列のビット線対ＢＬ，／ＢＬに接続されている。

【００３３】図２に示すカラムアドレス制御回路１２２
は、図４に示す通り、一つのトランスファーゲート１０
６に接続された８つのカラムスイッチ１０４を同時にオ
ン・オフするための１６０個のカラムアドレスデコーダ
１２２Ａを有する。この各々のカラムアドレスデコーダ
１２２Ａは、後述の本発明に関するカラムアドレス演算
回路１２３より与えられる８ビットのカラムアドレス信
号と１ビットの制御信号をデコードして、８つのカラム
スイッチ１０４を同時にオン・オフする。各々のカラム
アドレスデコーダ１２２Ａは、いずれか一つのカラムデ
コーダ１２２Ａから「Ｌ」が出力されると、インバータ
１０８の出力「Ｈ」と、カラムコントロール信号（ＣＡ
ＬＣＴＬ）の信号「Ｈ」とにより、一つのトランスファ
ーゲート１０６がオンされ、それに接続された８つのカ
ラムスイッチ１０４が同時にオンする。

【００３４】図２に示すラッチ回路１３２は、図４に示
す通り、ラッチ信号ＳＥＬＲとその反転信号／ＳＥＬＲ
によってオン・オフされるスイッチ１３２Ａと、その出
力をラッチするラッチ用ゲート回路１３２Ｂとを有す
る。この構成により、ページアドレス制御回路１４０に
より例えば第１行目のワードラインＷＬ１がアクティブ
とされた場合には、ラッチ信号ＳＥＬＲがアクティブと
されることで、図３（Ａ）の表示アドレス空間上での第
１〜第４ラインに接続された画素データが同時にラッチ
される。同様に、ラッチ反転信号／ＳＥＬＲがアクティ
ブの時に、図３（Ａ）の表示アドレス空間上での第５〜
第８ラインに接続された画素データが同時にラッチされ
る。アクティブされるワードラインをページアドレス制
御回路１４０にて切り換えることで、全ワードラインに
接続されたメモリセル１０２のデータが、４ラインずつ
順次ラッチされることになる。

【００３５】図２に示すデコーダ回路１３４は、４ライ
ン同時選択のＭＬＳ駆動用の信号にデコードするもの
で、図４に示すＰＲ（デコードのプリチャージ信号）、
ＦＲ（液晶交流化信号）及びＦ１，Ｆ２（ＭＬＳパター
ンを区別するためのフィールド信号）に基づいてラッチ
出力をデコードする。

【００３６】図２に示す液晶駆動回路１３６は、図４に
示すように、デコーダ回路１３４の出力と、各種電圧と
から、信号線に印加される信号電圧を決定する。

【００３７】（請求項２記載のアドレス演算回路の説
明）図２に示すカラムアドレス演算回路１２３は、請求
項２記載のアドレス演算回路をカラムアドレス側に応用
したものである。同様にページアドレス側にも応用する
ことが可能である。カラムアドレス演算回路１２３を例
にとり説明する。

【００３８】図２のようにカラムアドレス演算回路１２
３には、ＭＰＵ制御回路より１０ビットのカラムアドレ
ス信号と各信号線ドライブＩＣに設けられているＬＲ
０，ＬＲ１の外部端子の設定状態を表す信号が入力され
る。カラムアドレス演算回路１２３は、前記１０ビット
のカラムアドレス信号の上位５ビットの信号によって、
その信号が、何段目の信号線ドライブＩＣのカラムアド
レスであるかを判断する。例えば、上位５ビットが上位
から（０００００，００００１，０００１０，０００１
１，００１００）の場合、第１段目の信号線ドライブＩ
Ｃであり、（００１０１，００１１０，００１１１，０
１０００，０１００１）の場合、第２段目の信号線ドラ
イブＩＣであり、（０１０１０，０１０１１，０１１０
０，０１１０１，０１１１０）の場合、第３段目の信号
線ドライブＩＣであり、（０１１１１，１００００，１
０００１，１００１０，１００１１）の場合、第４段目
の信号線ドライブＩＣであると判断する。ここで、カラ
ムアドレス信号の上位５ビットの信号によって、第１段
目と判断され、かつ、ＬＲ０，ＬＲ１の外部端子の設定
が第１段目の設定であり一致するとカラムアドレス制御
回路１２２に出力する１ビットの制御信号をアクティブ
にする。第２段目、第３段目、第４段目も同様である。
８ビットのカラムアドレス信号は、個々の信号線ドライ
ブＩＣの相対アドレスに変換されたもので、入力された
１０ビットのカラムアドレスから、第１段目と判断され
た場合（カラムアドレスが０〜１５９）は、０を、第２
段目と判断された場合（カラムアドレスが１６０〜３１
９）は、１６０を、第３段目と判断された場合（カラム
アドレスが３２０〜４７９）は、３２０を、第４段目と
判断された場合（カラムアドレスが４８０〜６３９）
は、４８０を引いた値となる。従って出力されるカラム
アドレスは必ず０〜１５９となる。

【００３９】図５に示すカラムアドレス演算回路１２３
の構成を示す。図中の上位５ビットのカラムアドレス信
号が、ＲＯＭ１６０に入力される。ＲＯＭ１６０は、表
１のような入出力になるようにコーディングされてい
る。ＲＯＭ１６０の出力のＬＯ０，ＬＯ１信号は、第１
段目から第４段目の信号線ドライブＩＣを指定する信号
で第１段目の信号線ドライブＩＣはＬＯ０＝Ｌ，ＬＯ１
＝Ｌ、第２段目の信号線ドライブＩＣはＬＯ０＝Ｈ，Ｌ
Ｏ１＝Ｌ、第３段目の信号線ドライブＩＣはＬＯ０＝
Ｌ，ＬＯ１＝Ｈ、第４段目の信号線ドライブＩＣはＬＯ
０＝Ｈ，ＬＯ１＝Ｈが出力される。ＬＯ０，ＬＯ１信号
とＬＲ０，ＬＲ１信号は比較回路１６２に入力され一致
した時のみ制御信号をアクティブにする。

【００４０】（請求項３記載のアドレス演算回路の説
明）図６に示すカラムアドレス演算回路１２３は、請求
項２記載のアドレス演算回路のＲＯＭ１６０とは異なる
ＲＯＭ１６１と信号制御回路１６４を用いて構成されて
いる。ＲＯＭ１６１は、ＲＯＭ１６０と同様の入力信号
及びマイクロプロセッサユニットからのコマンドによっ
てその状態が設定されるＬＮ０，ＬＮ１及びＮ／Ｒ信号
によって、表２に示す入出力関係を有する。前記信号制
御回路１６４は、カラムアドレス下位５ビットの信号が
入力され、Ｎ／Ｒ＝Ｈの時は、前記下位５ビットの信号
は変化なしでそのまま出力され、Ｎ／Ｒ＝Ｌの時は、前
記下位５ビットの信号はデータ反転されて出力する。Ｌ
Ｎ０，ＬＮ１は使用する信号線ドライブＩＣの個数を表
し、ＬＮ０＝Ｌ，ＬＮ１＝Ｌで１個使用を表し、ＬＮ０
＝Ｈ，ＬＮ１＝Ｌで２個使用を表し、ＬＮ０＝Ｌ，ＬＮ
１＝Ｈで３個使用を表し、ＬＮ０＝Ｈ，ＬＮ１＝Ｈで４
個使用を表す。

【００４１】このようにすることで、信号線ドライブＩ
Ｃ１個使用する場合、マイクロプロセッサユニットから
入力されるカラムアドレス０は、カラムアドレス１５９
にカラムアドレス１はカラムアドレス１５８というよう
に変換し、信号線ドライブＩＣ２個使用する場合、マイ
クロプロセッサユニットから入力されるカラムアドレス
０は、カラムアドレス３１９にカラムアドレス１はカラ
ムアドレス３１８というように変換される。以下信号線
ドライブＩＣ３個使用、４個使用も同様にカラムアドレ
ス０が最終のカラムアドレスに変換される。これは、図
１の液晶駆動装置にマイクロプロセッサユニットから表
示データをに送り、液晶表示パネルで画像を見る場合に
おいては、液晶表示パネルの１の信号線を３２０の信号
線に、２の信号線を３１９の信号線にというように逐次
変更したような画像となる。

【００４２】

【発明の効果】以上、説明したように、表示データメモ
リを内蔵した信号線ドライブＩＣを複数個使用した表示
駆動装置において、前記表示データメモリを連続したア
ドレスとして扱うことができ、複数の信号線ドライブＩ
Ｃを１つのチップセレクト信号で制御できる。さらにマ
イクロプロセッサユニットから入力されたアドレスと個
々の信号線駆動装置内の相対アドレスとの対応をマイク
ロプロセッサユニットからのコマンドで変更することが
できる。

【図面の簡単な説明】

【図１】本発明を適用した液晶表示装置のブロック図で
ある。

【図２】図１に示す信号線ドライバの構成を示すブロッ
ク図である。

【図３】（Ａ）は図１の液晶表示パネルの２値表示にお
ける表示空間アドレスを示す概略説明図であり、（Ｂ）
は図１に示す信号線ドライブＩＣ内のＲＡＭの画素アド
レスを示す概略説明図である。

【図４】図２に示すＲＡＭ及びその周辺回路を示す回路
図である。

【図５】図２に示す請求項２記載のカラムアドレス変換
回路のブロック図である。

【図６】図２に示す請求項３記載のカラムアドレス変換
回路のブロック図である。

【図７】図５に示す請求項２記載のカラムアドレス変換
回路内のＲＯＭの入出力パターン図である。

【図８】図６に示す請求項３記載のカラムアドレス変換
回路内のＲＯＭの入出力パターン図である。

【符号の説明】

１０液晶表示パネル２０信号線ドライバ２２第１の信号線ドライブＩＣ２４第２の信号線ドライブＩＣ３０走査線ドライバ３２、３４走査線ドライブＩＣ４０電源回路５０発振用外付け回路６０ＭＰＵ１００表示データＲＡＭ１０２メモリセル１０４カラムスイッチ１０６トランスファーゲート１０８インバータ１１０ＭＰＵインターフェース１１１バスライン１１２入出力回路１１４バスホールダ１１６コマンドデコーダ１１８ステータス設定回路１２０ＭＰＵ制御回路１２２カラムアドレス制御回路１２３カラムアドレス演算回路１２４Ｉ／Ｏバッファ１３０ＬＣＤ制御回路１３２ラッチ回路１３４デコード回路１３６液晶駆動回路１４０ページアドレス制御回路１５０内部発振回路１６０ＲＯＭ１６１ＲＯＭ１６２比較回路１６４信号制御回路

Claims

【特許請求の範囲】

【請求項１】複数の信号線駆動装置と走査線駆動装置か
らなる液晶駆動装置において、前記信号線駆動装置は表
示データを記憶するメモリとマイクロプロセッサユニッ
トとの間で表示データを入出力するインターフェース回
路を有し、個々の信号線駆動装置内の前記メモリは、連
続したアドレスとして入出力することができる手段を有
することを特徴とする液晶駆動装置。
【請求項２】請求項１記載の液晶駆動装置において、前
記信号線駆動装置は、マイクロプロセッサユニットから
入力されるアドレスを個々の信号線駆動装置内の相対ア
ドレスに変換するアドレス演算回路を有することを特徴
とする液晶駆動装置。
【請求項３】請求項２記載の液晶駆動装置において、前
記アドレス演算回路は、マイクロプロセッサユニットか
ら入力されるアドレスと個々の信号線駆動装置内の相対
アドレスとの対応をマイクロプロセッサユニットからコ
マンドによって変更できるようにしたことを特徴とする
液晶駆動装置。